KR20010057681A - 반도체 소자의 비아 홀 형성 방법 - Google Patents

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Abstract

층간 절연막의 식각율의 감소에 따른 공정 시간 증가를 방지함과 동시에 웨이퍼 온도의 상승을 방지할 수 있도록 하기 위하여, 하부 절연막 상부에 하부 베리어 메탈, 금속 박막, 상부 베리어 메탈을 순차 적층하고, 베리어 메탈 상부에 식각 버퍼층을 형성한다. 그리고, 반도체 소자의 금속 배선을 형성하기 위하여 식각 버퍼층과 상부 베리어 메탈, 금속 박막, 하부 베리어 메탈을 패터닝하고, 하부 절연막 상부 전면에 층간 절연막을 증착한다. 이후, 상부 베리어 메탈의 일부분이 드러나도록 층간 절연막을 메인 식각 및 과도 식각하여 비아 홀을 형성한다. 이와 같이 금속 박막 패턴 상부에 식각 버퍼층을 형성함으로써 비아 홀 형성을 위한 과도 식각 단계에서 층간 절연막과 금속 박막 패턴의 상부 베리어 메탈의 식각 선택비를 크게 하지 않아도 금속 박막 패턴 상부에서 식각을 정지할 수 있으므로 종래와 같이 층간 절연막의 식각율 감소에 의한 공정 시간의 증가를 방지할 수 있을 뿐만 아니라 층간 절연막의 식각율 감소를 위한 웨이퍼 온도 상승도 방지할 수 있다.

Description

반도체 소자의 비아 홀 형성 방법{VIA HOLE FORMING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정중 금속 배선층과 금속 배선층을 전기적으로 연결하기 위한 비아 홀(via hole)을 형성하는 방법에 관한 것이다.
반도체 집적회로가 고집적화됨에 따라 제한된 웨이퍼 면적 내에서 금속 배선과 배선을 효과적으로 연결하는 방법들이 제시되고 있다. 그 중 집적회로에서의 금속 배선을 다층화하는 다층 배층 방법이 주로 이용되고 있는 데, 다층 배선 방법에서는 반도체 소자간에 금속 배선이 통과되는 공간을 고려할 필요가 없기 때문에 반도체 칩의 크기를 작게 가져갈 수 있다.
그러나, 다층 배선 구조는 복잡하고, 새로운 불량 모드가 발생할 가능성이 크다. 그리고, 다층 배선 공정에서의 수율이나 신뢰성의 원인으로 가장 문제가 되는 것으로 금속 배선층의 스텝 커버리지(step coverage), 금속 배선층간의 콘택 특성, 절연막의 핀 홀(pin hole)과 파티클(particle) 등이 있다.
또한, 이러한 다층 배선 구조에서는 각 금속 배선층 간에 존재하는 비아의 수는 극히 많고, 그것들이 모두 도통해서 아주 낮은 콘택(contact) 저항값을 가지고 있어야 한다.
그러면 도 1a 내지 도 1c를 참조하여 종래 반도체 소자의 비아 홀을 형성하는 방법을 개략적으로 설명한다.
먼저 도 1a에 도시한 바와 같이, 콘택이나 비아가 형성된 하부 절연막(1) 상부에 TiN(2), 알루미늄(3), Ti/TiN(4)을 스터퍼링에 의해 순차 적층하여 금속 박막(2, 3, 4)을 형성한다. 그리고, 금속 박막(2, 3, 4) 상부에 금속 박막 패턴 형성을 위한 감광막 패턴(5)을 형성한다.
그 다음 도 1b에 도시한 바와 같이, 감광막 패턴(5)을 마스크로 드러난 금속 박막(2, 3, 4)을 식각하고 감광막 패턴을 제거함으로써 반도체 소자의 금속 배선층 형성을 위한 금속 박막 패턴(2, 3, 4)을 형성한다. 그리고, 금속 박막 패턴(2, 3, 4)이 형성된 하부 절연막(1) 상부 전면에 1차 층간 절연막(6)을 증착하고, SOG(spin on glass)(7)를 증착하여 금속 박막 패턴(2, 3, 4) 사이의 갭(gap)을 매입한다. 이후, SOG(7) 상부 전면에 상하부 금속 배선 사이를 전기적으로 절연하기 위한 2차 층간 절연막(8)을 증착하고, 평탄화한다.
그 다음 도 1c에 도시한 바와 같이, 금속 박막 패턴(2, 3, 4) 상부의 2차 층간 절연막(8)과 SOG(7), 1차 층간 절연막(6)을 일반적인 리소그래피 공정에 의해 식각하여 금속 박막 패턴(2, 3, 4)의 일부가 드러나도록 비아 홀을 형성한다.
이와 같은 종래 반도체 소자의 비아 홀 형성 방법에서는 비아 홀 형성을 위한 2차 층간 절연막(8)과 SOG(7), 1차 층간 절연막(6)을 식각시 메인 식각 단계 이후 잔류 층간 절연막을 제거하기 위한 과도 식각 단계에서 도 1c에서와 같이 금속 박막 패턴(2, 3, 4)의 상부 부분이 식각됨으로써 비아에서의 콘택 저항이 증가되는 문제점이 발생한다.
이러한 것을 방지하기 위하여 금속 박막 패턴 상부의 TiN과 층간 절연막의 식각 선택비를 높게 하여야 하며, 이를 위하여 층간 절연막의 식각율을 감소시켜야만 한다. 그러나, 층간 절연막의 식각율을 감소시키기 위해서는 하부 웨이퍼의 온도를 높여야할 뿐만 아니라 층간 절연막의 식각율 감소로 인하여 공정 시간이 증가되는 문제가 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 층간 절연막의 식각율의 감소에 따른 공정 시간 증가를 방지함과 동시에 웨이퍼 온도의 상승을 방지할 수 있도록 하는 반도체 소자의 비아 홀 형성 방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래 반도체 소자의 비아 홀 형성 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 비아 홀 형성 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 하부 금속 박막 상부에 식각 버퍼층을 형성한 상태에서 비아 홀 형성을 위한 메인 식각 및 과도 식각을 진행하는 것을 특징으로 한다.
즉, 하부 절연막 상부에 하부 베리어 메탈, 금속 박막, 상부 베리어 메탈을 순차 적층하고, 베리어 메탈 상부에 식각 버퍼층을 형성한다. 그리고, 반도체 소자의 금속 배선을 형성하기 위하여 식각 버퍼층과 상부 베리어 메탈, 금속 박막, 하부 베리어 메탈을 패터닝하고, 하부 절연막 상부 전면에 층간 절연막을 증착한다. 이후, 상부 베리어 메탈의 일부분이 드러나도록 층간 절연막을 메인 식각 및 과도 식각하여 비아 홀을 형성하는 것을 특징으로 한다.
상기에서 층간 절연막의 증착은 하부 절연막 상부 전면에 1차 층간 절연막을 증착하고, 1차 층간 절연막 상부에 SOG를 증착한 후, SOG 상부에 2차 층간 절연막을 증착하는 것이 바람직하다.
상기에서 식각 버퍼층은 질화막으로 형성하며, 상하부 베리어 메탈은 Ti 또는 Ti/TiN로 형성하며, 1차 층간 절연막과 2차 층간 절연막은 TEOS 박막으로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자의 비아 홀 형성 방법을 개략적으로 도시한 공정도이다.
먼저 도 2a에 도시한 바와 같이, 콘택이나 비아가 형성된 하부 절연막(11) 상부에 Ti/TiN 또는 TiN 등의 하부 베리어 메탈(barrier metal)(12), 알루미늄 또는 구리 등의 금속(13), Ti/TiN 또는 TiN 등의 상부 베리어 메탈(15)을 스퍼터링에의해 순차 적층하여 금속 박막(12, 13, 14)을 형성한다. 이때, 일예로 TiN을 500Å의 두께, 알루미늄을 6000Å의 두께, Ti를 50Å의 두께, TiN을 500Å의 두께로 스퍼터링한다. 그리고, 금속 박막(12, 13, 14) 상부에 질화막 등의 식각 버퍼층(15)을 증착한다. 이때 일예로 질화막을 500Å의 두께로 증착한다.
그 다음 도 2b에 도시한 바와 같이, 일반적인 리소그래피(lithography) 공정에 의해 식각 버퍼층(15)과 금속 박막(12, 13, 14)을 패터닝하여 반도체 소자의 금속 배선층 형성을 위한 금속 박막 패턴(12, 13, 14)을 형성하고, 금속 박막 패턴(12, 13, 14) 상부에만 식각 버퍼층(15)이 잔류하도록 한다. 이때, 리소그래피 공정에 의해 식각 과정은 일 예로 식각 버퍼층(15) 상부에 감광막(미도시)을 도포하고 노광 현상하여 금속 박막 패턴 형성을 위한 감광막 패턴을 형성하고, 감광막 패턴을 마스크로 드러난 식각 버퍼층(15)을 식각 제거하고, 계속하여 드러난 상부 베리어 메탈(14), 금속(13), 하부 베리어 메탈(12)을 순차적으로 식각 제거한 후 감광막 패턴을 제거함으로써 상부에 식각 버퍼층(15)을 가진 금속 박막 패턴(12, 13, 14)을 형성한다.
그 다음 도 2c에 도시한 바와 같이, 상부에 식각 버퍼층(15)을 가진 금속 박막 패턴(12, 13, 14)이 형성된 하부 절연막(11) 상부 전면에 TEOS(tetraethylorthosilicate) 박막 등의 1차 층간 절연막(16)을 증착하고, SOG(17)를 증착하여 금속 박막 패턴(12, 13, 14) 사이의 갭을 매입함으로써 부분적인 평탄화를 이룬다. 그리고, SOG(17) 상부 전면에 상하부 금속 배선 사이를 전기적으로 절연하기 위하여 TEOS 박막 등의 2차 층간 절연막(18)을 증착하고, 화학 기계적 연마(chemical mechanical polishing, CMP) 공정이나 에치백(etch-back) 공정 등에 의해 평탄화한다.
그 다음 도 2d에 도시한 바와 같이, 금속 박막 패턴(12, 13, 14) 상부의 2차 층간 절연막(18)과 SOG(17), 1차 층간 절연막(16)을 일반적인 리소그래피 공정에 의해 식각하여 금속 박막 패턴(12, 13, 14)의 일부가 드러나도록 비아 홀을 형성한다. 이때, 2차 층간 절연막(18)과 SOG(17), 1차 층간 절연막(16)의 식각시 메인 식각 단계 이후 잔류 층간 절연막을 제거하기 위한 과도 식각 단계에서 금속 박막 패턴(12, 13, 14) 상부에 식각 버퍼층(15)이 존재하므로 종래와 같이 금속 박막 패턴(12, 13, 14)의 상부 베리어 메탈(14)이 식각되는 것을 방지하며, 금속 박막 패턴(12, 13, 14)의 상부 베리어 메탈(14)에서 식각을 정지할 수 있다.
또한, 2차 층간 절연막의 평탄화를 위한 화학 기계적 연마 공정이나 에치 백 공정에 의해 층간 절연막의 두께가 변화되더라도 질화막 등으로 이루어지는 식각 버퍼층(15)의 두께를 변화시켜 과도 식각에 따른 마진(margin)을 원하는 만큼 확보할 수 있다.
그리고, 과도 식각 단계에서 식각 버퍼층(15)이 완전히 식각되지 않고 잔류하는 경우에는 세정 공정을 추가하여 금속 박막 패턴(12, 13, 14) 상부에 잔류하는 식각 버퍼층(15)을 완전히 제거할 수도 있다.
이와 같이 본 발명은 금속 박막 패턴 상부에 식각 버퍼층을 형성함으로써 비아 홀 형성을 위한 과도 식각 단계에서 층간 절연막과 금속 박막 패턴의 상부 베리어 메탈의 식각 선택비를 크게 하지 않아도 금속 박막 패턴 상부에서 식각을 정지할 수 있으므로 종래와 같이 층간 절연막의 식각율 감소에 의한 공정 시간의 증가를 방지할 수 있을 뿐만 아니라 층간 절연막의 식각율 감소를 위한 웨이퍼 온도 상승도 방지할 수 있다.

Claims (5)

  1. 하부 절연막 상부에 하부 베리어 메탈, 금속 박막, 상부 베리어 메탈을 순차 적층하는 단계와;
    상기 베리어 메탈 상부에 식각 버퍼층을 형성하는 단계와;
    반도체 소자의 금속 배선을 형성하기 위하여 상기 식각 버퍼층과 상기 상부 베리어 메탈, 금속 박막, 하부 베리어 메탈을 패터닝하는 단계와;
    상기 하부 절연막 상부 전면에 층간 절연막을 증착하는 단계와;
    상기 상부 베리어 메탈의 일부분이 드러나도록 상기 층간 절연막을 메인 식각 및 과도 식각하여 비아 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비아 홀 형성 방법.
  2. 제 1 항에 있어서, 상기 하부 절연막 상부 전면에 층간 절연막을 증착하는 단계는,
    상기 하부 절연막 상부 전면에 1차 층간 절연막을 증착하는 단계와;
    상기 1차 층간 절연막 상부에 SOG를 증착하는 단계와;
    상기 SOG 상부에 2차 층간 절연막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 비아 홀 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 식각 버퍼층은 질화막인 것을 특징으로 하는 반도체 소자의 비아 홀 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 상하부 베리어 메탈은 Ti 또는 Ti/TiN인 것을 특징으로 하는 반도체 소자의 비아 홀 형성 방법.
  5. 제 2 항에 있어서, 상기 1차 층간 절연막과 2차 층간 절연막은 TEOS 박막인 것을 특징으로 하는 반도체 소자의 비아 홀 형성 방법.
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