JP2000156405A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000156405A JP2000156405A JP35333799A JP35333799A JP2000156405A JP 2000156405 A JP2000156405 A JP 2000156405A JP 35333799 A JP35333799 A JP 35333799A JP 35333799 A JP35333799 A JP 35333799A JP 2000156405 A JP2000156405 A JP 2000156405A
- Authority
- JP
- Japan
- Prior art keywords
- region
- isolation
- trench
- regions
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Local Oxidation Of Silicon (AREA)
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【目的】 分離がトレンチアイソレーション１０のみに
より行われる領域と、分離が選択酸化７によってのみ行
われる領域とを備えた半導体装置において、その二つの
領域間の形状の制御性を高め、領域間分離領域の分離能
力を高くする。 【構成】 半導体基板１の上記両領域間に数μｍの間隔
を設けて領域間分離領域１１と成す。
より行われる領域と、分離が選択酸化７によってのみ行
われる領域とを備えた半導体装置において、その二つの
領域間の形状の制御性を高め、領域間分離領域の分離能
力を高くする。 【構成】 半導体基板１の上記両領域間に数μｍの間隔
を設けて領域間分離領域１１と成す。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に素子
間分離がトレンチアイソレーションのみにより行われる
領域と、素子間分離が選択酸化によってのみ行われる領
域とを備えた半導体装置に関する。
間分離がトレンチアイソレーションのみにより行われる
領域と、素子間分離が選択酸化によってのみ行われる領
域とを備えた半導体装置に関する。
【０００２】
【従来の技術】半導体装置においてトランジスタ間の素
子分離には選択酸化膜が用いられる場合が多いが、設計
ルールが０．５μｍ以下の高集積ＭＯＳデバイスの場合
にはトレンチアイソレーションによる素子分離が有効と
なる。なぜならば、トレンチアイソレーションは選択酸
化膜に比較して占有面積を狭くしつつより高い分離能力
が得られるし、そのうえ形成後における表面の平坦度を
きわめて高くできるからである。
子分離には選択酸化膜が用いられる場合が多いが、設計
ルールが０．５μｍ以下の高集積ＭＯＳデバイスの場合
にはトレンチアイソレーションによる素子分離が有効と
なる。なぜならば、トレンチアイソレーションは選択酸
化膜に比較して占有面積を狭くしつつより高い分離能力
が得られるし、そのうえ形成後における表面の平坦度を
きわめて高くできるからである。
【０００３】ところが、高集積メモリ等ではメモリセル
アレイ部分には最小設計ルールに基づく素子分離領域
を、周辺回路部分にはその数倍の素子分離領域を形成す
る必要がある。そして、トレンチアイソレーションは大
きな素子分離領域には適しない。というのは、トレンチ
アイソレーションによる素子分離は、一般に、シリコン
半導体基板の表面にトレンチ（溝）を掘り、該トレンチ
に例えばＳｉＯ2 等の絶縁膜を埋込んで電気的に絶縁す
ることにより行われるが、狭い溝と広い溝を同時に均一
性よく埋込むことが非常に難しく、不可能ではないとし
ても非常に複雑な工程を必要とするからである。
アレイ部分には最小設計ルールに基づく素子分離領域
を、周辺回路部分にはその数倍の素子分離領域を形成す
る必要がある。そして、トレンチアイソレーションは大
きな素子分離領域には適しない。というのは、トレンチ
アイソレーションによる素子分離は、一般に、シリコン
半導体基板の表面にトレンチ（溝）を掘り、該トレンチ
に例えばＳｉＯ2 等の絶縁膜を埋込んで電気的に絶縁す
ることにより行われるが、狭い溝と広い溝を同時に均一
性よく埋込むことが非常に難しく、不可能ではないとし
ても非常に複雑な工程を必要とするからである。
【０００４】そこで、微細だが寸法の均一性が厳しく要
求されるメモリーセル部の素子分離領域にはトレンチア
イソレーションを形成し、広いことが要求される周辺回
路部の素子分離領域には選択酸化膜を形成することが考
えられるのである。
求されるメモリーセル部の素子分離領域にはトレンチア
イソレーションを形成し、広いことが要求される周辺回
路部の素子分離領域には選択酸化膜を形成することが考
えられるのである。
【０００５】
【発明が解決しようとする課題】ところで、メモリーセ
ル部の素子分離領域にはトレンチアイソレーションを形
成し、広いことが要求される周辺回路部の素子分離領域
には選択酸化膜を形成することとした場合には、選択酸
化膜とトレンチアイソレーションが近接すると、その部
分の形状の制御性が悪くなり、所望の素子分離能力が得
にくいという問題がある。というのは、選択酸化膜とト
レンチアイソレーションの分離構造、形状が大きく異な
るからである。具体的には、トレンチアイソレーション
の場合には、トレンチという凹部が生じ、選択酸化膜は
シリコンが酸化されることにより膨張するので逆に凸部
となり、両者を近接して配置すると、大きな段差ができ
たり、軋轢が生じて結晶性の低下が生じたりするからで
ある。
ル部の素子分離領域にはトレンチアイソレーションを形
成し、広いことが要求される周辺回路部の素子分離領域
には選択酸化膜を形成することとした場合には、選択酸
化膜とトレンチアイソレーションが近接すると、その部
分の形状の制御性が悪くなり、所望の素子分離能力が得
にくいという問題がある。というのは、選択酸化膜とト
レンチアイソレーションの分離構造、形状が大きく異な
るからである。具体的には、トレンチアイソレーション
の場合には、トレンチという凹部が生じ、選択酸化膜は
シリコンが酸化されることにより膨張するので逆に凸部
となり、両者を近接して配置すると、大きな段差ができ
たり、軋轢が生じて結晶性の低下が生じたりするからで
ある。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、素子間分離がトレンチアイソレーシ
ョンのみにより行われる領域と、素子間分離が選択酸化
によってのみ行われる領域とを備えた半導体装置におい
て、その領域間の形状の制御性を高め、領域間における
分離能力が低下しないようにすることを目的とする。
されたものであり、素子間分離がトレンチアイソレーシ
ョンのみにより行われる領域と、素子間分離が選択酸化
によってのみ行われる領域とを備えた半導体装置におい
て、その領域間の形状の制御性を高め、領域間における
分離能力が低下しないようにすることを目的とする。
【０００７】
【課題を解決するための手段】本発明半導体装置は、半
導体基板の素子間分離がトレンチアイソレーションのみ
により行われる領域と、選択酸化によってのみ行われる
領域との間に間隔を設けて領域間分離領域とすることを
特徴とする。
導体基板の素子間分離がトレンチアイソレーションのみ
により行われる領域と、選択酸化によってのみ行われる
領域との間に間隔を設けて領域間分離領域とすることを
特徴とする。
【０００８】
【実施例】以下、本発明半導体装置を図示実施例に従っ
て詳細に説明する。図１は本発明半導体装置の一つの実
施例を示す断面図である。図面において、１は半導体基
板、４はトレンチで、図面に現われたトレンチ４はメモ
リセルアレイ領域の素子間分離用のトレンチのなかで最
も周辺回路に近いトレンチである。１０は該トレンチ４
内に形成されたトレンチ埋込み用の絶縁膜で、ＳｉＯ2
からなる。
て詳細に説明する。図１は本発明半導体装置の一つの実
施例を示す断面図である。図面において、１は半導体基
板、４はトレンチで、図面に現われたトレンチ４はメモ
リセルアレイ領域の素子間分離用のトレンチのなかで最
も周辺回路に近いトレンチである。１０は該トレンチ４
内に形成されたトレンチ埋込み用の絶縁膜で、ＳｉＯ2
からなる。
【０００９】７は選択酸化膜で、図面に現われた選択酸
化膜７は周辺回路の選択酸化膜のなかで最もメモリセル
アレイ側のものである。８はチャンネルストッパで、選
択酸化膜７の底面側、トレンチ４の周縁側に形成されて
いる。
化膜７は周辺回路の選択酸化膜のなかで最もメモリセル
アレイ側のものである。８はチャンネルストッパで、選
択酸化膜７の底面側、トレンチ４の周縁側に形成されて
いる。
【００１０】１１は、分離がトレンチアイソレーション
のみにより行われる領域と、選択酸化によってのみ行わ
れる領域との間に設けた領域間分離領域で、数μｍの幅
を有する。この領域間分離領域１１は、半導体基板１表
面部にトランジスタ等の回路素子を設けないようにした
領域で、換言すれば半導体基板１の素子間分離がトレン
チアイソレーションのみにより行われる領域と、選択酸
化によってのみ行われる領域との間に設けた数μｍの間
隔である。
のみにより行われる領域と、選択酸化によってのみ行わ
れる領域との間に設けた領域間分離領域で、数μｍの幅
を有する。この領域間分離領域１１は、半導体基板１表
面部にトランジスタ等の回路素子を設けないようにした
領域で、換言すれば半導体基板１の素子間分離がトレン
チアイソレーションのみにより行われる領域と、選択酸
化によってのみ行われる領域との間に設けた数μｍの間
隔である。
【００１１】尚、領域間分離領域１１に単に回路素子を
形成しないだけでなく、基板１と同じ導電型の不純物を
イオン打込みする等して高濃度拡散層を形成するように
しても良い。なぜならば、該領域間分離領域１１上方に
配線が跨っても半導体基板１表面部がその配線の電位に
より悪影響を受ける虞れがなくなり好ましいからであ
る。
形成しないだけでなく、基板１と同じ導電型の不純物を
イオン打込みする等して高濃度拡散層を形成するように
しても良い。なぜならば、該領域間分離領域１１上方に
配線が跨っても半導体基板１表面部がその配線の電位に
より悪影響を受ける虞れがなくなり好ましいからであ
る。
【００１２】このような半導体装置によれば、素子間分
離がトレンチアイソレーションのみにより行われる領域
と、素子間分離が選択酸化によってのみ行われる領域と
の間に、数μｍの領域間分離領域１１を設けたので、凹
部となるトレンチ４と凸部となる選択酸化膜７が近接し
てその間に急峻な段差が生じるという虞れがなくなり、
形状制御性が良い。また、トレンチ４と選択酸化膜７と
の間に軋轢が生じる虞れもなく、従って半導体基板１の
結晶性が低下するという虞れもない。依って、領域間を
完璧に分離できる。即ち領域間分離能力を充分に高くす
ることができる。
離がトレンチアイソレーションのみにより行われる領域
と、素子間分離が選択酸化によってのみ行われる領域と
の間に、数μｍの領域間分離領域１１を設けたので、凹
部となるトレンチ４と凸部となる選択酸化膜７が近接し
てその間に急峻な段差が生じるという虞れがなくなり、
形状制御性が良い。また、トレンチ４と選択酸化膜７と
の間に軋轢が生じる虞れもなく、従って半導体基板１の
結晶性が低下するという虞れもない。依って、領域間を
完璧に分離できる。即ち領域間分離能力を充分に高くす
ることができる。
【００１３】図２乃至図９は図１に示した半導体装置の
製造方法を工程順に示す断面図であり、以下にこれ等の
図に従って半導体装置の製造方法を説明する。
製造方法を工程順に示す断面図であり、以下にこれ等の
図に従って半導体装置の製造方法を説明する。
【００１４】（１）先ず、図２に示すように半導体基板
１に選択酸化膜７を形成する。８はチャンネルストッパ
である。 （２）次に、図３に示すように熱酸化膜２と多結晶シリ
コン膜３を順次形成する。 （３）次に、図４に示すようにフォトレジスト膜９をマ
スクとしてドライエッチングすることによりトレンチ４
を形成する。この場合重要なのは、メモリセルアレイの
素子分離用のトレンチ４と周辺回路の素子分離用選択酸
化膜７との間に数μｍの間隔（１１）を設けることであ
る。
１に選択酸化膜７を形成する。８はチャンネルストッパ
である。 （２）次に、図３に示すように熱酸化膜２と多結晶シリ
コン膜３を順次形成する。 （３）次に、図４に示すようにフォトレジスト膜９をマ
スクとしてドライエッチングすることによりトレンチ４
を形成する。この場合重要なのは、メモリセルアレイの
素子分離用のトレンチ４と周辺回路の素子分離用選択酸
化膜７との間に数μｍの間隔（１１）を設けることであ
る。
【００１５】（４）次に、図５に示すようにフォトレジ
スト膜９を除去し不純物のイオン打込みによりトレンチ
４の側壁及び底部にチャンネルストッパ８を形成する。 （５）次に、図６に示すようにトレンチ埋込み用の絶縁
膜（ＳｉＯ2 ）１０をＣＶＤにより形成する。尚、ＣＶ
Ｄ後においてトレンチ４上で絶縁膜１０の表面が埋没す
る場合には該絶縁膜１０上に高温でリフローするＢＰＳ
Ｇ等の絶縁膜を堆積し、その後平坦化すると良い。
スト膜９を除去し不純物のイオン打込みによりトレンチ
４の側壁及び底部にチャンネルストッパ８を形成する。 （５）次に、図６に示すようにトレンチ埋込み用の絶縁
膜（ＳｉＯ2 ）１０をＣＶＤにより形成する。尚、ＣＶ
Ｄ後においてトレンチ４上で絶縁膜１０の表面が埋没す
る場合には該絶縁膜１０上に高温でリフローするＢＰＳ
Ｇ等の絶縁膜を堆積し、その後平坦化すると良い。
【００１６】（６）次に、図７に示すように、トレンチ
埋込み用絶縁膜１０をエッチバックすることによりトレ
ンチ外絶縁膜を除去する。 （７）次に、図８に示すように、多結晶シリコン層３を
エッチングにより除去する。 （８）次に、図９に示すように絶縁膜に対するエッチン
グにより絶縁膜１０のトレンチ４から突出する部分及び
熱酸化膜２を除去し、平坦且つ過不足なくトレンチ４を
埋め込んだ状態になる。
埋込み用絶縁膜１０をエッチバックすることによりトレ
ンチ外絶縁膜を除去する。 （７）次に、図８に示すように、多結晶シリコン層３を
エッチングにより除去する。 （８）次に、図９に示すように絶縁膜に対するエッチン
グにより絶縁膜１０のトレンチ４から突出する部分及び
熱酸化膜２を除去し、平坦且つ過不足なくトレンチ４を
埋め込んだ状態になる。
【００１７】トレンチ４と選択酸化膜７との境界部分１
１にはトランジスタ等の回路素子を形成せず、該境界部
分１１をもって領域間分離領域とする。尚、該領域間分
離領域１１に単に回路素子を形成しないだけでなく基板
１と同じ導電型の不純物をイオン打込み等して高濃度拡
散層を形成しておくようにしておくと該領域間分離領域
１１上方に配線が跨っても半導体基板１表面部がその配
線の電位により悪影響を受ける虞れがなくなり好ましい
こと前述のとおりである。そして、適宜な幅の領域間分
離領域１１を設けることによりトレンチアイソレーショ
ン部４、１１と選択酸化膜７との近接により形状制御性
が悪くなり、素子分離特性が悪くなるという虞れがなく
なることもやはり前述のとおりである。
１にはトランジスタ等の回路素子を形成せず、該境界部
分１１をもって領域間分離領域とする。尚、該領域間分
離領域１１に単に回路素子を形成しないだけでなく基板
１と同じ導電型の不純物をイオン打込み等して高濃度拡
散層を形成しておくようにしておくと該領域間分離領域
１１上方に配線が跨っても半導体基板１表面部がその配
線の電位により悪影響を受ける虞れがなくなり好ましい
こと前述のとおりである。そして、適宜な幅の領域間分
離領域１１を設けることによりトレンチアイソレーショ
ン部４、１１と選択酸化膜７との近接により形状制御性
が悪くなり、素子分離特性が悪くなるという虞れがなく
なることもやはり前述のとおりである。
【００１８】
【発明の効果】本発明半導体装置は、素子間分離がトレ
ンチアイソレーションのみにより行われる領域と、素子
間分離が選択酸化によってのみ行われる領域とを備えた
半導体装置において、上記両領域が形成された半導体基
板の該両領域間に間隔を設けて領域間分離領域としてな
ることを特徴とするものである。従って、本発明半導体
装置によれば、領域間分離領域を設けたので、凹部とな
るトレンチアイソレーションと、凸部となる選択酸化膜
が近接してその間に急峻な段差が生じるという虞れがな
くなり、形状制御性が良い。また、トレンチと選択酸化
膜との間に軋轢が生じる虞れもなく、従って、半導体基
板の結晶性が低下するという虞れもない。依って、領域
間を完璧に分離できる。即ち、領域間分離能力を充分に
高くすることができる。
ンチアイソレーションのみにより行われる領域と、素子
間分離が選択酸化によってのみ行われる領域とを備えた
半導体装置において、上記両領域が形成された半導体基
板の該両領域間に間隔を設けて領域間分離領域としてな
ることを特徴とするものである。従って、本発明半導体
装置によれば、領域間分離領域を設けたので、凹部とな
るトレンチアイソレーションと、凸部となる選択酸化膜
が近接してその間に急峻な段差が生じるという虞れがな
くなり、形状制御性が良い。また、トレンチと選択酸化
膜との間に軋轢が生じる虞れもなく、従って、半導体基
板の結晶性が低下するという虞れもない。依って、領域
間を完璧に分離できる。即ち、領域間分離能力を充分に
高くすることができる。
【図１】本発明半導体装置の一つの実施例を示す断面図
である。
である。
【図２】図１に示す半導体装置の第１の工程を示す断面
図である。
図である。
【図３】同じく第２の工程を示す断面図である。
【図４】同じく第３の工程を示す断面図である。
【図５】同じく第４の工程を示す断面図である。
【図６】同じく第５の工程を示す断面図である。
【図７】同じく第６の工程を示す断面図である。
【図８】同じく第７の工程を示す断面図である。
【図９】同じく第８の工程を示す断面図である。
１ 半導体基板 ４、１０ トレンチアイソレーション部 ７ 選択酸化膜 １１ 領域間分離領域
Claims (1)
- 【請求項１】 素子間分離がトレンチアイソレーション
のみにより行われる領域と、素子間分離が選択酸化によ
ってのみ行われる領域とを備えた半導体装置において、 上記両領域が形成された半導体基板の該両領域間に間隔
を設けて領域間分離領域としてなることを特徴とする半
導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35333799A JP2000156405A (ja) | 1999-01-01 | 1999-12-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35333799A JP2000156405A (ja) | 1999-01-01 | 1999-12-13 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03042540A Division JP3134324B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000156405A true JP2000156405A (ja) | 2000-06-06 |
Family
ID=18430173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35333799A Pending JP2000156405A (ja) | 1999-01-01 | 1999-12-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000156405A (ja) |
-
1999
- 1999-12-13 JP JP35333799A patent/JP2000156405A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7166514B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP5234886B2 (ja) | 半導体装置の製造方法 | |
| KR920006851B1 (ko) | 반도체 집적회로 장치 및 그 제조방법 | |
| US20040222471A1 (en) | Semiconductor device having a plurality of gate electrodes and manufacturing method thereof | |
| US20010005022A1 (en) | Semiconductor device | |
| JP2006237455A (ja) | 半導体装置とその製造方法 | |
| US8304322B2 (en) | Methods of filling isolation trenches for semiconductor devices and resulting structures | |
| JPH1174339A (ja) | 半導体装置及びその製造方法 | |
| JP2012033952A (ja) | 半導体素子分離方法 | |
| JP2007158269A (ja) | 半導体装置及びその製造方法 | |
| KR100701701B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JPH10199968A (ja) | 半導体装置及び半導体装置の素子間分離溝の形成方法 | |
| US20050164446A1 (en) | Method for manufacturing single-sided buried strap in semiconductor devices | |
| JP2007088138A (ja) | 半導体装置の製造方法 | |
| JP2004111429A (ja) | 半導体装置 | |
| JPH0945904A (ja) | 半導体装置およびその製造方法 | |
| JPH11195701A (ja) | 半導体装置及びその製造方法 | |
| JP2000156405A (ja) | 半導体装置 | |
| JPH0582637A (ja) | 半導体装置 | |
| JPH10242264A (ja) | 半導体装置の製造方法 | |
| JP2006324644A (ja) | 半導体装置の製造方法 | |
| JP2000031489A (ja) | 半導体装置の製造方法 | |
| KR940006685B1 (ko) | Soi 구조를 갖는 반도체 장치 제조방법 | |
| JP4942951B2 (ja) | Ｍｏｓ型トランジスタの製造方法及びｍｏｓ型トランジスタ | |
| KR100344771B1 (ko) | 반도체장치의 소자격리방법 |