KR100578579B1 - 자기 정합 컨택을 갖는 집적 회로 제조 방법 - Google Patents

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Abstract

플래시 메모리 디바이스에 컨택을 형성하는 방법은 국부 배선 공정 기술을 이용한다. 이 국부 배선 공정 기술은 컨택이, 메모리 셀에 관련된 스택 게이트에 접하거나 또는 겹쳐질 수 있게 한다. 컨택은 텅스텐을 포함할 수 있다. 스택 게이트는 장벽층에 의해 덮여지며, 이 장벽층은 또한 절연 스페이서들을 덮는다.
플래시 메모리, 컨택, 텅스텐, 배선, 스택 게이트, 장벽층, 자기 정합

Description

자기 정합 컨택을 갖는 집적 회로 제조 방법{PROCESS FOR FABRICATING AN INTEGRATED CIRCUIT WITH A SELF-ALIGNED CONTACT}
본 발명은 일반적으로 집적 회로의 제조에 관한 것으로서, 특히 집적 회로 디바이스들을 위한 컨택 제조 방법에 관한 것이다.
집적 회로 디바이스는 층들 또는 레벨들 간에 전기적인 연결을 제공하기 위한 컨택들을 필요로 한다. 반도체 디바이스들은, 전형적으로 컨택들을 이용하여 특정 구성으로 서로 연결된 다수의 트랜지스터들을 포함한다.
종래의 플래시 메모리 셀에 있어서, 메모리 셀은 스택 게이트, 드레인 및 소스를 포함한다. 드레인 컨택은 메모리 셀의 드레인을 스택 게이트 위의 전도성층(비트 라인)에 전기적으로 연결한다. 이 전도성층은 비트 라인을 메모리 셀의 저장 노드(드레인)에 연결하는 데에 이용되는 폴리실리콘층, 제 1 금속층 또는 다른 층이 될 수 있다.
또한, 메모리 셀의 소스는 종종 VSS 임플란트(예를 들어, VSS 커넥터 또는 자기 정합 소스(SAS) 모듈)에 의해 소스 라인에 결합된다. 이웃하는 트랜지스터들의 소스들은 (활성 영역 내에서) 기판 레벨로 결합된다. SAS 모듈은 전형적으로 LOCOS 산화물의 SAS 마스크 및 식각, VSS 연결 마스크 및 임플란트에 따라 제조된다. 모듈의 제조는 2개의 중요한 마스킹 단계들을 필요로 하는바, 하나는 SAS 마스크 및 식각 동안, 그리고 다른 하나는 VSS 연결 마스크 및 식각 동안 필요하다.
SAS 모듈에 관련된 제조 단계들은 다소 불리하다. 식각 단계들은 활성 영역에 전하에 의한 손상을 야기시킬 수 있다. 또한, SAS 모듈은 그의 시트 저항 및 크기로 인해 불리할 수 있다.
플래시 메모리 셀에 관련된 컨택들은 스택 게이트에 관련된 폴리실리콘으로부터 거리가 떨어져 있어야 한다. 집적 회로 공정들에 따라 피쳐 싸이즈(feature size)가 감소하기 때문에, 패킹 밀도를 높이기 위해서는 치수를 작게 할 필요가 있다. 일반적으로, 정렬 에러들이 소스 컨택 또는 드레인 컨택과 스택 게이트의 단락을 야기시키지 않도록, 컨택들은 스택 게이트와 거리가 떨어져 있어야 한다. 컨택과 게이트 사이의 간격은 플래시 메모리 셀의 전체 크기에 영향을 준다.
따라서, SAS 모듈의 필요성을 없애야할 필요가 있다. 또한, 컨택과 게이트 사이의 간격 요건을 완화할 필요가 있다. 또한, 보다 작은 셀 크기를 갖는 플래시 메모리가 필요하다. 또한, VSS 소스 라인 저항을 작게 할 필요가 있다.
본 발명은 일반적으로, 게이트, 소스 및 드레인을 갖는 트랜지스터를 위한 컨택 제조 방법에 관한 것으로서, 이 방법은:
상기 게이트, 드레인 및 소스에 식각 중지층을 증착하는 단계와;
상기 식각 중지층에 제 1 인터레벨 유전층을 증착하는 단계와;
상기 소스 및 드레인위로부터 상기 제 1 인터레벨 유전층 및 상기 식각 중지층을 식각하는 단계와;
상기 소스 및 드레인에 제 1 전도성 물질을 증착하는 단계-이로 인하여 게이트에 겹치거나 접할 수 있는 플러그가 드레인 및 소스에 대해 형성되며-와;
상기 제 1 전도성 물질을 상기 제 1 인터레벨 유전층의 제 2 레벨에 근접하는 제 1 레벨로 평탄화하는 단계와;
상기 제 1 전도성 물질에 제 2 인터레벨 유전층을 증착하는 단계와;
상기 제 2 인터레벨 유전층을 식각하여 상기 드레인에 컨택홀을 형성하는 단계와; 그리고
상기 컨택홀에 제 2 전도성 물질을 채워 상기 플러그를 통해 상기 드레인에 연결되는 컨택을 형성하는 단계 -이에 의해 상기 컨택은 상기 플러그에 오정렬되며-를 포함하며,
상기 게이트는 플로팅 게이트와 제어 게이트를 포함하는 스택 게이트이고;
상기 제 1 식각 단계는 상기 소스 및 드레인위로부터만 상기 제 1 인터레벨 유전층을 식각하여, 상기 스택 게이트위에 놓인 상기 제 1 인터레벨 유전층의 절연층을 남김으로써, 상기 스택 게이트가 상기 제 1 전도성 물질로부터 절연되는 것을 특징으로 한다.
본 발명은 또한, 소스 및 드레인 간에 배치되고 제 1 장벽층을 포함하는 적어도 하나의 게이트를 포함하는 반도체 기판에 집적 회로를 제조하는 방법에 관한 것으로서, 이 방법은:
게이트에 절연층을 증착하는 단계와;
스택 게이트를 위한 절연 측벽 스페이서들이 남겨지도록 상기 절연층을 식각하는 단계와;
상기 게이트에 제 2 장벽층을 증착하는 단계와;
상기 제 2 장벽층에 제 1 인터레벨 유전층을 증착하는 단계와;
자기 정합 컨택 마스크에 따라 상기 제 1 인터레벨 유전층 및 상기 제 2 장벽층을 식각하는 단계와;
상기 소스 및 드레인에 제 1 전도성 물질을 증착하는 단계-이로 인하여 게이트에 겹치거나 접할 수 있는 플러그가 드레인 및 소스에 대해 형성되며-와;
상기 제 1 전도성 물질에 제 2 인터레벨 유전층을 증착하는 단계와; 그리고
상기 제 2 인터레벨 유전층을 통해, 상기 제 1 전도성 물질과 전기적으로 연결되는 컨택을 형성하는 단계-이로 인해 상기 컨택은 플러그와 오정렬되며-를 포함하며,
상기 게이트는 플로팅 게이트와 제어 게이트를 포함하는 스택 게이트이며, 그리고
상기 제 1 인터레벨 유전층을 식각하는 단계는 상기 소스 및 드레인위으로부터 상기 제 1 인터레벨 유전층을 식각하여, 상기 스택 게이트의 위에 놓인 상기 제 1 인터레벨 유전층의 절연층만을 남김으로써, 상기 스택 게이트가 상기 제 1 전도성 물질로부터 절연되는 것을 특징으로 한다.
본 발명은 또한, 소스 및 드레인 사이에 배치된 적어도 하나의 게이트를 포함하는 반도체 기판에 집적 회로를 제조하는 방법에 관한 것으로서, 이 방법은:
상기 게이트, 소스 및 드레인에 제 1 장벽층을 증착하는 단계와;
상기 제 1 장벽층에 제 1 인터레벨 유전층을 증착하는 단계와;
자기 정합 컨택 마스크에 따라 상기 제 1 인터레벨 유전층 및 상기 제 1 장벽층을 식각하여, 상기 소스 및 상기 드레인위로부터 상기 제 1 인터레벨 유전층 및 상기 제 1 장벽층을 제거하는 단계와;
상기 소스 및 드레인에 제 1 전도성 물질을 증착하는 단계-이로 인하여 게이트에 겹치거나 접할 수 있는 플러그가 드레인 및 소스에 대해 형성되며-와;
상기 제 1 전도성 물질 및 상기 제 1 인터레벨 유전층에 제 2 인터레벨 유전층을 증착하는 단계와; 그리고
상기 제 2 인터레벨 유전층을 통해, 상기 제 1 전도성 물질과 전기적으로 연결되는 컨택을 형성하는 단계-이로 인해 상기 컨택은 플러그와 오정렬되며-를 포함하며,
상기 게이트는 플로팅 게이트와 제어 게이트를 포함하는 스택 게이트이고, 그리고
상기 제 1 인터레벨 유전층을 식각하는 단계는 상기 소스 및 드레인위로부터 상기 제 1 인터레벨 유전층을 식각하여, 상기 스택 게이트의 위에 놓인 제 1 인터레벨 유전층의 절연층 만을 남김으로써, 상기 스택 게이트가 상기 제 1 전도성 물질로부터 절연되는 것을 특징으로 한다.
본 발명의 예시적인 일 양상에 따르면, 국부 배선(local interconnect) 및 자기 정렬 컨택 공정이 자기 정렬 소스(SAS) 식각/임플란트 모듈 공정을 대신하여 리소그래피 요건을 완화한다. 단일의 국부 배선 마스크가 2개의 중요한 마스크들을 대신한다. 일반적으로, 플래시 메모리 디바이스들과 관련된 통상적인 소스 라인은 활성 영역으로부터 국부 배선 레벨로 이동될 수 있다. 이러한 공정은 유익하게는 단일의 국부 배선 공정에 의해 드레인 컨택과 VSS 소스 라인을 동시에 형성할 수 있다.
본 발명의 다른 예시적인 실시예에 따르면, 국부 배선 공정은 층간(interlayer) 유전체 증착/평탄화, 국부 배선 식각 및 텅스텐(W) 플러그 형성 단계들을 통해, 드레인 컨택 및 VSS 소스 라인을 형성한다. 국부 배선 및 컨택 식각에 동일한 식각 중지층이 이용되기 때문에, 셀 크기를 동일하게 하면서, 국부 배선 및 컨택 크기에 여유를 갖게 할 수 있다. SAS 모듈의 제조에 관련된 단점들은 감소되거나 없어진다.
본 발명의 또 다른 예시적인 실시예에 따르면, 게이트들과 VSS 소스 라인 간의 간격 및 게이트 컨택과 드레인 컨택 간의 간격이 감소된다. 간격들이 감소하게 되면, 컨택의 크기를 보다 크게 할 수 있으며, 이에 따라 엄격한 리소그래피 요건을 완화할 수 있게 된다. 일 실시예에서, 컨택은 게이트와 접하든가 겹칠 수 있다.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세히 설명하는바, 도면에서 동일한 부호들은 동일한 요소를 나타낸다.
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도 1은 본 발명의 예시적인 실시예에 따른 2개의 트랜지스터들을 포함하는 집적 회로 디바이스의 평면도이다.
도 2는 본 발명의 다른 예시적인 실시예에 따른, 도 1에 나타낸 집적 회로의 2-2 라인 부분의 단면도이다.
도 3은 도 6에 나타낸 공정 단계들을 나타내는 도 2에 예시한 반도체 기판의 단면도이다.
도 4는 도 6에 나타낸 공정 단계들을 나타내는 도 3에 예시한 반도체 기판의 단면도이다.
도 5는 도 6에 나타낸 공정 단계들을 나타내는 도 4에 예시한 반도체 기판의 단면도이다.
도 6은 본 발명의 또 다른 예시적인 실시예에 따른 공정 흐름도를 나타낸 도 면이다.
도 1, 2를 참조하면, 집적 회로(IC) 또는 반도체 디바이스의 부분(10)은 2개의 트랜지스터들을 포함한다. 제 1 트랜지스터는 드레인(12), 게이트(14) 및 소스(16)를 포함한다. 유사하게, 제 2 트랜지스터는 드레인(18), 게이트(20) 및 소스(22)를 포함한다. 드레인들(12 및 18)은 각각 컨택들(26 및 28)에 연결된다. 도 1에 도시한 바와 같이, 컨택들(26 및 28)은 각각 드레인 영역들(12 및 18) 전체에 연장될 수 있다. 따라서, 각각의 게이트들(14 및 20)과 컨택들(26 및 28) 사이에 어떠한 공간도 필요없기 때문에, 컨택들(26 및 28)은 유익하게는 드레인들(12 및 18)과 동일한 크기를 갖거나 또는 더 크다.
부분(10)은 다수의 전자 요소들을 포함할 수 있으며, 상보형 금속 산화막 반도체(CMOS) 공정 등의 많은 반도체 공정들에 의해 제조될 수 있다. 부분(10)은, 바람직하게는 실리콘 또는 다른 반도체 물질인 기판 또는 베이스(34)(도 2)에 제공된다. 베이스(34)는 P형 도펀트들 또는 N형 도펀트들로 도핑될 수 있다. 게이트들(14 및 20)과 관련된 트랜지스터들은, N형 또는 P형의 웰들 내에 형성된 CMOS 트랜지스터들이 될 수 있다. 도 2에서, 게이트들(14 및 20)은 스택 게이트들로서 도시되며, 부분(10)은 바람직하게는 플래시 EEPROM의 일부분이다.
베이스(34)는 드레인들(12 및 18) 및 소스들(16 및 22)을 포함한다. 베이스(34)의 표면(36)에는, 게이트들(14 및 20)이 제공된다.
게이트들(14 및 20)은 바람직하게는 플로팅 게이트 트랜지스터를 위한 스택 게이트 구조이다. 스택 게이트 구조는 일반적으로, 인터폴리 유전층(즉, ONO)에 제공되는 제 2 폴리실리콘층을 포함할 수 있다. 이 ONO층은, 터널 산화막에 제공되는 제 1 폴리실리콘층의 위에 제공된다. 터널 산화막이 표면(36)에 제공된다. 또한, 스택 게이트들(14 및 20)은 장벽층(42) 및 절연 측벽 스페이서들(38)을 포함할 수 있다.
드레인(12)은 국부 배선 플러그(50)를 통해 컨택(26)에 연결된다. 유사하게, 소스들(16 및 22)은 국부 배선 플러그(52)에 연결된다. 국부 배선 플러그(51)는 드레인(18)에 연결된다. 플러그들(50, 51 및 52)은 국부 배선 공정으로 형성되며, 바람직하게는 텅스텐(W)을 포함한다. 플러그(50)는, 바람직하게는 텅스턴(W) 플러그인 컨택(26)에 연결된다. 플러그들(50 및 52)은 유익하게는 게이트들(14 및 20)에 접하고 겹쳐진다. 또한, 컨택(26)은 스택 게이트(14)에 관련된 플러그(50)에 대해 오정렬될 수 있다.
제 1 인터레벨 유전층(64)이 게이트들(14 및 20)에 제공된다. 제 2 인터레벨 유전층(66)이 플러그들(50, 51 및 52) 및 층(64)에 제공된다. 층들(64 및 66)은 화학 기상 증착(CVD) 공정에 의해 증착된 실리콘 산화물(SiO2)이 될 수 있다. 층들(64 및 66)은 테트라에틸오르토실리케이트(TEOS) 또는 테트라메틸시클로실록산(TMCTS)로부터 적어도 부분적으로 형성될 수 있다. 대안적으로, 층들(64 및 66)은 폴리마이드 사린(polymide saline) 또는 다이클로로시레인(dichlorosilane) 등의 다른 절연 물질이 될 수 있으며, 다른 제조 기술들에 의해 증착될 수 있다.
도 3 내지 도 6을 참조하여, 부분(10)을 제조하기 위한 공정 흐름(200)을 설명한다. 도 3에서, 베이스(34)는 장벽층(42)을 포함하는 스택 게이트들(14 및 20)을 구비하는 것으로 도시된다. 장벽층(42)은 1000Å 두께의 실리콘 옥사이드 나이트라이드(SiON)층이 될 수 있다. 단계(10)(도 6)에서, 장벽층(42)은 게이트들(14 및 20)에 제 2 장벽 반사 방지 코팅(BARC)의 두꺼운 장벽층으로서 제공된다. 단계(220)에서, 장벽층(42)은 자기 정합 식각(SAE) 마스크에 따라 부분적으로 식각되어, 게이트들(14 및 20) 위의 층(42)을 남긴다. 장벽층(42)은 자기 정합 컨택 식각 동안 식각 중지층의 역할을 한다. 장벽층(42)은 또한 반사 방지 코팅의 역할을 한다.
단계(230)에서는, 산화물 물질 등의 절연 물질이 화학 기상 증착(CVD)에 의해 증착된다. 단계(230)에서는, 게이트들(14 및 20)에 관련된 스페이서들(38)(도 4)이 형성되도록 절연 물질이 식각된다. 일반적으로, 장벽층(42)은 스페이서(38)에 관련된 식각으로 인해 약 100Å의 물질을 잃는다. 단계(240)에서는, 실리콘 나이트라이드(SiN4)를 포함하는 장벽층(40)이 라이너(liner) 또는 식각 중지층(40)으로서 저압 화학 기상 증착(LPCVD)에 의해 증착된다. 층(40)은 바람직하게는, 자기 정합 컨택(SAC) 식각 중지층의 역할을 하는 1000Å 두께의 SiN 캡층 또는 SiN/SiO2의 2층 구조이다.
도 5에서, 단계(242)에서는, 제 1 인터레벨 유전층(64)이 CVD에 의해 층(40)에 증착된다. 층(64)은 바람직하게는 1.0 내지 1.5㎛의 두께를 가지며, CMP에 의해 레벨(76)까지 평탄화된다. 단계(244)에서는, 층(64)이 자기 정합 컨택 마스크에 따라 식각되어, 게이트들(14 및 20) 위의 층(64)을 남긴다. 단계(244)에서는, 자기 정합 컨택 마스크를 이용하여 층(40)이 드레인(12) 및 소스들(16 및 22)위로부터 식각된다. 층들(40 및 64)의 식각에 의해, 드레인(12) 및 소스들(16 및 22)까지의 구멍들 또는 비아들이 열리게 된다.
도 5를 참조하여, 단계(246)에서는, 국부 배선 전도성 물질이 드레인(12) 및 소스들(16 및 22)에 증착된다. 이 국부 배선 전도성 물질은 바람직하게는 텅스텐이며, 화학 기상 증착에 의해 증착된다. 대안적으로, 다른 전도성 물질들, 예를 들어 폴리실리콘, 금속 또는 그 외의 전도성 물질들이 이용될 수 있다. 전도성 물질은 증착된 후, 화학 기계적인 연마(CMP) 기술에 의해 레벨(76)까지 연마되어 플러그들(50 및 52)을 형성한다. 단계(248)에서는, 제 2 인터레벨 유전층(66)(도 2)이 층(64), 플러그(50) 및 플러그(52)에 증착된다. 층(66)은 층(64)과 유사하며, CVD에 의해 증착될 수 있다.
층(66)이 증착되고 평탄화된 후, 이 층(66)은 단계(252)에서 컨택 마스크에 따라 식각된다. 텅스텐으로 이루어진 컨택(26)은 플러그(50)와 컨택하도록 증착된다. 플러그(26)는 게이트(14) 또는 게이트(82)에 겹쳐질 수 있다. 또한, 플러그(50)는 게이트들(82 및 14)에 접할 수 있다. 이러한 방식에서, 플러그들(50 및 52) 및 컨택(26)에 대해, 스택 게이트에 대한 컨택에 관련된 간격들은 필요없다. 따라서, 부분(10)의 크기가 감소되거나, 플러그들(50 및 52) 및 컨택(26)에 대한 리소그래피 요건들이 완화될 수 있다.
공정(200)은 유익하게는 단일 국부 배선 공정 동안 플러그들(50, 51 및 52)을 동시에 형성한다. 국부 배선 공정은 단계들(242, 244 및 246)을 포함한다. 단계(24)에서 층(40)을 자기 정합 컨택 마스크 및 식각에 이용함으로써, 동일한 셀 크기를 유지하면서 국부 배선 및 컨택 크기에 여유를 가질 수 있게 된다. 바람직하게는, 플러그들(50, 52)은 0.34×0.34 미크론의 크기를 가지며, 0.34 미크론의 VSS 간격을 갖는다. 게이트들(14 및 20)의 폭은 바람직하게는 0.3 미크론이며, 게이트(14)와 플러그(50) 간의 간격이 없어진다.
상기 제공된 상세한 도면 및 특정한 예들이 본 발명의 예시적인 바람직한 실시예들을 설명하기는 하지만, 이들은 단지 예시적인 것이다. 본 발명은 개시된 세부 사항들, 방법들, 물질들 및 조건들에 한정되지 않는다. 예를 들어, 텅스텐이 제시되기는 했지만, 다른 전도성 물질들이 컨택들 및 국부 배선에 이용될 수 있다. 또한, 건식 식각이 제시되었지만, 물질은 다른 방법으로 제거될 수 있다. 또한, 절연을 위해 TEOS가 이용되는 것으로 제시되었지만, 이는 다른 절연 물질들로 교환될 수 있다. 도면에 나타낸 치수, 크기, 두께 및 형상은 단지 예시적인 것들이다. 다양한 층들, 컨택들, 셀들 및 트랜지스터들은 집적 회로 설계 및 및 공정 기술에 따라 다른 기하적인 구조들을 가질 수 있다.

Claims (20)

  1. 게이트(82), 소스(16, 22) 및 드레인(12, 18)을 갖는 트랜지스터를 위한 컨택 제조 방법으로서,
    상기 게이트(82), 드레인(12, 18) 및 소스(16, 22)에 식각 중지층(40)을 증착하는 단계와;
    상기 식각 중지층(40)에 제 1 인터레벨 유전층(64)을 증착하는 단계와;
    상기 소스(16, 22) 및 드레인(12, 18) 위로부터 상기 제 1 인터레벨 유전층(64) 및 상기 식각 중지층(40)을 식각하는 단계와;
    상기 소스 및 드레인에 제 1 전도성 물질(50, 52)을 증착하는 단계-이로 인하여 게이트에 겹치거나 접할 수 있는 플러그(50)가 드레인 및 소스에 대해 형성되며-와;
    상기 제 1 전도성 물질(50, 52)을 상기 제 1 인터레벨 유전층의 제 2 레벨에 근접하는 제 1 레벨로 평탄화하는 단계와;
    상기 제 1 전도성 물질(50, 52)에 제 2 인터레벨 유전층(66)을 증착하는 단계와;
    상기 제 2 인터레벨 유전층(66)을 식각하여 상기 드레인(12, 18)에 컨택홀(26)을 형성하는 단계와; 그리고
    상기 컨택홀(26)에 제 2 전도성 물질(26)을 채워 상기 플러그를 통해 상기 드레인에 연결되는 컨택을 형성하는 단계-이에 의해 상기 컨택은 상기 플러그에 오정렬되며-를 포함하며,
    상기 게이트는 플로팅 게이트와 제어 게이트를 포함하는 스택 게이트이고,
    상기 제 1 식각 단계는 상기 소스(16, 22) 및 드레인(12, 18) 위로부터만 상기 제 1 인터레벨 유전층을 식각하여, 상기 스택 게이트의 위에 놓인 상기 제 1 인터레벨 유전층의 절연층을 남김으로써, 상기 스택 게이트가 상기 제 1 전도성 물질로부터 절연되는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 전도성 물질은 국부 배선 공정으로 증착되는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 제 1 전도성 물질은 텅스텐을 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 트랜지스터는 플래시 메모리 셀의 일부인 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 식각 중지층은 1000Å 두께의 SiN4/SiO2의 2층 구조인 것을 특징으로 하는 방법.
  6. 소스(16, 22) 및 드레인(12, 18) 사이에 배치되며 제 1 장벽층을 포함하는 적어도 하나의 게이트(82)를 포함하는 반도체 기판에 집적 회로를 제조하는 방법으로서,
    상기 게이트에 절연층을 증착하는 단계와;
    스택 게이트를 위한 절연 측벽 스페이서들(38)이 남겨지도록 상기 절연층을 식각하는 단계와;
    상기 게이트에 제 2 장벽층(42)을 증착하는 단계와;
    상기 제 2 장벽층에 제 1 인터레벨 유전층(64)을 증착하는 단계와;
    자기 정합 컨택 마스크에 따라 상기 제 1 인터레벨 유전층 및 상기 제 2 장벽층을 식각하는 단계와;
    상기 소스 및 드레인에 제 1 전도성 물질(50, 52)을 증착하는 단계-이로 인하여 게이트에 겹치거나 접할 수있는 플러그(50)가 드레인 및 소스에 대해 형성되며-와;
    상기 제 1 전도성 물질에 제 2 인터레벨 유전층(66)을 증착하는 단계와; 그리고
    상기 제 2 인터레벨 유전층을 통해, 상기 제 1 전도성 물질과 전기적으로 연결되는 컨택(26)을 형성하는 단계-이로 인해 상기 컨택은 플러그와 오정렬되며-를 포함하며,
    상기 게이트는 플로팅 게이트와 제어 게이트를 포함하는 스택 게이트이며, 그리고
    상기 제 1 유전층을 식각하는 단계는 상기 소스 및 드레인위로부터만 상기 제 1 유전층을 식각하여, 상기 스택 게이트의 위에 놓인 제 1 인터레벨 유전체의 절연층을 남김으로써, 상기 스택 게이트가 상기 제 1 전도성 물질로부터 절연되는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 컨택 형성 단계는:
    상기 드레인에 컨택홀을 형성하기 위해 상기 제 2 인터레벨 유전층을 식각하는 단계와; 그리고
    상기 컨택홀을 제 2 전도성 물질로 채워 컨택을 형성하는 단계를 더 포함하며, 이에 의해 상기 방법은 상기 컨택이 상기 스택 게이트에 겹쳐지거나 접할 수 있게 하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 제 1 전도성 물질과 상기 제 2 전도성 물질은 텅스텐을 포함하는 것을 특징으로 하는 방법.
  9. 제 6 항에 있어서, 상기 집적 회로는 플래시 메모리인 것을 특징으로 하는 방법.
  10. 소스(16, 22) 및 드레인(12, 18) 사이에 배치된 적어도 하나의 게이트(82)를 포함하는 반도체 기판에 집적 회로를 제조하는 방법으로서,
    상기 게이트, 소스 및 드레인에 제 1 장벽층을 증착하는 단계와;
    상기 제 1 장벽층에 제 1 인터레벨 유전층(64)을 증착하는 단계와;
    자기 정합 컨택 마스크에 따라 상기 제 1 인터레벨 유전층 및 상기 제 1 장벽층을 식각하여, 상기 소스 및 상기 드레인위로부터 상기 제 1 인터레벨 유전층 및 상기 제 1 장벽층을 제거하는 단계와;
    상기 소스 및 드레인에 제 1 전도성 물질(50, 52)을 증착하는 단계-이로 인하여 게이트에 겹치거나 접할 수 있는 플러그(50)가 드레인 및 소스에 대해 형성되며-와;
    상기 제 1 전도성 물질 및 상기 제 1 인터레벨 유전층에 제 2 인터레벨 유전층(66)을 증착하는 단계와; 그리고
    상기 제 2 인터레벨 유전층을 통해, 상기 제 1 전도성 물질과 전기적으로 연결되는 컨택(26)을 형성하는 단계-이로 인해 상기 컨택은 플러그와 오정렬되며-를 포함하며,
    상기 게이트는 플로팅 게이트와 제어 게이트를 포함하는 스택 게이트이며, 그리고
    상기 제 1 유전층을 식각하는 단계는 상기 소스 및 드레인위로부터만 상기 제 1 유전층을 식각하여, 상기 스택 게이트의 위에 놓인 제 1 인터레벨 유전층의 절연층을 남김으로써, 상기 스택 게이트가 상기 제 1 전도성 물질로부터 절연되는 것을 특징으로 하는 방법.
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