JP2011243802A - 半導体装置及びその製造方法、並びにデータ処理システム - Google Patents
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Abstract
【解決手段】埋め込みゲート用の溝部9,10のうち、活性領域6に形成される第1の溝部9よりも素子分離領域5に形成される第2の溝部10の深さを深くすることによって、第2の溝部10の底面の間から活性領域6の一部が突き出した第1のフィン部12aと、埋め込みゲート用の溝部9,10の少なくとも上面開口部よりも下部側において、第1の溝部9よりも第2の溝部10の第1の方向における幅を大きくすることによって、第2の溝部10の両側面の間から第1のフィン部12aに連続して活性領域6の一部が突き出した一対の第2のフィン部と12bとを形成する。
【選択図】図2
Description
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
(半導体装置)
先ず、第1の実施形態として、図1及び図2に示す本発明を適用した半導体装置1の構造について説明する。なお、図1は、この半導体装置1の平面図であり、図2は、この半導体装置1の要部を拡大した鳥瞰図である。
次に、図4に示す本発明の半導体装置と、図5に示す従来の半導体装置について、駆動電流(Ion)、閾値電圧(Vt)、及びサブスレッシュオールド係数(SS:subthreshold slope)の各特性を比較した比較評価試験を行い、それぞれの評価結果を図6、図7及び図8に示す。
次に、上記半導体装置1の製造方法について図9〜図29を参照して説明する。
なお、各図中において、(a)は平面図、(b)は切断線X1−X1’による断面図、(c)は切断線X2−X2’による断面図、(d)は切断線Y1−Y1’による断面図、(e)は切断線Y2−Y2’による断面図、(f)は切断線Y3−Y3’による断面図を示している。さらに、切断線Y1−Y1’及び切断線Y2−Y2’は、セルアレイ領域SAの内側の領域における断面部分を示すものであり、切断線Y3−Y3’は、セルアレイ領域SAと周辺回路領域CAに跨る境界領域の断面部分を示すものである。
また、図9(a)〜図29(a)に示すセルアレイ領域SAには、実際は上記素子分離領域5及び活性領域6が多数並んで形成されているものの、図9(a)〜図29(a)では便宜上、セルアレイ領域SAに並んで形成される素子分離領域5及び活性領域6の一部を拡大した状態で模式的に示している。
本発明を適用して製造される半導体装置1では、上記図3に示すように、上記第1のフィン部12a(第1のチャネル領域FCU)の両端から一対の第2のフィン部12b(第2のチャネル領域FCS)が半導体基板2の表面に対して垂直な方向に延在して形成されていることから、これら一対の第2のフィン部12b(第2のチャネル領域FCS)の分だけ第1の方向におけるチャネル領域の長さを拡大することが可能である。
(半導体装置)
次に、第2の実施形態として、図31及び図32に示す本発明を適用した別の半導体装置50について説明する。
なお、図31は、この半導体装置50の平面図であり、図32は、この半導体装置50の要部を拡大した鳥瞰図である。また、以下の説明では、上記半導体装置1と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
次に、上記半導体装置50の製造方法について図34〜図38を参照して説明する。
なお、各図中において、(a)は平面図、(b)は切断線X1−X1’による断面図、(c)は切断線X2−X2’による断面図、(d)は切断線Y1−Y1’による断面図、(e)は切断線Y2−Y2’による断面図、(f)は切断線Y3−Y3’による断面図を示している。さらに、切断線Y1−Y1’及び切断線Y2−Y2’は、セルアレイ領域SAの内側の領域における断面部分を示すものであり、切断線Y3−Y3’は、セルアレイ領域SAと周辺回路領域CAに跨る境界領域の断面部分を示すものである。
また、図34(a)〜図38(a)に示すセルアレイ領域SAには、実際は上記素子分離領域5及び活性領域6が多数並んで形成されているものの、図34(a)〜図38(a)では便宜上、セルアレイ領域SAに並んで形成される素子分離領域5及び活性領域6の一部を拡大した状態で模式的に示している。
次に、第3の実施形態として、図45及び図46に示す本発明を適用した別の半導体装置70について説明する。
なお、図45は、この半導体装置70の平面図であり、図46は、この半導体装置70の要部を拡大した鳥瞰図である。また、以下の説明では、上記半導体装置1,50と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
次に、上記半導体装置70の製造方法について図48〜図51を参照して説明する。
なお、各図中において、(a)は平面図、(b)は切断線X1−X1’による断面図、(c)は切断線X2−X2’による断面図、(d)は切断線Y1−Y1’による断面図、(e)は切断線Y2−Y2’による断面図、(f)は切断線Y3−Y3’による断面図を示している。さらに、切断線Y1−Y1’及び切断線Y2−Y2’は、セルアレイ領域SAの内側の領域における断面部分を示すものであり、切断線Y3−Y3’は、セルアレイ領域SAと周辺回路領域CAに跨る境界領域の断面部分を示すものである。
また、図48(a)〜図51(a)に示すセルアレイ領域SAには、実際は上記素子分離領域5及び活性領域6が多数並んで形成されているものの、図48(a)〜図51(a)では便宜上、セルアレイ領域SAに並んで形成される素子分離領域5及び活性領域6の一部を拡大した状態で模式的に示している。
次に、図52に示す本発明を適用したデータ処理システム400について説明する。
本発明を適用したデータ処理システム400は、上記半導体装置1,50,70を備えたシステムの一例であり、このデータ処理システム400には、例えばコンピュータシステムが含まれるが、必ずしもこれに限定されるものではない。
Claims (10)
- 基板の表層に第1の方向に延在して形成された複数の素子分離用の溝部と、
前記素子分離用の溝部に素子分離絶縁膜を埋め込むことによって形成された複数の素子分離領域と、
前記素子分離領域によって絶縁分離された複数の活性領域と、
前記基板の表層に前記素子分離領域及び活性領域と交差する第2の方向に延在して形成された複数の埋め込みゲート用の溝部と、
前記埋め込みゲート用の溝部のうち、前記活性領域に形成される第1の溝部よりも前記素子分離領域に形成される第2の溝部の深さを深くすることによって、前記第2の溝部の底面の間から前記活性領域の一部が突き出すように形成された第1のフィン部と、
前記埋め込みゲート用の溝部の少なくとも上面開口部よりも下部側において、前記第1の溝部よりも前記第2の溝部の前記第1の方向における幅を大きくすることによって、前記第2の溝部の側面の間から前記活性領域の一部が突き出すように形成された第2のフィン部と、
前記第1及び第2のフィン部の表面を覆うゲート絶縁膜と、
前記埋め込みゲート用の溝部に埋め込まれることによって、前記ゲート絶縁膜を介して前記第1及び第2のフィン部を跨ぐように形成されたゲート電極とを備える半導体装置。 - 前記第2の溝部は、前記第1の溝部と同じ幅で形成された上溝部と、この上溝部の底面に位置して、前記第1の溝部よりも大きい幅で形成された下溝部とから構成されていることを特徴とする請求項1に記載の半導体装置。
- 前記素子分離絶縁膜は、前記素子分離用の溝部に順に埋め込まれたシリコン酸化膜とシリコン窒化膜とを有し、
前記第2の溝部は、前記シリコン窒化膜に形成された上溝部と、この上溝部の底面に位置して前記シリコン酸化膜に形成された下溝部とから構成されていることを特徴とする請求項2に記載の半導体装置。 - 前記素子分離絶縁膜は、前記素子分離用の溝部に順に埋め込まれたシリコン酸化膜を有し、
前記第2の溝部は、前記シリコン酸化膜に形成された上溝部と、この上溝部の底面に位置して前記シリコン酸化膜に形成された下溝部とから構成されていることを特徴とする請求項2に記載の半導体装置。 - 前記第1の溝部及び前記上溝部の両側面を覆うように、前記第2の方向に延在して形成されたサイドウォール膜を備えることを特徴とする請求項4に記載の半導体装置。
- 基板の表層に第1の方向に延在する複数の素子分離用の溝部を形成し、これら溝部に素子分離絶縁膜を埋め込むことによって、複数の素子分離領域と、これら複数の素子分離領域によって絶縁分離された複数の活性領域とを形成する工程と、
前記素子分離領域及び活性領域と交差する第2の方向に延在する複数の埋め込みゲート用の溝部を形成すると共に、前記埋め込みゲート用の溝部のうち、前記活性領域に形成される第1の溝部よりも前記素子分離領域に形成される第2の溝部の深さを深くすることによって、前記第2の溝部の底面の間から前記活性領域の一部が突き出した第1のフィン部と、前記埋め込みゲート用の溝部の少なくとも上面開口部よりも下部側において、前記第1の溝部よりも前記第2の溝部の前記第1の方向における幅を大きくすることによって、前記第2の溝部の側面の間から前記活性領域の一部が突き出した第2のフィン部とを形成する工程と、
前記第1及び第2のフィン部の表面を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第1及び第2のフィン部を跨ぐように前記埋め込みゲート用の溝部にゲート電極を埋め込み形成する工程とを含む半導体装置の製造方法。 - 前記素子分離領域に前記第2の溝部を形成する際は、前記素子分離用の溝部を形成した後、前記素子分離絶縁膜として、当該溝部に埋め込まれたシリコン酸化膜と、このシリコン酸化膜上に当該溝部に埋め込まれた状態で前記基板の面上を覆うシリコン窒化膜とを形成する工程と、
前記シリコン窒化膜上に少なくとも前記埋め込みゲート用の溝部を形成する位置に開口部を有するマスクパターンを形成する工程と、
前記マスクパターンの開口部を通して前記シリコン窒化膜を異方性エッチングにより選択的に除去することによって、当該シリコン窒化膜に前記第1の溝部と同じ幅となる上溝部を形成する工程と、
前記上溝部の底面に位置する前記シリコン酸化膜を等方性エッチングにより選択的に除去することによって、当該シリコン酸化膜に前記上溝部よりも大きい幅となる下溝部を形成する工程とを含むことを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記素子分離領域に前記第2の溝部を形成する際は、前記素子分離用の溝部を形成した後、前記素子分離絶縁膜として、当該溝部に埋め込まれた状態で前記基板の面上を覆うシリコン酸化膜とを形成する工程と、
前記シリコン窒化膜上に少なくとも前記埋め込みゲート用の溝部を形成する位置に開口部を有するマスクパターンを形成する工程と、
前記マスクパターンの開口部を通して前記シリコン窒化膜を異方性エッチングにより選択的に除去することによって、当該シリコン酸化膜に前記第1の溝部と同じ幅となる上溝部を形成する工程と、
前記上溝部及び前記第1の溝部の側面を覆うように前記第2の方向に延在するサイドウォール膜を形成する工程と、
前記上溝部の底面に位置する前記シリコン酸化膜を等方性エッチングにより選択的に除去することによって、当該シリコン酸化膜に前記上溝部よりも大きい幅となる下溝部を形成する工程とを含むことを特徴とする請求項6に記載の半導体装置の製造方法。 - 前記下溝部を形成した後に、前記サイドウォール膜を除去する工程を含むことを特徴とする請求項8に記載の半導体の製造方法。
- 請求項1〜5の何れか一項に記載の半導体装置、又は、請求項6〜9の何れか一項に記載の製造方法により製造された半導体装置を備えるデータ処理システム。
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