TWI490928B - 埋入式字元線結構及其形成方法 - Google Patents
埋入式字元線結構及其形成方法 Download PDFInfo
- Publication number
- TWI490928B TWI490928B TW102108862A TW102108862A TWI490928B TW I490928 B TWI490928 B TW I490928B TW 102108862 A TW102108862 A TW 102108862A TW 102108862 A TW102108862 A TW 102108862A TW I490928 B TWI490928 B TW I490928B
- Authority
- TW
- Taiwan
- Prior art keywords
- trenches
- forming
- word line
- line structure
- mask layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 57
- 239000010410 layer Substances 0.000 claims description 94
- 239000004020 conductor Substances 0.000 claims description 41
- 239000000758 substrate Substances 0.000 claims description 28
- 239000011229 interlayer Substances 0.000 claims description 25
- 125000006850 spacer group Chemical group 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 23
- 238000005530 etching Methods 0.000 claims description 18
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 12
- 229910052799 carbon Inorganic materials 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 8
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 4
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 3
- 238000000277 atomic layer chemical vapour deposition Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/101—Forming openings in dielectrics
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本發明是有關於一種半導體結構及其形成方法，且特別是有關於一種埋入式字元線(buried word line，buried WL)結構及其形成方法。
非揮發性記憶體有可多次進行資料之存入、讀取、抹除等特性，且即使當電源關閉時仍能夠保留已儲存的資訊。因此，非揮發性記憶體被廣泛應用於個人電腦及消費性電子產品中。
隨著非揮發性記憶體的積集度越來越高，非揮發性記憶體的關鍵尺寸也越來越小。埋入式字元線結構通常使用在次28奈米(sub-28 nm)或更小的記憶體技術中以滿足元件尺寸縮小的需求。
舉例來說，在埋入式字元線動態隨機存取記憶體(dynamic random access memory，DRAM)結構中，為了有效地整合主動區域(active area)與隔離區域，可將一部分埋入式字元線用作記憶胞(cell)中用於控制電晶體的主動字元線，而另一部分埋入式字元線可用作記憶胞與記憶胞之間(cell-to-cell)的隔離字元線。然而，要用現有的製程步驟來有效形成上述結構是很困難的。
有鑑於此，本發明提供一種埋入式字元線結構的形成方法，其中可用現有的製程步驟(諸如邏輯製程)來有效地整合主動區域與隔離區域。
本發明亦提供一種埋入式字元線結構，其中隔離字元線相較於主動字元線是較深且較窄的。
本發明提出一種埋入式字元線結構的形成方法。在基底上依序形成第一罩幕層、夾層(interlayer)以及第二罩幕層，其中第二罩幕層具有交替排列的多個罩幕圖案與多個間隙(gap)，且間隙包括交替排列的多個第一間隙與多個第二間隙。在各第一間隙中形成介電圖案且同時在各第二間隙的二側壁上形成二間隙壁(spacer)，其中在各第二間隙中相鄰的間隙壁之間形成第一溝渠(trench)且第一溝渠暴露部分第一罩幕層。移除罩幕圖案以形成多個第二溝渠。使用介電圖案與間隙壁作為罩幕來進行蝕刻製程，以使第一溝渠加深至基底中且第二溝渠加深至第一罩幕層中。
在本發明之一實施例中，上述之第二溝渠比第一溝渠寬。
在本發明之一實施例中，在蝕刻製程之後，所述形成方法更包括：將介電圖案及間隙壁移除；將夾層移除；以及使用第一罩幕層作為罩幕來加深第一與第二溝渠。
在本發明之一實施例中，在加深第一與第二溝渠的步驟之後，更包括：移除第一罩幕層；將第一導體填入第一溝渠中且將第二導體填入第二溝渠中。
在本發明之一實施例中，上述之第一導體用作隔離字元線且第二導體用作主動字元線。
在本發明之一實施例中，在加深第一與第二溝渠的步驟之後且在填入第一與第二導體的步驟之前，所述形成方法更包括形成閘介電層，所述閘介電層使主動字元線與隔離字元線中之每一者與基底分開。
在本發明之一實施例中，上述之第二間隙比第一間隙寬。
在本發明之一實施例中，上述之形成介電圖案及間隙壁的步驟包括以下步驟。在基底上形成介電層以完全填滿第一間隙，但不完全填滿第二間隙。對介電層進行間隙壁蝕刻直到罩幕圖案的頂表面暴露為止，以使剩餘的介電層在第一間隙中形成介電圖案且在第二間隙的側壁上形成間隙壁。此外，進行間隙壁蝕刻的步驟更移除在第二間隙中未被間隙壁覆蓋的夾層。
在本發明之一實施例中，上述之介電層的材料包括氧化矽。
在本發明之一實施例中，上述之第一罩幕層與第二罩幕層由相同材料形成。
在本發明之一實施例中，在移除上述之罩幕圖案的步驟期間移除第一溝渠所暴露的第一罩幕層以及第二溝渠所暴露的夾層與部分第一罩幕層。
在本發明之一實施例中，上述之夾層與第一罩幕層或第二罩幕層不同。
在本發明之一實施例中，上述之第一罩幕層的材料包括碳。
在本發明之一實施例中，上述之第二罩幕層的材料包括碳。
在本發明之一實施例中，上述之夾層的材料包括氮氧化矽或氮化矽。
本發明亦提出一種埋入式字元線結構。此埋入式字元線結構包括：基底，在基底中具有多個第一溝渠與多個第二溝渠；多個第一導體，分別填入第一溝渠中；以及多個第二導體，分別填入第二溝渠中。此外，第一溝渠相較於第二溝渠是較窄且較深的。
在本發明之另一實施例中，上述之第一導體用作隔離字元線且第二導體用作主動字元線。
在本發明之另一實施例中，埋入式字元線結構更包括閘介電層，所述閘介電層經配置以將主動字元線及隔離字元線中之每一者與基底分開。
在本發明之另一實施例中，上述之兩個分開的第二溝渠被配置在兩個相鄰的第一溝渠之間。
在本發明之另一實施例中，上述之第一溝渠的寬度為第二溝渠的寬度的約2/3至1/2，且第二溝渠的深度為第一溝渠的深度的約2/3至1/2。
基於上述，本發明的方法可輕易實現極窄的隔離字元線溝渠，其相較於較寬的主動字元線溝渠更深。因此，可使記憶胞的尺寸縮小且可相應地增加記憶胞的密度。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖1G為依照本發明之一實施例所繪示之一種埋入式字元線結構的形成方法的剖面示意圖。
請參照圖1A，在基底100上依序形成第一罩幕層102及夾層(interlayer)104。基底100可為半導體基底，例如是矽基底。第一罩幕層102的材料包括碳。第一罩幕層102之材料的實例包括非晶碳、含碳的氧化物、含碳的氮氧化物、含碳的氮化物以及所有旋塗式硬罩幕。夾層104的材料包括氮氧化矽或氮化矽。第一罩幕層102及夾層104的形成方法包括常壓化學氣相沈積法(atmospheric pressure CVD，APCVD)、低壓化學氣相沉積法(low pressure CVD，LPCVD)、電漿增強型化學氣相沈積法(plasma-enhanced CVD，PECVD)、高密度電漿化學氣相沈積法(high-density plasma CVD，HDP-CVD)、自由基增強型化學氣相沈積法(radical-enhanced CVD，RECVD)、原子層沉積法(atomic layer deposition，ALD)、原子層化學氣相沈積法(atomic-layer CVD，ALCVD)或任何其他適當方法。第一罩幕層102比夾層104厚。舉例來說，第一罩幕層102的厚度約在1000埃(angstrom)至2000埃的範圍內，且夾層104的厚度約在150埃至260埃的範圍內。
此後，在夾層104上形成第二罩幕層106。第二罩幕
層106具有交替排列的多個罩幕圖案105與多個間隙107，且間隙107包括交替排列的第一間隙107a與第二間隙107b。具體言之，第二罩幕層106具有依序重複排列的一個罩幕圖案105、一個第一間隙107a、另一個罩幕圖案105、一個第二間隙107b。應注意，第二間隙107b比第一間隙107a寬。如圖1A所示，第二間隙107b的寬度W2大於第一間隙107a的寬度W1。舉例來說，寬度W1約在15奈米至20奈米的範圍內且寬度W2約在45奈米至60奈米的範圍內。第二罩幕層106的材料包括碳。第二罩幕層106之材料的實例包括非晶碳、含碳的氧化物、含碳的氮氧化物、含碳的氮化物以及所有旋塗式硬罩幕。夾層104可與第一罩幕層102或第二罩幕層106不同。另外，第二罩幕層106的材料可與第一罩幕層102的材料相同或不同。在本實施例中，第一罩幕層102與第二罩幕層106可由相同材料形成。第二罩幕層106的形成方法包括用沉積製程在基底100上形成罩幕層(未繪示)，且接著用微影與蝕刻製程來將罩幕層圖案化。第二罩幕層106比夾層104厚。舉例來說，第二罩幕層106的厚度約在500埃至1000埃的範圍內。
請參照圖1B，在基底100上形成介電層108以完全填滿第一間隙107a，但不完全填滿第二間隙107b。此介電層108的材料包括氧化矽，例如是四乙氧基矽烷(tetraethosiloxane，TEOS)氧化矽。介電層108的形成方法包括APCVD、LPCVD、PECVD、HDP-CVD、RECVD、
ALD、ALCVD或任何其他適當方法。
請參照圖1C，對介電層108進行間隙壁蝕刻直到罩幕圖案105的頂表面暴露為止，以使剩餘的介電層108在各第一間隙107a中形成介電圖案108a且同時在各第二間隙107b的側壁上形成間隙壁108b。在本實施例中，進行間隙壁蝕刻的步驟可更移除在第二間隙107b中未被間隙壁108b覆蓋的夾層104，以使在相鄰的間隙壁108b之間形成第一溝渠109且暴露部分第一罩幕層102。
請參照圖1D，移除罩幕圖案105以形成第二溝渠111。此移除步驟包括進行蝕刻製程。由於第一罩幕層102與(第二罩幕層106的)罩幕圖案105由相同材料形成且夾層104是足夠薄的，因此在移除罩幕圖案105的步驟期間，可同時移除第一溝渠109所暴露的第一罩幕層102、以及第二溝渠111所暴露的夾層104與部分第一罩幕層102。換言之，在移除罩幕圖案105的步驟之後，第一溝渠109穿過第一罩幕層102(或甚至稍微地延伸至基底100中)，且第二溝渠111延伸至第一罩幕層102中。具體言之，由於夾層104在第一溝渠109的位置中被打開(opened)但在第二溝渠111的位置中未被打開(如圖1C所示)，因此在圖1D的步驟之後第一溝渠109相較於第二溝渠111可被蝕刻成更深。應注意，第二溝渠111比第一溝渠109寬。如圖1D所示，第二溝渠111的寬度W4大於第一溝渠109的寬度W3。在一實施例中，寬度W3約為寬度W4的2/3至1/2。舉例來說，寬度W3約在10奈米至15奈米
的範圍內且寬度W4約在15奈米至20奈米的範圍內。
請參照圖1E，使用介電圖案108a與間隙壁108b作為罩幕來進行蝕刻製程，以使第一溝渠109加深至基底100中且第二溝渠111加深至第一罩幕層102中。在圖1E的蝕刻製程之後，第一溝渠109的深度(稍後將形成隔離字元線)幾乎到達所要的值，而第二溝渠111(稍後將形成主動字元線)的深度實質上到達基底100與第一罩幕層102之間的界面。圖1E中的蝕刻製程可被視為隔離溝渠的蝕刻步驟。
請參照圖1F，經由蝕刻製程移除介電圖案108a及間隙壁108b。此後，經由另一蝕刻製程移除夾層104。
之後，使用第一罩幕層102作為蝕刻罩幕來加深第一溝渠109與第二溝渠111。具體言之，在加深第一溝渠109與第二溝渠111的步驟期間，聚合物可累積在較窄的第一溝渠109的側壁上並使在第一溝渠109處的蝕刻速率變慢。因此，較寬的第二溝渠111相較於較窄的第一溝渠109有較快的蝕刻速率而可被加深，但所產生的第二溝渠111相較於第一溝渠109仍然較淺。如圖1F所示，第一溝渠109的深度D1大於第二溝渠111的深度D2。在一實施例中，深度D2約為深度D1的2/3至1/2。舉例來說，深度D1約在220奈米至260奈米的範圍內且深度D2約在130奈米至170奈米的範圍內。在圖1F中，加深第一溝渠109與第二溝渠111的步驟可視為主動溝渠的蝕刻步驟。
請參照圖1G，經由蝕刻製程移除第一罩幕層102。此
後，在第一溝渠109與第二溝渠111中之每一者的表面上形成閘介電層110。閘介電層110的材料包括氧化矽，且其形成方法包括進行熱氧化製程。之後，將第一導體112a填入第一溝渠109中且同時將第二導體112b填入第二溝渠111中。第一導體112a與第二導體112b的材料包括多晶矽及金屬(例如TiN或W/TiN、TiN/TaN)中至少一者。第一導體112a與第二導體112b的形成方法包括在基底100上形成填入第一溝渠109與第二溝渠111中的導體層(未繪示)，且接著經由微影與蝕刻製程來將導體層圖案化，以移除在第一溝渠109與第二溝渠111外的導體層。其他構件(例如是源極/汲極區域、位元線等)為所屬領域具有通常知識者所已知，故其配置、材料及形成方法在此則不予贅述。至此，完成本發明的埋入式字元線結構。第一導體112a用作隔離字元線，第二導體112b用作主動字元線，以及閘介電層110用於使主動字元線與隔離字元線中之每一者與基底100分開。
以下，將參照圖1G來描述本發明的埋入式字元線結構。
請參照圖1G，埋入式字元線結構包括基底100、多個第一導體112a以及多個第二導體112b。在基底100中具有多個第一溝渠109與多個第二溝渠111，其中第一溝渠109相較於第二溝渠111是較窄且較深的。在一實施例中，第一溝渠109的寬度W3約為第二溝渠111的寬度W4的2/3至1/2，且第二溝渠111的深度D2約為第一溝渠109
的深度D1的2/3至1/2。第一導體112a分別填入第一溝渠109中。第二導體112b分別填入第二溝渠111中。
第一導體112a用作隔離字元線且第二導體112b用作主動字元線。在一實施例中，埋入式字元線結構更包括閘介電層110，此閘介電層110經配置以將主動字元線及隔離字元線中之每一者與基底100分開。
如圖1G所示，在一實施例中，依序重複排列一個第一溝渠109、一個第二溝渠111、另一個第二溝渠111以及另一個第一溝渠109。換言之，兩個分開的第二溝渠111被配置在兩個相鄰的第一溝渠109之間。然而，本發明不限於此。在另一實施例中，可根據實際需求將一個或兩個以上的第二溝渠111配置在兩個相鄰的第一溝渠109之間。
綜上所述，在本發明的埋入式字元線結構中，可形成相較於主動字元線溝渠較窄且較深的隔離字元線溝渠，以提高主動區域中的效能、使記憶胞的尺寸縮小進而增加記憶胞的密度。此外，本發明的方法簡單的且能與已知技術相容。換言之，本發明所揭示的方法可用現有的製程步驟(諸如邏輯製程)來有效地整合主動區域與隔離區域。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基底
102‧‧‧第一罩幕層
104‧‧‧夾層
105‧‧‧罩幕圖案
106‧‧‧第二罩幕層
107‧‧‧間隙
107a‧‧‧第一間隙
107b‧‧‧第二間隙
108‧‧‧介電層
108a‧‧‧介電圖案
108b‧‧‧間隙壁
109‧‧‧第一溝渠
110‧‧‧閘介電層
111‧‧‧第二溝渠
112a‧‧‧第一導體
112b‧‧‧第二導體
D1、D2‧‧‧深度
W1、W2、W3、W4‧‧‧寬度
圖1A至圖1G為依照本發明之一實施例所繪示之一種埋入式字元線結構的形成方法的剖面示意圖。
100‧‧‧基底
109‧‧‧第一溝渠
110‧‧‧閘介電層
111‧‧‧第二溝渠
112a‧‧‧第一導體
112b‧‧‧第二導體
D1、D2‧‧‧深度
W3、W4‧‧‧寬度
Claims (19)
- 一種埋入式字元線結構的形成方法，包括：在一基底上依序形成一第一罩幕層、一夾層以及一第二罩幕層，其中該第二罩幕層具有交替排列的多個罩幕圖案與多個間隙，且該些間隙包括交替排列的多個第一間隙與多個第二間隙；在各第一間隙中形成一介電圖案且同時在各第二間隙的二側壁上形成二間隙壁，其中在各第二間隙中相鄰的該些間隙壁之間形成一第一溝渠且該些第一溝渠暴露部分該第一罩幕層；移除該些罩幕圖案以形成多個第二溝渠；以及使用該些介電圖案與該些間隙壁作為罩幕來進行一蝕刻製程，以使該些第一溝渠加深至該基底中且該些第二溝渠加深至該第一罩幕層中。
- 如申請專利範圍第1項所述之埋入式字元線結構的形成方法，其中該些第二溝渠比該些第一溝渠寬。
- 如申請專利範圍第1項所述之埋入式字元線結構的形成方法，在該蝕刻製程之後，更包括：移除該些介電圖案及該些間隙壁；移除該夾層；以及使用該第一罩幕層作為罩幕來加深該些第一溝渠與該些第二溝渠。
- 如申請專利範圍第3項所述之埋入式字元線結構的形成方法，在加深該些第一溝渠與該些第二溝渠的步驟 之後，更包括：移除該第一罩幕層；以及將多個第一導體填入該些第一溝渠中且將多個第二導體填入該些第二溝渠中。
- 如申請專利範圍第4項所述之埋入式字元線結構的形成方法，其中該些第一導體用作多個隔離字元線且該些第二導體用作多個主動字元線。
- 如申請專利範圍第5項所述之埋入式字元線結構的形成方法，在加深該些第一溝渠與該些第二溝渠的步驟之後且在填入該些第一導體與該些第二導體的步驟之前，更包括形成一閘介電層使各主動字元線及各隔離字元線與該基底分開。
- 如申請專利範圍第1項所述之埋入式字元線結構的形成方法，其中該些第二間隙比該些第一間隙寬。
- 如申請專利範圍第1項所述之埋入式字元線結構的形成方法，其中形成該些介電圖案及該些間隙壁的步驟包括：在該基底上形成一介電層以完全填滿該些第一間隙，但不完全填滿該些第二間隙；以及對該介電層進行一間隙壁蝕刻直到該些罩幕圖案的頂表面暴露為止，以使剩餘的該介電層在該些第一間隙中形成該些介電圖案且在該些第二間隙的該些側壁上形成該些間隙壁，其中進行該間隙壁蝕刻的步驟更移除在該些第二間隙中未被該些間隙壁覆蓋的該夾層。
- 如申請專利範圍第8項所述之埋入式字元線結構的形成方法，其中該介電層的材料包括氧化矽。
- 如申請專利範圍第1項所述之埋入式字元線結構的形成方法，其中該第一罩幕層與該第二罩幕層由相同材料形成。
- 如申請專利範圍第10項所述之埋入式字元線結構的形成方法，其中在移除該些罩幕圖案的步驟期間移除該些第一溝渠所暴露的該第一罩幕層以及該些第二溝渠所暴露的該夾層與部分該第一罩幕層。
- 如申請專利範圍第1項所述之埋入式字元線結構的形成方法，其中該夾層與該第一罩幕層或該第二罩幕層不同。
- 如申請專利範圍第1項所述之埋入式字元線結構的形成方法，其中該第一罩幕層的材料包括碳。
- 如申請專利範圍第1項所述之埋入式字元線結構的形成方法，其中該第二罩幕層的材料包括碳。
- 如申請專利範圍第1項所述之埋入式字元線結構的形成方法，其中該夾層的材料包括氮氧化矽或氮化矽。
- 一種埋入式字元線結構，包括：一基底，在該基底中具有多個第一溝渠與多個第二溝渠，其中該些第一溝渠相較於該些第二溝渠是較窄且較深的；多個第一導體，分別填入該些第一溝渠中；以及多個第二導體，分別填入該些第二溝渠中， 其中該些第一導體用作多個隔離字元線且該些第二導體用作多個主動字元線。
- 如申請專利範圍第16項所述之埋入式字元線結構，更包括一閘介電層，該閘介電層經配置以將各主動字元線及各隔離字元線與該基底分開。
- 如申請專利範圍第16項所述之埋入式字元線結構，其中兩個分開的該些第二溝渠被配置在兩個相鄰的該些第一溝渠之間。
- 如申請專利範圍第16項所述之埋入式字元線結構，其中該些第一溝渠的寬度為該些第二溝渠的寬度的2/3至1/2，且該些第二溝渠的深度為該些第一溝渠的深度的2/3至1/2。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/706,366 US8735267B1 (en) | 2012-12-06 | 2012-12-06 | Buried word line structure and method of forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201423848A TW201423848A (zh) | 2014-06-16 |
| TWI490928B true TWI490928B (zh) | 2015-07-01 |
Family
ID=50736418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102108862A TWI490928B (zh) | 2012-12-06 | 2013-03-13 | 埋入式字元線結構及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US8735267B1 (zh) |
| CN (1) | CN103855079B (zh) |
| TW (1) | TWI490928B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102345538B1 (ko) | 2015-04-16 | 2021-12-30 | 삼성전자주식회사 | 라인 패턴들을 포함하는 반도체 소자 |
| CN109427651B (zh) * | 2017-08-24 | 2021-05-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110896075B (zh) * | 2018-09-13 | 2022-02-08 | 长鑫存储技术有限公司 | 集成电路存储器及其制备方法 |
| US10892323B2 (en) | 2019-05-22 | 2021-01-12 | Winbond Electronics Corp. | Semiconductor structure and manufacturing method thereof |
| KR20210040708A (ko) | 2019-10-04 | 2021-04-14 | 삼성전자주식회사 | 집적회로 장치 및 그 제조 방법 |
| US11056175B1 (en) | 2020-07-28 | 2021-07-06 | Winbond Electronics Corp. | Semiconductor device and manufacturing method thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100010237A1 (en) * | 2007-02-28 | 2010-01-14 | Mingqian He | Fused thiophenes, methods for making fused thiophenes, and uses thereof |
| US7847322B2 (en) * | 2006-06-13 | 2010-12-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| JP2011243802A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体装置及びその製造方法、並びにデータ処理システム |
| US20120256272A1 (en) * | 2006-03-02 | 2012-10-11 | Micron Technology, Inc. | Memory device comprising an array portion and a logic portion |
| US20120286358A1 (en) * | 2011-05-10 | 2012-11-15 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
| US20120292716A1 (en) * | 2011-05-17 | 2012-11-22 | Nanya Technology Corporation | Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7892982B2 (en) * | 2006-03-06 | 2011-02-22 | Samsung Electronics Co., Ltd. | Method for forming fine patterns of a semiconductor device using a double patterning process |
| KR20100031962A (ko) * | 2008-09-17 | 2010-03-25 | 삼성전자주식회사 | 카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법 |
| KR101529867B1 (ko) * | 2008-10-27 | 2015-06-18 | 삼성전자주식회사 | 자기정열 이중 패터닝 기술을 이용한 매립형 게이트 전극 및 소자 분리막을 갖는 반도체 및 그 반도체 제조 방법 |
-
2012
- 2012-12-06 US US13/706,366 patent/US8735267B1/en active Active
-
2013
- 2013-03-13 TW TW102108862A patent/TWI490928B/zh active
- 2013-05-29 CN CN201310206507.8A patent/CN103855079B/zh active Active
-
2014
- 2014-03-28 US US14/228,271 patent/US9263317B2/en active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120256272A1 (en) * | 2006-03-02 | 2012-10-11 | Micron Technology, Inc. | Memory device comprising an array portion and a logic portion |
| US7847322B2 (en) * | 2006-06-13 | 2010-12-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
| US20100010237A1 (en) * | 2007-02-28 | 2010-01-14 | Mingqian He | Fused thiophenes, methods for making fused thiophenes, and uses thereof |
| JP2011243802A (ja) * | 2010-05-19 | 2011-12-01 | Elpida Memory Inc | 半導体装置及びその製造方法、並びにデータ処理システム |
| US20120286358A1 (en) * | 2011-05-10 | 2012-11-15 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
| US20120292716A1 (en) * | 2011-05-17 | 2012-11-22 | Nanya Technology Corporation | Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201423848A (zh) | 2014-06-16 |
| US8735267B1 (en) | 2014-05-27 |
| US20140213035A1 (en) | 2014-07-31 |
| CN103855079B (zh) | 2017-04-26 |
| US20140159140A1 (en) | 2014-06-12 |
| CN103855079A (zh) | 2014-06-11 |
| US9263317B2 (en) | 2016-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101986245B1 (ko) | 수직형 반도체 소자의 제조 방법 | |
| US9613967B1 (en) | Memory device and method of fabricating the same | |
| US8815689B2 (en) | Method for fabricating a semiconductor device having a saddle fin transistor | |
| TWI490928B (zh) | 埋入式字元線結構及其形成方法 | |
| KR20170052752A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2010510667A (ja) | 中にスタガ型の高さを形成するためにパターン層をエッチングする方法、および中間半導体デバイス構造 | |
| KR20100093859A (ko) | 매립형 배선라인을 갖는 반도체 소자의 제조방법 | |
| US20120292716A1 (en) | Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof | |
| US20130302968A1 (en) | Memory device and method for manufacturing memory device | |
| JP5159816B2 (ja) | 半導体記憶装置 | |
| WO2014123170A1 (ja) | 半導体装置及びその製造方法 | |
| KR20120012593A (ko) | 반도체 소자 및 그 제조 방법 | |
| CN110718501B (zh) | 间隙填充方法以及使用该方法制造半导体器件的方法 | |
| US8742548B2 (en) | Semiconductor device with one-side contact and fabrication method thereof | |
| CN113707612A (zh) | 存储器件及其形成方法 | |
| JP2008294392A (ja) | 半導体素子及びその製造方法 | |
| KR100889313B1 (ko) | 반도체 소자의 제조 방법 | |
| CN112420722B (zh) | 埋入式栅极结构及半导体存储器的形成方法 | |
| KR20110080783A (ko) | 반도체 소자의 제조방법 | |
| KR100894771B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100900237B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| JP2013219179A (ja) | 半導体装置及びその製造方法 | |
| WO2023045057A1 (zh) | 半导体结构及其制造方法 | |
| KR101116287B1 (ko) | 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법 | |
| TWI576993B (zh) | 記憶元件的製造方法 |