CN103855079B - 埋入式字线结构及其形成方法 - Google Patents

埋入式字线结构及其形成方法 Download PDF

Info

Publication number
CN103855079B
CN103855079B CN201310206507.8A CN201310206507A CN103855079B CN 103855079 B CN103855079 B CN 103855079B CN 201310206507 A CN201310206507 A CN 201310206507A CN 103855079 B CN103855079 B CN 103855079B
Authority
CN
China
Prior art keywords
groove
word line
embedded type
mask layer
forming method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310206507.8A
Other languages
English (en)
Other versions
CN103855079A (zh
Inventor
朴仁镐
海涅克·拉尔斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN103855079A publication Critical patent/CN103855079A/zh
Application granted granted Critical
Publication of CN103855079B publication Critical patent/CN103855079B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种埋入式字线结构及其形成方法。方法包括在基底上依序形成第一掩膜层、夹层以及第二掩膜层，其中第二掩膜层具有交替排列的多个掩膜图案与多个间隙，且间隙包括交替排列的多个第一间隙与多个第二间隙。在各第一间隙中形成介电图案且同时在各第二间隙的侧壁上形成间隙壁，其中在相邻的间隙壁之间形成第一沟槽且第一沟槽暴露部分第一掩膜层。移除掩膜图案以形成第二沟槽。使用介电图案与间隙壁作为掩膜来进行蚀刻制程，以使第一沟槽加深至基底中且第二沟槽加深至第一掩膜层中。

Description

埋入式字线结构及其形成方法
技术领域
本发明涉及一种半导体结构及其形成方法，尤其涉及一种埋入式字线(buried word line，简称buried WL)结构及其形成方法。
背景技术
非易失性存储器有可多次进行数据的存入、读取、擦除等特性，且即使当电源关闭时仍能够保留已储存的信息。因此，非易失性存储器被广泛应用于个人电脑及消费性电子产品中。
随着非易失性存储器的集成度越来越高，非易失性存储器的关键尺寸也越来越小。埋入式字线结构通常使用在次28纳米(sub-28nm)或更小的存储器技术中以满足元件尺寸缩小的需求。
举例来说，在埋入式字线动态随机存取存储器(dynamic random accessmemory，简称DRAM)结构中，为了有效地整合主动区域(active area)与隔离区域，可将一部分埋入式字线用作单元(cell)中用于控制晶体管的主动字线，而另一部分埋入式字线可用作单元与单元之间(cell-to-cell)的隔离字线。然而，要用现有的制程步骤来有效形成上述结构是很困难的。
发明内容
有鉴于此，本发明提供一种埋入式字线结构及其形成方法。
本发明提供一种埋入式字线结构的形成方法，其中可用现有的制程步骤(诸如逻辑制程)来有效地整合主动区域与隔离区域。
本发明也提供一种埋入式字线结构，其中隔离字线相较于主动字线是较深且较窄的。
本发明提出一种埋入式字线结构的形成方法。在基底上依序形成第一掩膜层、夹层(interlayer)以及第二掩膜层，其中第二掩膜层具有交替排列的多个掩膜图案与多个间隙(gap)，且间隙包括交替排列的多个第一间隙与多个第二间隙。在各第一间隙中形成介电图案且同时在各第二间隙的二侧壁上形成二间隙壁(spacer)，其中在各第二间隙中相邻的间隙壁之间形成第一沟槽(trench)且第一沟槽暴露部分第一掩膜层。移除掩膜图案以形成多个第二沟槽。使用介电图案与间隙壁作为掩膜来进行蚀刻制程，以使第一沟槽加深至基底中且第二沟槽加深至第一掩膜层中。
在本发明的一实施例中，上述的第二沟槽比第一沟槽宽。
在本发明的一实施例中，在蚀刻制程之后，所述形成方法还包括：将介电图案及间隙壁移除；将夹层移除；以及使用第一掩膜层作为掩膜来加深第一与第二沟槽。
在本发明的一实施例中，在加深第一与第二沟槽的步骤之后，还包括：移除第一掩膜层；将第一导体填入第一沟槽中且将第二导体填入第二沟槽中。
在本发明的一实施例中，上述的第一导体用作隔离字线且第二导体用作主动字线。
在本发明的一实施例中，在加深第一与第二沟槽的步骤之后且在填入第一与第二导体的步骤之前，所述形成方法还包括形成栅介电层，所述栅介电层使主动字线与隔离字线中的每一者与基底分开。
在本发明的一实施例中，上述的第二间隙比第一间隙宽。
在本发明的一实施例中，上述的形成介电图案及间隙壁的步骤包括以下步骤。在基底上形成介电层以完全填满第一间隙，但不完全填满第二间隙。对介电层进行间隙壁蚀刻直到掩膜图案的顶表面暴露为止，以使剩余的介电层在第一间隙中形成介电图案且在第二间隙的侧壁上形成间隙壁。此外，进行间隙壁蚀刻的步骤还移除在第二间隙中未被间隙壁覆盖的夹层。
在本发明的一实施例中，上述的介电层的材料包括氧化硅。
在本发明的一实施例中，上述的第一掩膜层与第二掩膜层由相同材料形成。
在本发明的一实施例中，在移除上述的掩膜图案的步骤期间移除第一沟槽所暴露的第一掩膜层以及第二沟槽所暴露的夹层与部分第一掩膜层。
在本发明的一实施例中，上述的夹层与第一掩膜层或第二掩膜层不同。
在本发明的一实施例中，上述的第一掩膜层的材料包括碳。
在本发明的一实施例中，上述的第二掩膜层的材料包括碳。
在本发明的一实施例中，上述的夹层的材料包括氮氧化硅或氮化硅。
本发明也提出一种埋入式字线结构。此埋入式字线结构包括：基底，在基底中具有多个第一沟槽与多个第二沟槽；多个第一导体，分别填入第一沟槽中；以及多个第二导体，分别填入第二沟槽中。此外，第一沟槽相较于第二沟槽是较窄且较深的。
在本发明的另一实施例中，上述的第一导体用作隔离字线且第二导体用作主动字线。
在本发明的另一实施例中，埋入式字线结构还包括栅介电层，所述栅介电层经配置以将主动字线及隔离字线中的每一者与基底分开。
在本发明的另一实施例中，上述的两个分开的第二沟槽被配置在两个相邻的第一沟槽之间。
在本发明的另一实施例中，上述的第一沟槽的宽度为第二沟槽的宽度的约2/3至1/2，且第二沟槽的深度为第一沟槽的深度的约2/3至1/2。
基于上述，本发明的方法可轻易实现极窄的隔离字线沟槽，其相较于较宽的主动字线沟槽更深。因此，可使单元的尺寸缩小且可相应地增加单元的密度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1G为依照本发明的一实施例所示出的一种埋入式字线结构的形成方法的剖面示意图。
附图标记说明：
100：基底；
102：第一掩膜层；
104：夹层；
105：掩膜图案；
106：第二掩膜层；
107：间隙；
107a：第一间隙；
107b：第二间隙；
108：介电层；
108a：介电图案；
108b：间隙壁；
109：第一沟槽；
110：栅介电层；
111：第二沟槽；
112a：第一导体；
112b：第二导体；
D1、D2：深度；
W1、W2、W3、W4：宽度。
具体实施方式
图1A至图1G为依照本发明的一实施例所示出的一种埋入式字线结构的形成方法的剖面示意图。
请参照图1A，在基底100上依序形成第一掩膜层102及夹层(interlayer)104。基底100可为半导体基底，例如是硅基底。第一掩膜层102的材料包括碳。第一掩膜层102的材料的实例包括非晶碳、含碳的氧化物、含碳的氮氧化物、含碳的氮化物以及所有旋涂式硬掩膜。夹层104的材料包括氮氧化硅或氮化硅。第一掩膜层102及夹层104的形成方法包括常压化学气相沉积法(atmospheric pressure CVD，简称APCVD)、低压化学气相沉积法(lowpressure CVD，简称LPCVD)、电浆增强型化学气相沉积法(plasma-enhancedCVD，简称PECVD)、高密度电浆化学气相沉积法(high-density plasma CVD，简称HDP-CVD)、自由基增强型化学气相沉积法(radical-enhanced CVD，简称RECVD)、原子层沉积法(atomic layer deposition，简称ALD)、原子层化学气相沉积法(atomic-layer CVD，简称ALCVD)或任何其他适当方法。第一掩膜层102比夹层104厚。举例来说，第一掩膜层102的厚度约在1000埃(angstrom)至2000埃的范围内，且夹层104的厚度约在150埃至260埃的范围内。
此后，在夹层104上形成第二掩膜层106。第二掩膜层106具有交替排列的多个掩膜图案105与多个间隙107，且间隙107包括交替排列的第一间隙107a与第二间隙107b。具体言之，第二掩膜层106具有依序重复排列的一个掩膜图案105、一个第一间隙107a、另一个掩膜图案105、一个第二间隙107b。应注意，第二间隙107b比第一间隙107a宽。如图1A所示，第二间隙107b的宽度W2大于第一间隙107a的宽度W1。举例来说，宽度W1约在15纳米至20纳米的范围内且宽度W2约在45纳米至60纳米的范围内。第二掩膜层106的材料包括碳。第二掩膜层106的材料的实例包括非晶碳、含碳的氧化物、含碳的氮氧化物、含碳的氮化物以及所有旋涂式硬掩膜。夹层104可与第一掩膜层102或第二掩膜层106不同。另外，第二掩膜层106的材料可与第一掩膜层102的材料相同或不同。在本实施例中，第一掩膜层102与第二掩膜层106可由相同材料形成。第二掩膜层106的形成方法包括用沉积制程在基底100上形成掩膜层(未示出)，且接着用微影与蚀刻制程来将掩膜层图案化。第二掩膜层106比夹层104厚。举例来说，第二掩膜层106的厚度约在500埃至1000埃的范围内。
请参照图1B，在基底100上形成介电层108以完全填满第一间隙107a，但不完全填满第二间隙107b。此介电层108的材料包括氧化硅，例如是四乙氧基硅烷(tetraethosiloxane，简称TEOS)氧化硅。介电层108的形成方法包括APCVD、LPCVD、PECVD、HDP-CVD、RECVD、ALD、ALCVD或任何其他适当方法。
请参照图1C，对介电层108进行间隙壁蚀刻直到掩膜图案105的顶表面暴露为止，以使剩余的介电层108在各第一间隙107a中形成介电图案108a且同时在各第二间隙107b的侧壁上形成间隙壁108b。在本实施例中，进行间隙壁蚀刻的步骤还移除在第二间隙107b中未被间隙壁108b覆盖的夹层104，以使在相邻的间隙壁108b之间形成第一沟槽109且暴露部分第一掩膜层102。
请参照图1D，移除掩膜图案105以形成第二沟槽111。此移除步骤包括进行蚀刻制程。由于第一掩膜层102与(第二掩膜层106的)掩膜图案105由相同材料形成且夹层104是足够薄的，因此在移除掩膜图案105的步骤期间，可同时移除第一沟槽109所暴露的第一掩膜层102、以及第二沟槽111所暴露的夹层104与部分第一掩膜层102。换言之，在移除掩膜图案105的步骤之后，第一沟槽109穿过第一掩膜层102(或甚至稍微地延伸至基底100中)，且第二沟槽111延伸至第一掩膜层102中。具体言之，由于夹层104在第一沟槽109的位置中被打开(opened)但在第二沟槽111的位置中未被打开(如图1C所示)，因此在图1D的步骤之后第一沟槽109相较于第二沟槽111可被蚀刻成更深。应注意，第二沟槽111比第一沟槽109宽。如图1D所示，第二沟槽111的宽度W4大于第一沟槽109的宽度W3。在一实施例中，宽度W3约为宽度W4的2/3至1/2。举例来说，宽度W3约在10纳米至15纳米的范围内且宽度W4约在15纳米至20纳米的范围内。
请参照图1E，使用介电图案108a与间隙壁108b作为掩膜来进行蚀刻制程，以使第一沟槽109加深至基底100中且第二沟槽111加深至第一掩膜层102中。在图1E的蚀刻制程之后，第一沟槽109的深度(稍后将形成隔离字线)几乎到达所要的值，而第二沟槽111(稍后将形成主动字线)的深度实质上到达基底100与第一掩膜层102之间的界面。图1E中的蚀刻制程可被视为隔离沟槽的蚀刻步骤。
请参照图1F，通过蚀刻制程移除介电图案108a及间隙壁108b。此后，通过另一蚀刻制程移除夹层104。
之后，使用第一掩膜层102作为蚀刻掩膜来加深第一沟槽109与第二沟槽111。具体言之，在加深第一沟槽109与第二沟槽111的步骤期间，聚合物可累积在较窄的第一沟槽109的侧壁上并使在第一沟槽109处的蚀刻速率变慢。因此，较宽的第二沟槽111相较于较窄的第一沟槽109有较快的蚀刻速率而可被加深，但所产生的第二沟槽111相较于第一沟槽109仍然较浅。如图1F所示，第一沟槽109的深度D1大于第二沟槽111的深度D2。在一实施例中，深度D2约为深度D1的2/3至1/2。举例来说，深度D1约在220纳米至260纳米的范围内且深度D2约在130纳米至170纳米的范围内。在图1F中，加深第一沟槽109与第二沟槽111的步骤可视为主动沟槽的蚀刻步骤。
请参照图1G，通过蚀刻制程移除第一掩膜层102。此后，在第一沟槽109与第二沟槽111中的每一者的表面上形成栅介电层110。栅介电层110的材料包括氧化硅，且其形成方法包括进行热氧化制程。之后，将第一导体112a填入第一沟槽109中且同时将第二导体112b填入第二沟槽111中。第一导体112a与第二导体112b的材料包括多晶硅及金属(例如TiN或W/TiN、TiN/TaN)中至少一者。第一导体112a与第二导体112b的形成方法包括在基底100上形成填入第一沟槽109与第二沟槽111中的导体层(未示出)，且接着通过微影与蚀刻制程来将导体层图案化，以移除在第一沟槽109与第二沟槽111外的导体层。其他构件(例如是源极/汲极区域、位元线等)为所属领域具有通常知识者所已知，故其配置、材料及形成方法在此则不予赘述。至此，完成本发明的埋入式字线结构。第一导体112a用作隔离字线，第二导体112b用作主动字线，以及栅介电层110用于使主动字线与隔离字线中的每一者与基底100分开。
以下，将参照图1G来描述本发明的埋入式字线结构。
请参照图1G，埋入式字线结构包括基底100、多个第一导体112a以及多个第二导体112b。在基底100中具有多个第一沟槽109与多个第二沟槽111，其中第一沟槽109相较于第二沟槽111是较窄且较深的。在一实施例中，第一沟槽109的宽度W3约为第二沟槽111的宽度W4的2/3至1/2，且第二沟槽111的深度D2约为第一沟槽109的深度D1的2/3至1/2。第一导体112a分别填入第一沟槽109中。第二导体112b分别填入第二沟槽111中。
第一导体112a用作隔离字线且第二导体112b用作主动字线。在一实施例中，埋入式字线结构还包括栅介电层110，此栅介电层110经配置以将主动字线及隔离字线中的每一者与基底100分开。
如图1G所示，在一实施例中，依序重复排列一个第一沟槽109、一个第二沟槽111、另一个第二沟槽111以及另一个第一沟槽109。换言之，两个分开的第二沟槽111被配置在两个相邻的第一沟槽109之间。然而，本发明不限于此。在另一实施例中，可根据实际需求将一个或两个以上的第二沟槽111配置在两个相邻的第一沟槽109之间。
综上所述，在本发明的埋入式字线结构中，可形成相较于主动字线沟槽较窄且较深的隔离字线沟槽，以提高主动区域中的效能、使单元的尺寸缩小进而增加单元的密度。此外，本发明的方法简单的且能与已知技术相容。换言之，本发明所揭示的方法可用现有的制程步骤(诸如逻辑制程)来有效地整合主动区域与隔离区域。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (19)

1.一种埋入式字线结构的形成方法，其特征在于，包括：
在基底上依序形成第一掩膜层、夹层以及第二掩膜层，其中所述第二掩膜层具有交替排列的多个掩膜图案与多个间隙，且所述间隙包括交替排列的多个第一间隙与多个第二间隙；
在各第一间隙中形成介电图案且同时在各第二间隙的二侧壁上形成二间隙壁，其中在各第二间隙中相邻的所述间隙壁之间形成第一沟槽且所述第一沟槽暴露部分所述第一掩膜层；
移除所述掩膜图案以形成多个第二沟槽；以及
使用所述介电图案与所述间隙壁作为掩膜来进行蚀刻制程，以使所述第一沟槽加深至所述基底中且所述第二沟槽加深至所述第一掩膜层中。
2.根据权利要求1所述的埋入式字线结构的形成方法，其特征在于，所述第二沟槽比所述第一沟槽宽。
3.根据权利要求1所述的埋入式字线结构的形成方法，其特征在于，在所述蚀刻制程之后，还包括：
移除所述介电图案及所述间隙壁；
移除所述夹层；以及
使用所述第一掩膜层作为掩膜来加深所述第一沟槽与所述第二沟槽。
4.根据权利要求3所述的埋入式字线结构的形成方法，其特征在于，在加深所述第一沟槽与所述第二沟槽的步骤之后，还包括：
移除所述第一掩膜层；以及
将多个第一导体填入所述第一沟槽中且将多个第二导体填入所述第二沟槽中。
5.根据权利要求4所述的埋入式字线结构的形成方法，其特征在于，所述第一导体用作多个隔离字线且所述第二导体用作多个主动字线。
6.根据权利要求5所述的埋入式字线结构的形成方法，其特征在于，在加深所述第一沟槽与所述第二沟槽的步骤之后且在填入所述第一导体与所述第二导体的步骤之前，还包括形成栅介电层使各主动字线及各隔离字线与所述基底分开。
7.根据权利要求1所述的埋入式字线结构的形成方法，其特征在于，所述第二间隙比所述第一间隙宽。
8.根据权利要求1所述的埋入式字线结构的形成方法，其特征在于，形成所述介电图案及所述间隙壁的步骤包括：
在所述基底上形成介电层以完全填满所述第一间隙，但不完全填满所述第二间隙；以及
对所述介电层进行间隙壁蚀刻直到所述掩膜图案的顶表面暴露为止，以使剩余的所述介电层在所述第一间隙中形成所述介电图案且在所述第二间隙的所述侧壁上形成所述间隙壁，其中进行所述间隙壁蚀刻的步骤还移除在所述第二间隙中未被所述间隙壁覆盖的所述夹层。
9.根据权利要求8所述的埋入式字线结构的形成方法，其特征在于，所述介电层的材料包括氧化硅。
10.根据权利要求1所述的埋入式字线结构的形成方法，其特征在于，所述第一掩膜层与所述第二掩膜层由相同材料形成。
11.根据权利要求10所述的埋入式字线结构的形成方法，其特征在于，在移除所述掩膜图案的步骤期间移除所述第一沟槽所暴露的所述第一掩膜层以及所述第二沟槽所暴露的所述夹层与部分所述第一掩膜层。
12.根据权利要求1所述的埋入式字线结构的形成方法，其特征在于，所述夹层与所述第一掩膜层或所述第二掩膜层不同。
13.根据权利要求1所述的埋入式字线结构的形成方法，其特征在于，所述第一掩膜层的材料包括碳。
14.根据权利要求1所述的埋入式字线结构的形成方法，其特征在于，所述第二掩膜层的材料包括碳。
15.根据权利要求1所述的埋入式字线结构的形成方法，其特征在于，所述夹层的材料包括氮氧化硅或氮化硅。
16.一种埋入式字线结构，其特征在于，包括：
基底，在所述基底中具有多个第一沟槽与多个第二沟槽，其中所述第一沟槽相较于所述第二沟槽是较窄且较深的；
多个第一导体，分别填入所述第一沟槽中；以及
多个第二导体，分别填入所述第二沟槽中，其中所述第一导体用作多个隔离字线且所述第二导体用作多个主动字线，
其中所述第二导体填满所述第二沟槽，且所述第一导体的宽度窄于所述第二导体的宽度。
17.根据权利要求16所述的埋入式字线结构，其特征在于，还包括栅介电层，所述栅介电层经配置以将各主动字线及各隔离字线与所述基底分开。
18.根据权利要求16所述的埋入式字线结构，其特征在于，两个分开的所述第二沟槽被配置在两个相邻的所述第一沟槽之间。
19.根据权利要求16所述的埋入式字线结构，其特征在于，所述第一沟槽的宽度为所述第二沟槽的宽度的2/3至1/2，且所述第二沟槽的深度为所述第一沟槽的深度的2/3至1/2。
CN201310206507.8A 2012-12-06 2013-05-29 埋入式字线结构及其形成方法 Active CN103855079B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/706,366 US8735267B1 (en) 2012-12-06 2012-12-06 Buried word line structure and method of forming the same
US13/706,366 2012-12-06

Publications (2)

Publication Number Publication Date
CN103855079A CN103855079A (zh) 2014-06-11
CN103855079B true CN103855079B (zh) 2017-04-26

Family

ID=50736418

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310206507.8A Active CN103855079B (zh) 2012-12-06 2013-05-29 埋入式字线结构及其形成方法

Country Status (3)

Country Link
US (2) US8735267B1 (zh)
CN (1) CN103855079B (zh)
TW (1) TWI490928B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102345538B1 (ko) 2015-04-16 2021-12-30 삼성전자주식회사 라인 패턴들을 포함하는 반도체 소자
CN109427651B (zh) * 2017-08-24 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110896075B (zh) * 2018-09-13 2022-02-08 长鑫存储技术有限公司 集成电路存储器及其制备方法
US10892323B2 (en) 2019-05-22 2021-01-12 Winbond Electronics Corp. Semiconductor structure and manufacturing method thereof
KR20210040708A (ko) 2019-10-04 2021-04-14 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US11056175B1 (en) 2020-07-28 2021-07-06 Winbond Electronics Corp. Semiconductor device and manufacturing method thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7892982B2 (en) * 2006-03-06 2011-02-22 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device using a double patterning process

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7893191B2 (en) * 2007-02-28 2011-02-22 Corning Incorporated Fused thiophenes, methods for making fused thiophenes, and uses thereof
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
JP4762060B2 (ja) * 2006-06-13 2011-08-31 株式会社東芝 半導体記憶装置およびその製造方法
KR20100031962A (ko) * 2008-09-17 2010-03-25 삼성전자주식회사 카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법
KR101529867B1 (ko) * 2008-10-27 2015-06-18 삼성전자주식회사 자기정열 이중 패터닝 기술을 이용한 매립형 게이트 전극 및 소자 분리막을 갖는 반도체 및 그 반도체 제조 방법
JP5718585B2 (ja) * 2010-05-19 2015-05-13 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法、並びにデータ処理システム
JP2012238642A (ja) * 2011-05-10 2012-12-06 Elpida Memory Inc 半導体装置及びその製造方法
US20120292716A1 (en) * 2011-05-17 2012-11-22 Nanya Technology Corporation Dram structure with buried word lines and fabrication thereof, and ic structure and fabrication thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7892982B2 (en) * 2006-03-06 2011-02-22 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device using a double patterning process

Also Published As

Publication number Publication date
US8735267B1 (en) 2014-05-27
US20140159140A1 (en) 2014-06-12
TW201423848A (zh) 2014-06-16
TWI490928B (zh) 2015-07-01
CN103855079A (zh) 2014-06-11
US20140213035A1 (en) 2014-07-31
US9263317B2 (en) 2016-02-16

Similar Documents

Publication Publication Date Title
CN103855079B (zh) 埋入式字线结构及其形成方法
CN106876319B (zh) 存储元件的制造方法
CN102760736B (zh) 半导体器件及其制造方法
KR20090085642A (ko) 패턴 층을 에칭하여 그 안에 스태거형 하이트들을 형성하는 방법 및 중간 반도체 디바이스 구조물
TW201304072A (zh) 製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法
CN103400794A (zh) 自对准沟槽的形成方法
CN109148258B (zh) 形成氧化层的方法
CN112447603B (zh) 半导体存储器的形成方法
CN106158751B (zh) 动态随机存取存储装置的制造方法
US20130302968A1 (en) Memory device and method for manufacturing memory device
KR20120026313A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US20220302253A1 (en) Manufacturing method of semiconductor structure and semiconductor structure
CN110718501B (zh) 间隙填充方法以及使用该方法制造半导体器件的方法
CN113871343A (zh) 半导体结构及其形成方法
TW200418106A (en) Method for fabricating semiconductor device
US7109091B2 (en) Method for processing a substrate to form a structure
CN106920799A (zh) 半导体结构及其制造方法
CN112420722B (zh) 埋入式栅极结构及半导体存储器的形成方法
CN106206585B (zh) 自对准埋入式字线隔离结构的形成方法
CN105304552B (zh) 埋入式字线及其隔离结构的制造方法
CN112420730A (zh) 半导体工艺和半导体结构
US20230046960A1 (en) Semiconductor device, method of manufacturing semiconductor device and electronic device
US11856754B2 (en) Method of manufacturing semiconductor structure, semiconductor structure, and memory
CN108417527A (zh) 自对准接触孔的形成方法
CN109755180A (zh) 半导体结构及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant