KR20100031962A - 카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법 - Google Patents

카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법 Download PDF

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Abstract

카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법에 관한 것으로서 상기 카본계막 식각방법은 먼저, 카본계막 상에 식각마스크를 형성한다. 이이서, 상기 식각마스크에 노출된 카본계막을 산소와 제논을 포함하는 식각가스를 이용하여 플라즈마 식각하는데 있다. 이때, 상기 식각 가스는 산소가스(O2) 베이스에 제논(Xe)가스 또는 제논(Xe)-아르곤(Ar)혼합가스를 포함하는 것을 특징으로 한다. 그 결과 상기 카본계막은 감소된 선폭의 개구들이 형성된 카본계 마스크로 형성될 수 있다.

Description

카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법{method of etching the carbon layer and method of forming the contact hole}
본 발명은 카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법에 관한 것으로, 더욱 상세하게는 목적하고자 하는 형성되는 임계선폭의 변화를 최소화는 카본계막 식각 방법 및 이를 이용한 콘택홀 형성방법을 제공하는데 있다.
반도체 소자의 집적도가 증가하고 피쳐 사이즈 (feature size)가 감소함에 따라 소자의 수평 방향 사이즈는 점차 축소되고 수직 방향 사이즈는 점차 증가되고 있다. 그 결과, 단위 소자들 및 이들을 전기적으로 연결시키기 위한 콘택들의 높이가 증가하고, 그에 따라 콘택홀들의 어스펙트비 (aspect ratio)가 증가하고 있다. 이와 같이 증가된 어스펙트비를 가지는 패턴을 형성하기 위한 식각 공정에서 식각되어야 할 막 두께는 증가하고 있으며, 포토레지스트 패턴의 높이에 따른 식각 공정 마진도 부족해지고 있다. 이에 따라, 미세 패턴 형성을 위한 식각 공정시 포토레지스트막의 두께는 점차 낮아지고 있는 추세이다. 낮아진 두께를 가지는 포토레지스트 패턴으로부터 야기되는 문제들을 극복하기 위하여 식각 마스크로서 아몰포스 탄소막(amorphous carbon layer; ACL)을 도입하는 기술이 개발되었다.
ACL를 도입한 식각 마스크를 이용하는 데 있어서, 서브 마이크론 (sub-micron) 이하의 고 집적화된 반도체 소자의 미세 패턴을 형성하기 위하여 통상적으로 기판상의 피식각막 위에 ACL, 캡핑막, 및 포토레지스트막을 차례로 적층한 다층 구조를 이용한 식각 마스크가 사용된다. 이 경우, 노광 및 현상 공정을 통해 형성된 포토레지스트 패턴은 반사 방지막 및 캡핑층으로 전사되어 캡핑막 패턴을 형성하고 이를 식각 마스크로 사용하여 ACL을 식각하여 상기 캡핑막 패턴을 ACL에 전사하여 ACL 패턴을 형성한다. 이와 같이 형성된 ACL 패턴은 최종적으로 기판상의 피식각막을 식각하기 위한 식각 마스크로 이용된다.
본 발명의 목적은 산소가스에 이온화 에너지가 낮은 제논가스가 포함된 식각가스를 이용하여 상기 서로 다른 크기의 개구들의 임계선폭의 변화가 크게 발생되지 않는 카본계막을 식각하는 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 서로 다른 크기의 콘택홀 형성시 선폭변화비율의 최소화하면서 상기 콘택홀의 임계선폭을 감소시킬 수 있는 미세 콘택홀 형성방법을 제공하는데 있다.
상술한 목적은 달성하기 위해 본 발명의 일 실시예에 따른 카본계막의 식각방법을 수행하기 위해서는 먼저, 카본계막 상에 식각마스크를 형성한다. 이이서, 상기 식각마스크에 노출된 카본계막을 산소와 제논을 포함하는 식각가스를 이용하 여 플라즈마 식각한다. 이때, 상기 식각 가스는 산소가스(O2) 베이스에 제논(Xe)가스 또는 제논(Xe)-아르곤(Ar)혼합가스를 포함하는 것을 특징으로 한다. 그 결과 상기 카본계막은 감소된 선폭의 개구들이 형성된 카본계 마스크로 형성될 수 있다.
상기 카본계막의 식각방법의 일 실시예에 있어서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}는 0.2 내지 1.0을 만족할 수 있다.
본 발명의 일 실시예에 있어서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 내지 1.0일 경우 상기 카본계막을 5450 내지 5600Å/min의 속도로 식각할 수 있다.
본 발명의 일 실시예에 있어서, 상기 산소가스의 식각가스 전체에서 50 내지 75부피%가 사용될 수 있다.
본 발명의 일 실시예에 있어서, 상기 플라즈마 식각시 패씨베이션 가스를 더 사용하고, 상기 패씨베이션 가스이 예로서는 CO, HBr, Cl2, COS, N2, SO2, NO, NO2 등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용될 수 있다.
본 발명의 일 실시예에 있어서, 상기 카본계막은 ACL(amorphous carbon layer), C-SOH막, NCP막등을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 식각 마스크는 캡핑막을 포토레지스트 패턴을 이용한 식각 공정을 수행하여 형성되고, 상기 포토레지스트 패턴은 제1 폭을 갖는 제1 개구와 상기 제1 폭보다 큰 제2 폭을 갖는 제2 개구를 포함할 수 있다.
상술한 다른 목적은 달성하기 위해 본 발명의 일 실시예에 따른 미세 콘택홀 형성 방법을 수행하기 위해서는 먼저 식각 대상막 상에 카본계막 및 캡핑막이 적층된 기판을 마련한다. 이어서, 포토레지스트 패턴을 이용한 식각 공정을 수행하여 상기 캡핑막을 식각마스크로 형성한다. 이어서, 상기 식각마스크에 노출된 카본계막에 베이스의 산소가스(O2)에 제논(Xe)가스 또는 제논(Xe)-아르곤(Ar)가스가 포함된 식각가스를 이용한 플라즈마 식각공정을 수행하여 상기 카본계막 패턴을 형성한다. 이어서, 상기 카본계막 패턴에 노출된 식각대상막을 식각하여 제1 콘택홀 및 상기 제1 콘택홀 보다 큰 임계선폭을 갖는 제2 콘택홀을 형성한다. 그 결과 상기 식각 대상막은 포토레지스트 패턴의 개구보다 작은 임계선폭을 갖는 콘택홀들이 형성된다.
본 발명의 일 실시예에 있어서, 상기 카본계막은 ACL(amorphous carbon layer), C-SOH막 및 NCP막을 포함하고, 상기 캡핑막은 실리콘 산화막, 실리콘 산화질화막, 실리콘막, 실리콘게르마늄막 및 폴리실리콘막을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 캡핑막 상에 유기 반사방지막을 더 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 내지 1.0일 경우 상기 카본계막은 5450 내지 5600Å/min의 속도로 식각할 수 있다.
본 발명의 일 실시예에 있어서, 상기 식각가스에서 산소가스의 사용량은 60 내지 75부피%가 사용할 수 있고, 상기 플라즈마 식각시 CO, HBr, Cl2, COS, N2, SO2, NO, NO2 등을 포함하는 패씨베이션 가스를 더 사용할 수 있다.
본 발명의 일 실시예에 있어서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 에서 1.0으로 증가될 경우 상기 제1 콘택홀의 임계선폭과 상기 제2 콘택홀의 임계선폭은 일정한 비율로 함께 감소할 수 있다.
본 발명의 일 실시예에 있어서, 상기 포토레지스트 패턴은 제1 개구 및 상기 제1 개구의 2 배 이상의 임계선폭을 갖는 제2 개구를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 카본계막 패턴은 제3 개구 및 상기 제3 개구보다 큰 임계선폭을 갖는 제4 개구를 포함할 수 있다.
일 예로서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 에서 1.0로 증가될 경우 상기 제3 개구의 임계선폭과 상기 제4 개구의 임계선폭은 일정한 비율로 함께 감소될 수 있다.
일 예로서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 에서 1.0로 증가될 경우 상기 제1 개구와 상기 제3 개구의 임계선폭의 차이를 나타내는 제1 절대값과 상기 제2 개구와 상기 제4 개구의 임계선폭의 차이를 나타내는 제2 절대값이 일정한 비율로 유지될 수 있다.
본 발명의 카본계막 식각 방법은 산소가스와 이온화 에너지가 낮은 제논가스가 포함된 식각가스를 이용함으로서 임계선폭이 감소되는 개구를 갖는 카본계막 패턴을 형성 할 수 있다. 즉, 상기 카본계막 식각시 식각가스에 포함된 제논가스의 사용량을 증가시킬 경우 형성하고자 하는 개구들의 의 폭이 감소되는 변화율을 일정하게 유지시키면서 상기 개구의 임계선폭을 감소시킬 수 있다. 또한, 상기 카본 계막 식각공정시 제논 가스의 함량을 증가시킬 경우 상기 카본계막의 식각속도를 향상시켜 캡핑막의 손실을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 따른 제논 가스를 이용한 카본계막 식각 방법 및 콘택홀 형성방법에 대하여 상세하게 설명한다. 그러나 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로, 본 발명을 제한하는 의도로 사용되는 것은 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함하고, "포함하다" 또는 "이루어지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들의 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들의 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치 하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
카본계막 식각 방법
도 1은 본 발명의 일 실시예에 따른 카본계막 식각방법을 설명하기 위한 공정흐름도이다.
도 1을 참조하면, 상기 기판 상에 카본계막을 형성한다(단계 S110).
상기 S110 단계에 있어서, 상기 카본계막은 탄소 및 수소로 이루어진 카본계물질 또는 탄소, 수소 및 산소로 이루어진 카본계물질을 코팅하여 형성할 수 있다. 일 실시예로, 상기 카본계막은 APF (상품명, AMAT 제조, "ACL"로 칭해짐), SiLK (상품명, Dow Chemical 제조), NCP (상품명, ASM 제조), AHM (상품명, Novellous 제조), C-SOH막 등으로 이루어질 수 있다. 상기 카본계막의 형성두께는 기판 상에 형성된 식각 대상막의 두께를 고려하여 결정될 수 있으며, 예들 들면 1,000 내지 2,000 Å의 두께로 형성될 수 있다. 일 예로서, 상기 기판은 메모리 소자를 형성하기 위한 실리콘기판으로 도전성 구조물 또는 도전성 구조물을 덮는 절연막이 형성될 수 있다.
이어서, 상기 카본계막 상에 캡핑막 패턴을 형성한다(단계 S120).
상기 S120 단계에서 상기 캡핑막 패턴은 카본계막을 패터닝하기 위한 식각마스크이다. 상기 캡핑막 패턴을 형성하기 위해서는 먼저, 상기 카본계막 상에 캡핑막을 형성한다. 일 예로서, 캡핑막은 약 400℃ 이하의 온도에서 증착하여 형성할 수 있다. 상기 캡핑막의 예로서는 실리콘산질화막(SiON), PE(plasma-enhanced) 산화막, TEOS (tetraethyl orthosilicate), ALD (atomic layer deposition)에 의해 형성된 산화막, 실리콘막, 실리콘 게르마늄막, 폴리실리콘막 등을 들 수 있다. 상기 캡핑막은 이들의 조합으로 이루어질 수 있다. 이어서, 상기 캡핑막 패턴 상에 포토레지스트 패턴을 형성한다. 일 예로서, 상기 포토레지스트 패턴은 ArF용 포토레지스트 패턴으로 제1 폭을 갖는 제1 개구와 상기 제1 폭보다 큰 제2 폭을 갖는 제2 개구를 포함할 수 있다. 일 예로서, 상기 포토레지스트 패턴의 제2 개구는 상기 제1 폭보다 2배 이상 큰 폭을 가질 수 있다.
일 실시예에 있어서, 상기 포토레지스트 패턴을 형성하기 전에 상기 캡핑막 상에 약 300 내지 500Å의 두께의 유기반사방지막을 더 형성할 수 있으며, 경우에 따라 유기반사방지막은 생략 가능하다. 이어서, 상기 포토레지스트 패턴에 노출된 캡핑막을 패터닝 한다. 그 결과 상기 캡핑막은 식각마스크인 캡핑막 패턴으로 형성된다. 여기서, 상기 포토레지스트 패턴은 식각 과정중에 상기 포토레지스트 패턴 일부 또는 전부가 제거될 수 있다.
이어서, 상기 카본계막을 산소와 제논을 포함하는 식각가스를 이용하여 플라즈마 식각한다(단계 S130).
상기 S130 단계에서는 상기 캡핑층 패턴을 식각 마스크로 하여 상기 카본계막을 산소와 제논을 포함하는 식각가스를 이용한 건식 플라즈마 식각 공정을 수행한다. 그 결과 상기 카본계막은 개구를 포함하는 카본계막 패턴으로 형성된다. 일 예로서, 상기 카본계막 패턴은 제1 개구와 대응되는 제3 개구 및 상기 제2 개구와 대응되는 제4 개구를 포함한다. 본 실시예의 카본계막 패턴은 식각 마스크로 사용된다.
상기 카본계막 패턴 형성을 위한 건식 플라즈마 식각 공정은 ICP (inductively coupled plasma) 방식 또는 이중 주파수 CCP (dual frequency capacitively coupled plasma) 방식의 플라즈마 식각 설비를 이용하여 행해질 수 있다.
일 실시예로서, 상기 식각 가스는 산소가스(O2) 베이스에 제논(Xe)가스를 포함하는 조성을 갖거나 산소 베이스에 제논(Xe)-아르곤(Ar)혼합가스를 포함하는 조성을 가질 수 있다.
본 실시예서는 상기 식각 가스에서 제논가스의 사용비{Xe/(Ar+Xe)}가 0.2 내지 1.0을 만족하는 것이 바람직하다. 일 예로서, 상기 식각가스에서 산소가스의 사용량이 50 내지 75부피%일 경우 상기 제논 가스는 25 내지 50부피%가 사용될 수 있다. 다른 예로서, 상기 식각가스에서 산소가스의 사용량이 50 내지 75부피%일 경우 상기 제논-아르콘 혼합 가스는 25 내지 50부피%가 사용될 수 있다. 이때, 상기 식각 가스에서 제논 가스의 사용비{Xe/(Ar+Xe)}가 0.5 내지 1.0을 만족할 경우 플라즈마 식각 공정에서 상기 카본계막을 5450 내지 5600Å/min의 속도로 식각할 수 있다.
다른 실시예로서, 상기 플라즈마 식각 공정시 상기 식각가스에 패씨베이션 가스를 더 사용할 수 있다. 상기 패시베이션 가스는 카본계막을 식각하는데 있어서 이방성 식각능력을 향상키는 역할을 한다. 상기 패씨베이션 가스의 예로서는 CO, HBr, Cl2, COS, N2, SO2, NO, NO2 가스 등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다.
이와 같이, 상기 카본계막을 플라즈마 식각하는데 있어 상술한 조성비의 제논 가스를 포함하는 식각가스를 사용할 경우 상기 카본계막의 식각속도(식각능력)를 증가시키는 동시에 플라즈마에서 이온 플럭스 함량을 증가시켜 이방성 식각능력을 향상시킬 수 있다. 그 결과 균일한 프로파일을 가지면서 카본계막에 형성되는 개구의 하부 선폭(CD)이 넓어지는 현상 및 형성되는 개구가 확장되는 것을 최소화할 수 있다.
일 예로서, 상기 이방성 식각능력의 향상은 아르곤 가스에 비해 낮은 이온화 에너지를 갖는 제논가스가 쉽게 이온화되어 이방성 식각인자인 이온 플럭스(Flux)가 증가되기 때문이다. 또한, 상기 카본계막 식각 공정시 식각가스에 포함된 제논가스의 사용량을 증가시킬 경우 형성하고자 하는 개구들 각각의 임계선폭 변화율을 일정하게 유지시키면서 개구들의 임계선폭을 감소시킬 수 있다.
콘택홀 형성방법
도 2 내지 도 5는 본 발명의 일 실시예에 따른 콘택홀 형성방법을 나타내는 공정도이다.
도 2를 참조하면, 메모리 셀 또는 게이트 구조물을 덮는 층간절연막 (110)이 형성된 기판(100)을 마련한다. 상기 층간절연막(110)은 본 실시예의 서로 다른 크기를 갖는 콘택홀들이 형성되는 식각대상막이다. 상기 층간절연막(110)은 실리콘 산화물로 이루어지며, 상기 실리콘 산화물의 예로서는 BPSG(boro-phosphor silicate glass), PSG(phosphor silicate glass), USG(undoped silicate glass), SOG(spin on glass), PE-TEOS(plasma enhanced-tetra ethylorthosilicate)등을 들 수 있다.
이어서, 상기 기판 상의 층간절연막(110) 상에 카본계막(120) 및 캡핑막(130)을 형성한다. 일 예로서, 상기 카본계막(120)은 탄소 및 수소로 이루어진 카본계물질 또는 탄소, 수소 및 산소로 이루어진 카본계물질을 코팅하여 형성할 수 있다. 상기 카본계막은 APF (상품명, AMAT 제조, "ACL"로 칭해짐), SiLK (상품명, Dow Chemical 제조), NCP (상품명, ASM 제조), AHM (상품명, Novellous 제조), C-SOH 등을 포함할 수 있다.
일 예로서, 상기 캡핑막은 약 400℃ 이하의 온도에서 실리콘을 포함하는 물질을 증착하여 형성할 수 있다. 상기 캡핑막의 예로서는 실리콘산질화막(SiON), PE(plasma-enhanced) 산화막, TEOS (tetraethyl orthosilicate), ALD (atomic layer deposition)에 의해 형성된 산화막, 실리콘막, 실리콘 게르마늄막, 폴리실리콘막 등을 들 수 있다.
도 3을 참조하면, 포토레지스트 패턴(140)을 이용한 식각 공정을 수행하여 캡핑막 패턴(130a)을 형성한다.
상기 캡핑막 패턴(130a)을 형성하기 위해서는 먼저 상기 캡핑막 상에 서로 다른 선폭을 갖는 개구들이 형성된 포토레지스트 패턴을 형성한다. 일 예로서, 상기 포토레지스트 패턴은 ArF용 포토레지스트 패턴으로서 제1 폭을 갖는 제1 개 구(142)와 상기 제1 선폭보다 큰 제2 선폭을 갖는 제2 개구(144)를 포함할 수 있다. 상기 포토레지스트 패턴(140)의 제2 개구(144)는 상기 제1 선폭보다 약 2배 이상 큰 선폭을 가질 수 있다.
일 실시예로서, 도시하지 않았지만 상기 포토레지스트 패턴을 형성하기 전에 상기 캡핑막 상에 유기반사방지막(미도시)을 더 형성할 수 있다.
이어서, 상기 포토레지스트 패턴(140)에 노출된 상기 캡핑막을 식각한다. 그 결과 상기 캡핑막(130)은 상기 포토레지스트 패턴(140)의 제1 개구(142)와 제2 개구(144)에 대응되는 개구들이 형성된 캡핑막 패턴(130a)으로 형성될 수 있다. 일 예로서, 상기 캡핑막 패턴(130a)을 형성하기 위한 식각공정 중에 상기 포토레지스트 패턴(140)은 그 일부 또는 그 전부가 제거될 수 있다.
도 4를 참조하면, 상기 캡핑막 패턴(130a)에 노출된 카본계막(120)을 산소 및 제논을 포함하는 식각가스를 이용한 플라즈마 이용한 플라즈마 식각한다. 그 결과 상기 카본계막(120)은 캡핑막 패턴(130a)의 개구들과 대응되는 개구들이 형성된 카본계막 패턴(120a)으로 형성될 수 있다.
일 예로서, 상기 카본계막 패턴(120a)은 상기 포토레지스트 패턴의 제1 개구(142)와 대응되는 제3 개구(122) 및 상기 포토레지스트 패턴의 제2 개구(144)와 대응되는 제4 개구(124)들이 형성된다. 상기 제4 개구(122)는 상기 제2 개구(124)보다 2 배 이상 큰 선폭을 가질 수 있다.
상기 카본계막(120)을 플라즈마 식각하는 공정에 적용되는 식각 가스는 산소가스(O2) 베이스에 제논(Xe)가스를 포함하는 조성을 갖거나 산소 베이스에 제 논(Xe)-아르곤(Ar)혼합가스를 포함하는 조성을 가질 수 있다.
본 실시예서는 상기 식각 가스에서 제논가스의 사용비{Xe/(Ar+Xe)}가 0.2 내지 1.0을 만족하는 것이 바람직하다. 일 예로서, 상기 식각가스에서 산소가스의 사용량이 50 내지 75부피%일 경우 상기 제논 가스는 25 내지 50부피%가 사용될 수 있다. 바람직하게는 식각가스에서 산소가스의 사용량이 60 내지 75부피%일 경우 상기 제논 가스는 25 내지 40부피%가 사용될 수 있다
다른 예로서, 상기 식각가스에서 산소가스의 사용량이 50 내지 75부피%일 경우 상기 제논-아르콘 혼합 가스는 25 내지 50부피%가 사용될 수 있다. 바람직하게는 식각가스에서 산소가스의 사용량이 60 내지 75부피%일 경우 상기 제논-아르콘 혼합 가스는 25 내지 40부피%가 사용될 수 있다. 이때, 상기 식각 가스에서 제논 가스의 사용비{Xe/(Ar+Xe)}가 0.5 내지 1.0을 만족할 경우 플라즈마 식각 공정에서 상기 카본계막을 5450 내지 5600Å/min의 속도로 식각할 수 있다.
다른 실시예로서, 상술한 조성을 갖는 식각가스에는 패씨베이션 가스가 더 포함될 수 있다. 상기 패씨베이션 가스의 예로서는 CO, HBr, Cl2, COS, N2, SO2, NO, NO2 가스 등을 들 수 있다. 이들은 단독 또는 둘 이상을 혼합하여 사용할 수 있다.
이와 같이, 상기 카본계막을 플라즈마 식각하는데 있어 상술한 조성비의 제논 가스를 포함하는 식각가스를 사용할 경우 상기 카본계막(120)의 식각속도(식각능력)를 증가시키는 동시에 플라즈마에서 이온 플럭스 함량을 증가시켜 이방성 식각능력을 향상시킬 수 있다. 일 예로서, 본 실시예의 카본계막의 이방성 식각능력 의 향상은 아르곤 가스에 비해 낮은 이온화 에너지를 갖는 제논가스가 쉽게 이온화되어 이방성 식각인자인 이온 플럭스(Flux)가 증가되기 때문이다. 또한, 상기 카본계막 식각 공정시 식각가스에 포함된 제논가스의 사용량을 증가시킬 경우 형성하고자 하는 개구들 임계선폭 변화율을 일정하게 유지시키면서 개구들의 선폭을 감소시킬 수 있다.
그 결과 카본계막은 균일한 프로파일을 가지면서 제3 개구(122) 및 제 4 개구(124)가 형성된 카본계막 패턴(120a)으로 형성된다. 일 예로서, 상기 제3 개구(122)는 제1 개구(142)의 선폭보다 작게 형성되고, 상기 제4 개구(124)는 제2 개구(144)의 선폭보다 작게 형성될 수 있다.
본 실시예에서 상기 식각가스에서 제논 가스의 사용비{Xe/(Ar+Xe)}가 0.5 에서 1.0으로 증가될 경우 상기 카본계막 패턴에 형성된 제3 개구의 임계선폭과 상기 형성되는 제4 개구의 임계선폭은 일정한 비율로 함께 감소될 수 다.
또한, 상기 식각가스에서 제논가스의 사용비{Xe/(Ar+Xe)}가 0.5 에서 1.0으로 증가될 경우 포토레지스트 패턴에 형성된 제1 개구(142)와 상기 제3 개구(122)의 임계선폭 차이를 나타내는 제1 절대값과 상기 포토레지스트 패턴에 형성된 제2 개구(144)와 상기 제4 개구(124)의 임계선폭 차이를 나타내는 제2 절대값이 일정한 비율로 유지될 수 있다.
도 5를 참조하면, 형성된 카본계막 패턴(120a)을 식각마스크로 이용하여 상기 식각대상막인 층간절연막을 건식식각한다. 그 결과 상기 층간절연막은 제1 콘택홀(112)과 제2 콘택홀(114)이 형성된 층간절연막 패턴(110a)으로 형성된다. 이때, 상기 제1 층간절연막 패턴의 제1 콘택홀(112)은 상기 제1 개구의 임계선폭이 작고, 상기 제2 콘택홀(114)은 상기 제2 개구의 임계선폭보다 작다.
일 예로서, 상기 식각마스크인 카본계막 패턴을 형성하기 위한 식각 공정에서 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 에서 1.0으로 증가될 경우 상기 제3의 임계선폭과 상기 제4 개구의 임계선폭은 일정한 비율로 함께 감소된다. 이로 인해, 제3 개구와 대응되는 제1 콘택홀의 임계선폭과 상기 제4 개구와 대응되는 제2 콘택홀의 임계선폭은 일정한 비율로 함께 감소되어 형성될 수 있다.
낸드 플래시 메모리 소자의 제조
도 6은 본 발명의 일 실시예에 따른 콘택홀 형성방법이 적용되는 NAND형 플래쉬 메모리 소자를 나타내는 개략적인 레이아웃이다.
도 6을 참조하면, NAND형 플래쉬 메모리 소자를 구성하는 셀 블록의 일부 레이아웃 예시되어 있으며, 그 중에서도 특히 비트 라인(BL)에 연결되는 다이렉트 콘택(DC)의 배치 및 공통 소스라인(CSL)이 예시되어 있다. 최근 요구되는 디자인룰에서는 상기 다이렉트 콘택(DC)들은 상호 수 십 nm, 예를 들면 20 내지 40 nm의 간격으로 배치된다. 본 실시예에서 카본계막 패턴을 식각 마스크로 이용하여 40nm 이하의 간격으로 배치되는 콘택을 형성하기 위한 콘택홀 형성방법을 제공한다.
도 7 내지 도 10은 도 6에 개시된 낸드 플래시 메모리 소자의 제조 방법을 나타내는 개략적인 단면도들이다.
도 7을 참조하면, 단결정 기판(220)을 준비한다. 상기 단결정 기판(220)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터 기판, 게르마늄 기판, 실리콘-게르마늄 기판 등을 들 수 있다. 또한, 상기 단결정 기판(220)의 예로서는 상변화를 통한 결정 구조의 변태로서 비정질 박막으로부터 획득하는 단결정 박막을 들 수도 있다. 특히, 본 실시예에서는 상기 기판으로 단결정 실리콘 기판을 준비하는 것이 바람직하다. 또한, 상기 단결정 기판은 스트링 선택 트랜지스터 영역(A), 메모리 셀 영역(B) 그라운드 선택 트랜지스터 영역(C) 및 공통 소스라인 영역(D)을 포함한다.
이어서, 상기 기판(220) 상에 스트링 선택 트랜지스터(SSL), 그라운드 선택 트랜지스터(GSL) 및 메모리 셀들(W/L0-31)을 형성한다. 여기서, 상기 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터들은 게이트 산화막 및 게이트 전극이 적층된 구조를 갖는다. 상기 메모리 셀들은 터널 절연막, 플로팅 게이트, 유전막, 컨트롤 게이트가 적층된 구조를 가질 수 있다.
이어서, 상기 기판 상에 스트링 선택 트랜지스터(SSL), 그라운드 선택 트랜지스터(GSL) 및 메모리 셀들(W/L0-31)을 덮는 층간절연막(230)을 형성한다. 상기 층간절연막(230)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS, 또는 HDP-CVD 산화물 등과 같은 실리콘 산화물을 사용하여 형성할 수 있다.
도 8을 참조하면, 상기 층간절연막(230) 상에 식각마스크인 카본계막 패턴(240)을 형성한다. 상기 카본계막 패턴(240)은 산소와 제논을 포함하는 식각 가스를 이용한 플라즈마 식각 공정으로 형성된다. 상기 카본계막 패턴(240)을 형성하기 위한 구체적인 설명은 도 3 및 도 4의 상세한 설명에 충분히 기재되어 중복을 피하기 위해 생략한다. 일 예로서 상기 카본계막 패턴(240)은 메모리 소자의 다이렉트 콘택(DC)의 형성영역을 정의하는 미세 크기의 제3 개구(141)와 공통 소스라인(CSL)의 형성영역을 정의하는 바(bar) 형상의 제4 개구(142)를 포함한다. 여기서, 상기 제3 개구(141)는 도 3의 개시된 포토레지스트 패턴의 제1 개구보다 작은 임계선폭을 갖고, 제4 개구(142)는 도 3에 개시된 포토레지스트 패턴의 제2 개구보다 작은 임계선폭을 갖는다.
도 9를 참조하면, 상기 카본계막 패턴(240)을 식각마스크로 하여 상기 층간절연막을 패턴닝한다. 그 결과 상기 층간절연막은 스트링 선택 트랜지스터 영역(A)에 포함된 불순물 영역을 노출시키는 제1 콘택홀(231)들과 상기 공통 소스라인 영역을 노출시키는 라인형 제2 콘택홀(232)이 형성된 층간절연막 패턴(230a)으로 형성된다. 일 예로서, 상기 제1 콘택홀(231)들은 공통소스 라인(CSL)이 연장되는 방향에서 약 40 내지 50nm 간격으로 이격되어 형성되는 것을 특징으로 한다.
도 10을 참조하면, 상기 카본계막 패턴을 제거한 후 상기 제1 콘택홀(231)들 및 상기 제2 콘택홀(232)을 매몰하면서 층간절연막 패턴(230a)을 덮는 도전막(미도시)을 형성한다. 이후, 상기 도전막을 상기 층간절연막 패턴의 표면이 노출될 때까지 전면 식각한다. 일 예로서, 전면식각은 화학적 기계적 연마공정을 수행함으로서 이루어질 수 있다. 그 결과 상기 제1 콘택홀(231)들 내에는 다이렉트 콘택(DC)이 형성되고, 상기 제2 콘택홀(232) 내에는 공통소스라인(CSL)이 형성될 수 있다. 이후, 상기 다이렉트 콘택(DC)과 전기적으로 연결되는 비트라인(미도시)을 더 형성할 수 있다.
제논가스의 함량변화에 따른 콘택홀의 임계선폭 변화 평가
카본계막을 식각하여 콘택홀를 형성하는데 있어서 제논가스의 함량에 따른 콘택홀의 임계선폭의 변화를 측정하기 위해 층간절연막 상에 약 8000Å의 두께를 갖는 아몰포스카본막 및 약 260Å의 두께를 갖는 SiON으로 이루어지는 캡핑막 패턴이 형성된 샘플들을 마련하였다. 상기 캡핑막 패턴은 포토레지스트 패턴을 이용한 식각 공정을 수행하여 형성되며, 구 형상의 제1 개구와 바 형상의 제2 개구를 포함하는 구조를 갖는다. 이후, 듀얼 플라즈마 CCP 방식의 플라즈마 식각 설비내에서 식각가스에 포함된 제논과 아르곤의 사용비율(Xe/(Ar+Ze))을 0 내지 1로 조절하면서 각각의 샘플에 대하여 플라즈마 식각공정을 수행하여 제1 콘택홀 및 제2 콘택홀들을 형성하였다. 그 결과 제논가스의 함량변화에 따른 개구의 임계선폭 변화가 도 10에 개시되어 있다. 이때, 식각 조건으로서 공정 온도(기판 온도)는 약 30℃이고, 공정 압력은 약 15mT이며, 식각 가스로 산소(O2)가스 700Sccm과 제논(Ze)-아르곤(Ar)의 혼합 가스 400 Sccm을 사용하였다.
도 11은 식각가스에 포함된 제논-아르곤 가스의 함량변화에 따른 형성된 콘택홀을 나타내는 SEM 사진들이다.
도 11을 참조하면, 아몰포스카본막을 식각하여 콘택홀을 형성하는 공정시 식각가스에 포함되는 제논과 아르곤의 사용비율(Xe/(Ar+Ze)이 0 내지 1로 증가(제논가스의 사용량이 0 에서 400sccm으로 증가)될 경우 형성되는 제1 콘택홀 및 제2 콘택홀의 임계선폭이 감소되는 것을 확인할 수 있었다.
제논가스의 함량변화에 따른 개구의 선폭 변화율 평가
도 12는 식각가스에 포함된 제논-아르곤 가스의 함량변화에 따른 형성되는 콘택홀들의 임계선폭 변화값을 나타내는 그래프이다.
도 12를 참조하면, 제논과 아르곤의 사용비율(Xe/(Ar+Ze)이 0 내지 1로 증가 할 경우 아몰포스 카본막에 형성된 제1 콘택홀 및 제2 콘택홀은 일정한 비율로 유지된 채로 그 값이 증가되는 것을 확인할 수 있었다. 여기서, 임계선폭의 변화값은 포토레지스트 패턴에 형성된 개구의 임계선폭(A)과 최종적으로 형성되는 아몰포스 카본막에 형성된 개구의 임계선폭(B)의 차이의 절대값을 의미한다. 즉, 상기 임계선폭 변화값 = ｜A-B｜을 만족한다.
제논가스의 함량변화에 따른 아몰포스 카본막의 식각속도 평가
도 13은 식각가스에 포함된 제논-아르곤 가스의 함량변화에 따른 아몰포스 카본막의 식각속도 변화를 나타내는 그래프이다.
도 13을 참조하면, 식각가스에 포함된 제논과 아르곤의 사용비율(Xe/(Ar+Ze)이 0 내지 1로 증가 할 경우 아몰포스 카본막이 식각속도가 증가되는 경향을 보이는 것을 확인할 수 있었다.
메모리 장치 1
도 14는 본 발명의 다른 실시예를 도시한 블록다이어그램이다.
도 14를 참조하면, 메모리 컨트롤러(520)와 메모리(510)가 연결되어 있다. 상기 메모리는 앞에서 설명된 본 발명의 콘택홀 형성방법으로 형성된 콘택홀에 구 비되는 콘택패드가 적용된 낸드 플래시 메모리 장치이다. 상기 메모리 장치는 낸드 플래시뿐만 아니라 본 발명의 사상을 응용한 노아 플래시 메모리도 될 수 있다. 상기 메모리 컨트롤러(520)는 상기 메모리 동작을 컨트롤하기 위해서 입력신호를 제공한다. 예를 들어 메모리 카드에 쓰이는 메모리 컨트롤러와 메모리와의 관계라면 호스트의 명령을 전달하여 입출력 데이터를 컨트롤하거나, 인가받은 컨트롤 신호를 기초로 메모리의 다양한 데이터를 컨트롤 한다. 이러한 구조는 간단한 메모리카드뿐 아니라 메모리가 쓰이는 많은 디지털기기에 응용된다.
휴대용 장치
도 15는 본 발명의 또 다른 실시예를 도시한 블록다이어그램이다.
도 15를 참조하면, 본 실시예는 휴대용 장치(600)에 관한 것으로서, 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어가 있는 PMP (portable multi-media player) 등이 될 수 있다.상기 휴대용 장치 (600) 메모리(510) 및 메모리 컨트롤러 (520), EDC(인코더/디코더)(610), 표시부재(620) 및 인터페이스(630)를 포함하는 구성을 갖는다. 상기 메모리는 앞에서 언급한 바와 같이 본 발명의 콘택홀 형성방법으로 형성된 콘택홀에 구비되는 콘택패드가 적용된 DRAM 또는 낸드 플래시 메모리 장치이다.
구체적으로 상기 휴대용 장치(600)의 데이터는 인코더/디코더(610)에 의해 상기 메모리 컨트롤러(520)를 경유하여 상기 메모리(510)로부터 입출력 된다. 그리고, 점선으로 도시된 것과 같이, 상기 데이터는 EDC(610)로부터 상기 메모리 (510) 로 직접 입력될 수 있고, 상기 메모리(510)로부터 EDC(610)까지 직접 출력도 될 수 있다.
상기 EDC(610)는 상기 메모리(510) 내에 저장하기 위한 데이터를 인코딩한다. 예를 들어, 상기 EDC(610)는 상기 메모리 내에 오디오 비디오 데이터를 저장하기 위한 MP3, PMP 인코딩을 실행 시킬 수 있다. 이와는 달리, 상기 EDC(610)는 상기 메모리(510) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행 시킬 수 있다.
또한, 상기 EDC(610)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함한다. 예를 들어, 상기 EDC(610)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 포함 할 수 있다.
또한, 상기 EDC(610)는 상기 메모리(510)로부터 출력을 디코딩할 수 있다. 예를 들어, 상기 EDC(610)는 상기 메모리(510)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행 할 수 있다.
이와는 달리, 상기 EDC(610)는 상기 메모리 (510)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행 할 수 있다. 예를 들어, 상기 EDC(610)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
또한, 상기 EDC(610)는 단지 디코더만을 포함할 수 있다. 예를 들면, 엔코더 데이터를 이미 상기 EDC(610)로 입력받고, 메모리 컨트롤러(520) 및 또는 상기 메모리(510)로 전달 될 수 있다.
또한, 상기 EDC(610)는 상기 인터페이스(630)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(630)는 알려진 표준 (예을 들어 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 상기 인터페이스(630)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함 한다. 데이터가 상기 메모리(610)로부터 상기 인터페이스(630)를 경유하여 출력 될 수 있다.
상기 표시 장치(620)는 상기 메모리(510)에서 출력 되거나, 또는 EDC(610)에 의해서 디코딩된 데이터를 사용자에게 표시 할 수 있다. 예를 들어, 상기 표시 장치(620)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
컴퓨터 시스템
도 16은 본 발명의 또 다른 실시예를 도시한 블록다이어그램이다.
도 16을 참조하면, 상기 메모리(510)는 컴퓨터 시스템(700)내에 있는 CPU(central processing unit, 710)과 연결되어 있으며 앞서와 같이 본 발명의 콘택홀 형성방법으로 형성된 콘택홀에 구비되는 콘택패드가 적용된 플래시 메모리이다.
상기와 같은 컴퓨터 시스템은 플래시 메모리를 매인 저장 매체로 사용하는 노트북 PC가 될 수 있다. 그리고 메모리(510)가 내장되어 데이터를 저장하고 기능을 컨트롤하는 디지털 제품군들 또한 시스템(700)이 될 수 있다. 상기 메모리(510)는 바로 CPU와 연결될 수 있고 버스(BUS) 등을 통해서 연결 될 수 있다. 도 15는 각 요소들이 충분하게 도시되지 않았지만 모든 전자기기 제품들이 디지털화 됨에 따라 기본적으로 들어갈 수 있는 요소이다.
이상에서 설명한 바와 같이, 본 발명의 카본계막 식각 방법은 산소가스와 이온화 에너지가 낮은 제논가스가 포함된 식각가스를 이용함으로서 임계선폭이 감소되는 개구를 갖는 카본계막 패턴을 형성 할 수 있다. 즉, 상기 카본계막 식각시 식각가스에 포함된 제논가스의 사용량을 증가시킬 경우 형성하고자 하는 개구들의 의 폭이 감소되는 변화율을 일정하게 유지시키면서 상기 개구의 임계선폭을 감소시킬 수 있다. 또한, 상기 카본계막 식각시 제논 가스의 함량을 증가시킬 경우 상기 카본계막의 시각속도를 향상시켜 캡핑막의 손실을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 카본계막 식각방법을 설명하기 위한 공정흐름도이다.
도 2 내지 도 5는 본 발명의 일 실시예에 따른 콘택홀 형성방법을 나타내는 공정도이다.
도 6은 본 발명의 일 실시예에 따른 콘택홀 형성방법이 적용되는 NAND형 플래쉬 메모리 소자를 나타내는 개략적인 레이아웃이다.
도 7 내지 도 10은 도 6에 개시된 낸드 플래시 메모리 소자의 제조 방법을 나타내는 개략적인 단면도들이다.
도 11은 식각가스에 포함된 제논-아르곤 가스의 함량변화에 따른 형성된 콘택홀을 나타내는 SEM 사진들이다.
도 12는 식각가스에 포함된 제논-아르곤 가스의 함량변화에 따른 형성되는 콘택홀들의 임계선폭 변화값을 나타내는 그래프이다.
도 13은 식각가스에 포함된 제논-아르곤 가스의 함량변화에 따른 아몰포스 카본막의 식각속도 변화를 나타내는 그래프이다.
도 14는 본 발명의 다른 실시예를 도시한 블록다이어그램이다.
도 15는 본 발명의 또 다른 실시예를 도시한 블록다이어그램이다.
도 16은 본 발명의 또 다른 실시예를 도시한 블록다이어그램이다.

Claims (19)

  1. 카본계막 상에 캡핑막 패턴을 형성하는 단계; 및
    상기 캡핑막 패턴에 노출된 카본계막을 산소와 제논을 포함하는 식각가스를 이용하여 플라즈마 식각하는 단계를 포함하되;
    상기 식각 가스는 산소가스(O2) 베이스에 제논(Xe)가스 또는 제논(Xe)-아르곤(Ar)혼합가스를 포함하는 것을 특징으로 하는 카본계막 식각 방법.
  2. 제1항에 있어서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.2 내지 1.0을 만족하는 것을 특징으로 하는 카본계막 식각 방법.
  3. 제1항에 있어서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 내지 1.0일 경우 상기 카본계막은 5450 내지 5600Å/min의 속도로 식각되는 것을 특징으로 하는 특징으로 하는 카본계막 식각 방법.
  4. 제1항에 있어서, 상기 식각가스에서 산소가스의 사용량은 60 내지 75부피%가 사용되는 것을 특징으로 하는 카본계막 식각 방법.
  5. 제1항에 있어서, 상기 플라즈마 식각시 패씨베이션 가스를 더 사용하고, 상기 패씨베이션 가스는 CO, HBr, Cl2, COS, N2, SO2, NO, NO2 가스로 이루어진 군에 서 적어도 하나를 포함하는 것을 특징으로 하는 카본계막 식각방법.
  6. 제1항에 있어서, 상기 카본계막은 ACL(amorphous carbon layer), C-SOH막, NCP막을 포함하는 것을 특징으로 하는 카본계막 식각 방법.
  7. 제1항에 있어서, 상기 캡핑막 패턴은
    상기 카본계 캡핑막 상에 실리콘 산화막, 실리콘 산화질화막, 실리콘막, 실리콘게르마늄막 및 폴리실리콘막으로 이루어진 군으로부터 선택된 하나의 캡핑막을 형성하는 단계; 및
    상기 캡핑막을 포토레지스트 패턴을 이용한 식각 공정을 수행하여 패터닝하는 단계를 수행하여 형성하는 것을 특징으로 하는 카본계막 식각 방법.
  8. 제7항에 있어서, 상기 캡핑막 상에 유기 반사방지막을 더 형성하는 것을 특징으로 하는 카본계막 식각 방법.
  9. 제7항에 있어서, 상기 포토레지스트 패턴은 제1 폭을 갖는 제1 개구와 상기 제1 폭보다 큰 제2 폭을 갖는 제2 개구를 포함하는 것을 특징으로 하는 카본계막 식각 방법.
  10. 식각 대상막 상에 카본계막과 캡핑막이 적층된 기판을 마련하는 단계;
    포토레지스트 패턴을 이용한 식각 공정을 수행하여 상기 캡핑막을 캡핑막 패턴으로 형성하는 단계;
    상기 캡핑막 패턴에 노출된 카본계막에 베이스의 산소가스(O2)에 제논(Xe)가스 또는 제논(Xe)-아르곤(Ar)가스가 포함된 식각가스를 이용한 플라즈마 식각공정을 수행하여 상기 카본계막 패턴을 형성하는 단계; 및
    상기 카본계막 패턴에 노출된 식각대상막을 식각하여 제1 콘택홀 및 상기 제1 콘택홀 보다 큰 임계선폭을 갖는 제2 콘택홀을 형성하는 단계를 포함하는 콘택홀 형성방법.
  11. 제10항에 있어서, 상기 카본계막은 ACL(amorphous carbon layer), C-SOH막 및 NCP막을 포함하고, 상기 캡핑막은 실리콘 산화막, 실리콘 산화질화막, 실리콘막, 실리콘게르마늄막 및 폴리실리콘막을 포함하는 것을 특징으로 하는 콘택홀 형성방법.
  12. 제10항에 있어서, 상기 캡핑막 상에 유기 반사방지막을 더 형성하는 단계를 포함하는 것을 특징으로 하는 콘택홀 형성방법.
  13. 제10항에 있어서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 내지 1.0일 경우 상기 카본계막은 5450 내지 5600Å/min의 속도로 식각되는 것을 특징으로 하는 특징으로 하는 콘택홀 형성방법.
  14. 제10항에 있어서, 상기 식각가스에서 산소가스의 사용량은 전체에서 75 내지 60부피%가 사용되고, 상기 플라즈마 식각시 CO, HBr, Cl2, COS, N2, SO2, NO, NO2 가스로 이루어진 군에서 선택된 적어도 하나의 패씨베이션 가스를 더 사용하는 것을 특징으로 하는 콘택홀 형성방법.
  15. 제10항에 있어서, 상기 포토레지스트 패턴은 제1 개구 및 상기 제1 개구의 2배 이상의 임계선폭을 갖는 제2 개구를 포함하는 것을 특징으로 하는 콘택홀 형성방법.
  16. 제10항에 있어서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 에서 1.0으로 증가될 경우 상기 제1 콘택홀의 임계선폭과 상기 제2 콘택홀의 임계선폭은 일정한 비율로 함께 감소하는 것을 특징으로 하는 콘택홀 형성방법.
  17. 제10항에 있어서, 상기 카본계막 패턴은 제3 개구 및 상기 제3 개구보다 큰 임계선폭을 갖는 제4 개구를 포함하는 것을 특징으로 하는 콘택홀 형성방법.
  18. 제17항에 있어서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 에서 1.0으로 증가될 경우 상기 제3 개구의 임계선폭과 상기 제4 개구의 임계선폭은 일정한 비율로 함께 감소하는 것을 특징으로 하는 콘택홀 형성방법.
  19. 제17항에 있어서, 상기 식각가스에서 제논의 사용비{Xe/(Ar+Xe)}가 0.5 에서 1.0으로 증가될 경우 포토레지스트 패턴에 형성된 제1 개구와 상기 제3 개구의 임계선폭 차이를 나타내는 제1 절대값과 상기 포토레지스트 패턴에 형성된 제2 개구와 상기 제4 개구의 임계선폭 차이를 나타내는 제2 절대값이 일정한 비율로 유지되는 것을 특징으로 하는 콘택홀 형성방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129882B2 (en) 2014-01-28 2015-09-08 Electronics And Telecommunications Research Institute Method of fabricating graphene nano device
WO2021252140A1 (en) * 2020-06-09 2021-12-16 Applied Materials, Inc. Plasma cleaning methods for processing chambers

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120085733A1 (en) * 2010-10-07 2012-04-12 Applied Materials, Inc. Self aligned triple patterning
US8735267B1 (en) * 2012-12-06 2014-05-27 Nanya Technology Corporation Buried word line structure and method of forming the same
JP6185305B2 (ja) 2013-06-28 2017-08-23 東京エレクトロン株式会社 プラズマエッチング方法およびプラズマエッチング装置
US9018103B2 (en) 2013-09-26 2015-04-28 Lam Research Corporation High aspect ratio etch with combination mask
US9305804B2 (en) * 2013-10-07 2016-04-05 Applied Materials, Inc. Plasma etch processes for opening mask layers
US9865459B2 (en) * 2015-04-22 2018-01-09 Applied Materials, Inc. Plasma treatment to improve adhesion between hardmask film and silicon oxide film
CN109997212B (zh) * 2016-11-29 2023-06-13 朗姆研究公司 在有机层蚀刻中生成竖直轮廓的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890004566B1 (ko) * 1987-03-21 1989-11-15 삼성전자 주식회사 반도체 제조공정중의 패턴의 씨디변화를 모니타링하기 위한 테스트 패턴
US6387819B1 (en) * 1998-04-29 2002-05-14 Applied Materials, Inc. Method for etching low K dielectric layers
US6638861B1 (en) * 2001-11-08 2003-10-28 Advanced Micro Devices, Inc. Method of eliminating voids in W plugs
US7138719B2 (en) * 2002-08-29 2006-11-21 Micron Technology, Inc. Trench interconnect structure and formation method
JP4729884B2 (ja) * 2003-09-08 2011-07-20 東京エレクトロン株式会社 プラズマエッチング方法
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US8367303B2 (en) * 2006-07-14 2013-02-05 Micron Technology, Inc. Semiconductor device fabrication and dry develop process suitable for critical dimension tunability and profile control

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129882B2 (en) 2014-01-28 2015-09-08 Electronics And Telecommunications Research Institute Method of fabricating graphene nano device
WO2021252140A1 (en) * 2020-06-09 2021-12-16 Applied Materials, Inc. Plasma cleaning methods for processing chambers

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