KR20100049491A - 이중층, 삼중층 마스크 cd 제어 - Google Patents

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Abstract

스택을 형성하는, 패터닝된 포토레지스트 마스크 아래 배치되고, 중간 마스크층 아래에 배치된 기능성 유기 마스크층 아래 배치된 에칭층에서의 에칭 피쳐 (feature) 들의 임계 치수 (CD: critical dimension) 를 제어하는 방법이 제공된다. 중간 마스크층은 패터닝된 포토레지스트 마스크에 대해서 중간 마스크층을 선택적으로 에칭함으로써 개방된다. 기능성 유기 마스크층이 개방된다. 개방하는 기능성 유기 마스크층은 COS 를 포함한 개방 가스를 흘리는 단계, 플라즈마를 형성하는 단계, 및 개방 가스의 흐름을 정지시키는 단계를 포함한다. 에칭층이 에칭된다.
기능성 유기 마스크층, 에칭 피쳐, 중간 마스크층, COS, 플라즈마

Description

이중층, 삼중층 마스크 CD 제어{BI-LAYER, TRI-LAYER MASK CD CONTROL}
본 발명은 반도체 디바이스의 제조 중에 마스크를 통해 에칭층을 에칭하는 것에 관한 것이다. 보다 구체적으로, 본 발명은 반도체 디바이스들의 제조 중에 에칭 피쳐 (feature) 의 임계 치수 (CD: critical dimension) 를 제어하는 것에 관한 것이다.
반도체 웨이퍼 제조 중에, 반도체 디바이스의 피쳐들은 패터닝된 마스크에 의해 정의된다.
증가된 밀도를 제공하기 위하여, 피쳐 크기는 감소된다. 이것은 향상된 분해능, 정밀도 및 정확도를 요구하는 피쳐들의 CD 를 감소시킴으로써 달성될 수도 있다.
본 발명의 목적은 피쳐들의 CD 를 감소시킴으로써 증가된 밀도를 제공하는 것이다.
상술한 바를 달성하고 본 발명의 목적에 따라, 스택을 형성하는, 패터닝된 포토레지스트 마스크 아래 배치되고, 중간 마스크층 아래 배치된 기능성 유기 마스크층 (functionalized organic mask layer) 아래 배치된 에칭층에서의 에칭 피쳐의 CD 를 제어하는 방법이 제공된다. 중간 마스크층은 패터닝된 포토레지스트 마스크에 대해서 중간 마스크층을 선택적으로 에칭함으로써 개방된다. 기능성 유기 마스크가 개방된다. 기능성 유기 마스크층 개방은 COS 를 포함한 개방 가스를 흘리는 것, 플라즈마를 형성하는 것, 및 개방 가스의 흐름을 정지시키는 것을 포함한다. 에칭층이 에칭된다.
본 발명의 또다른 명시에서, 패터닝된 포토레지스트 마스크 아래 있는, 중간 마스크층 아래 있는, 기능성 유기층에서의 에칭 피쳐들의 CD 를 제어하는 방법이 제공된다. 중간 마스크층은 패터닝된 포토레지스트 마스크에 대해서 개방된다. 기능성 유기층은, COS 를 포함한 에칭 가스를 흘리는 단계, 플라즈마를 형성하는 단계 및 에칭 가스의 흐름을 정지시키는 단계를 포함하여 에칭된다.
본 발명의 또다른 명시에서, 스택을 형성하는, 패터닝된 포토레지스트 마스크 아래에 배치되고, 중간 마스크층 아래 배치된 기능성 유기 마스크층 아래 배치 된 에칭층에서의 에칭 피쳐들의 CD 를 제어하는 장치가 제공된다. 플라즈마 처리 챔버는, 플라즈마 처리 챔버 인클로우저 (enclosure) 를 형성하는 챔버 벽, 상기 플라즈마 처리 챔버 인클로우저 내에 웨이퍼를 지지하는 기판 지지체, 상기 플라즈마 처리 챔버 인클로우저 내의 압력을 조정하는 압력 조정기, 플라즈마를 유지하기 위해 상기 플라즈마 처리 챔버 인클로우저에 전력을 제공하는 적어도 하나의 전극, 상기 플라즈마 처리 챔버 인클로우저 내로 가스를 제공하는 가스 입구, 상기 플라즈마 처리 챔버 인클로우저로부터 가스를 배출하는 가스 출구를 포함하여 제공된다. 가스 소스는 가스 입구와 유체 연통하고, 중간 마스크층 개방 가스 소스, COS 가스 소스 및 에칭층 에칭 가스 소스를 포함한다. 제어기는 가스 소스와 적어도 하나의 전극에 제어가능하게 접속되고, 적어도 하나의 프로세서와 컴퓨터 판독가능 매체를 포함한다. 컴퓨터 판독가능 매체는, 중간 마스크층을 개방하기 위한 컴퓨터 판독가능 코드, COS 가스 소스로부터 흘린 COS 를 포함한 개방 가스를 흘리기 위한 컴퓨터 판독가능 코드, 개방 가스 혼합물로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드 및 에칭층이 완전히 에칭되기 전에 처리 챔버 내로 개방 가스의 흐름을 정지시키기 위한 컴퓨터 판독가능 코드를 포함한 기능성 유기 마스크층을 개방하기 위한 컴퓨터 판독가능 코드를 포함한다. 또한 컴퓨터 판독가능 매체는 에칭층을 에칭하기 위한 컴퓨터 판독가능 코드를 포함한다.
이하, 본 발명의 이들 및 다른 특징들은 다음의 도면과 함께 본 발명의 상세한 설명에서 보다 상세히 기술될 것이다.
본 발명에 따르면 피쳐들의 CD 를 감소시킴으로써 증가된 밀도를 제공할 수 있다.
이하, 본 발명은 첨부된 도면에 도시되는 바와 같이 본 발명의 몇몇 바람직한 실시형태들을 참조하여 상세히 기술될 것이다. 다음의 설명에서, 다양한 구체적 상세함은 본 발명의 완전한 이해를 제공하기 위하여 예상된다. 그러나, 당업자에게는 본 발명이 이들 구체적 상세의 일부 또는 전부 없이도 실시될 수도 있음이 명백할 것이다. 다른 경우에, 공지된 프로세스 단계들 및/또는 구조물들은 본 발명을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다.
이해를 용이하게 하기 위해, 도 1 은 본 발명의 일 실시형태에서 이용되는 높은 수준의 프로세스 흐름도이다. 패터닝된 포트레지스트 마스크, 중간 마스크층, 기능성 유기층, 에칭층을 위에서부터 이 순서로 구비한 기판이 에칭 챔버 내에 배치된다 (단계 104). 중간 마스크층이 개방된다 (단계 108). 기능성 유기층은 COS (카르보닐 설파이드) 의 첨가제를 갖는 개방 가스를 사용하여 개방된다 (단계 112). 피쳐들은 기능성 유기층을 통해 에칭층 내로 에칭된다 (단계 116). 그 후, 기판은 에칭 챔버에서 제거된다 (단계 120).
도 2 는 본 발명의 실행시 이용될 수도 있는 에칭 반응기의 개략도이다. 본 발명의 하나 이상의 실시형태들에서, 에칭 반응기 (200) 는 챔버 벽 (250) 내부에 상부 중앙 전극 (206), 상부 외부 전극 (204), 하부 중앙 전극 (208) 및 하부 외부 전극 (210) 을 포함한다. 상부 절연체 링 (207) 은 상부 중앙 전극 (206) 을 상부 외부 전극 (204) 으로부터 절연시킨다. 하부 절연체 링 (212) 은 하부 중앙 전극 (208) 을 하부 외부 전극 (210) 으로부터 절연시킨다. 또한, 에칭 반응기 (200) 내부에서, 기판 (280) 은 하부 중앙 전극 (208) 의 상부에 배치된다. 선택적으로, 하부 중앙 전극 (208) 은 기판 (280) 을 지지하는 적합한 기판 척킹 기구 (예를 들어, 정전기, 기계적 크램핑 등) 를 포함한다.
가스 소스 (224) 는 에칭 반응기 (200) 에 접속되고, 에칭 프로세스 중에 에칭 반응기 (200) 의 플라즈마 영역 (240) 으로 에칭 가스를 공급한다. 본 실시예에서, 가스 소스 (224) 는 일례로 개방 가스 소스 (262), 중간 마스크층 개방 가스 소스 (264), 에칭 가스 소스 (266) 및 COS 소스 (268) 을 포함하며, 이것들은 CD 피쳐를 제어하기 위해 이용되는 가스들을 제공한다. CD 제어 프로세스는 CD 를 축소하는 데 이용될 수도 있다.
바이어스 RF 소스 (248), 제 1 여기 RF 소스 (252) 및 제 2 여기 RF 소스 (256) 는 제어기 (235) 를 통해 에칭 반응기 (200) 에 전기적으로 접속되어 전극들 (204, 206, 208 및 210) 에 전력을 제공한다. 바이어스 RF 소스 (248) 는 바이어스 RF 전력을 발생시키고, 에칭 반응기 (200) 에 바이어스 RF 전력을 공급한다. 바람직하게, 바이어스 RF 전력은 1 킬로헤르즈 (㎑) 와 10 메가헤르즈 (㎒) 사이의 주파수를 갖는다. 보다 바람직하게, 바이어스 RF 전력은 1㎒ 와 5㎒ 사이의 주파수를 갖는다. 더욱 더 바람직하게, 바이어스 RF 전력은 약 2㎒ 의 주파수를 갖는다.
제 1 여기 RF 소스 (252) 는 소스 RF 전력을 발생시키고, 에칭 반응기 (200) 에 소스 RF 전력을 공급한다. 바람직하게, 이러한 소스 RF 전력은 바이어스 RF 전력보다 큰 주파수를 갖는다. 보다 바람직하게, 이러한 소스 RF 전력은 10㎒ 와 40㎒ 사이인 주파수를 갖는다. 보다 바람직하게, 이러한 소스 RF 전력은 27㎒ 의 주파수를 갖는다.
제 2 여기 RF 소스 (256) 는 또다른 소스 RF 전력을 발생시키고, 제 1 여기 RF 소스 (252) 에 의해 발생된 RF 전력에 더하여 에칭 반응기 (200) 에 소스 RF 전력을 공급한다. 바람직하게, 이러한 소스 RF 전력은 바이어스 RF 소스 및 제 1 RF 여기 소스보다 큰 주파수를 갖는다. 보다 바람직하게, 제 2 여기 RF 소스는 40㎒ 이상인 주파수를 갖는다. 가장 바람직하게, 이러한 소스 RF 전력은 60㎒ 의 주파수를 갖는다.
상이한 RF 신호들은 상부 전극과 하부 전극의 다양한 조합들에 공급될 수도 있다. 바람직하게, RF 의 가장 낮은 주파수는 에칭되는 재료가 배치되는 하부 전극 (본 실시예에서는, 하부 중앙 전극 (208) 이다) 을 통해 인가될 것이다.
제어기 (235) 는 가스 소스 (224), 바이어스 RF 소스 (248), 제 1 여기 RF 소스 (252) 및 제 2 여기 RF 소스 (256) 에 접속된다. 제어기 (235) 는 에칭 반응기 (200) 로의 에칭 가스의 흐름뿐만 아니라, 3 개의 RF 소스들 (248, 252, 256) 로부터의 RF 전력의 발생, 전극들 (204, 206, 208 및 210) 및 배기 펌프 (220) 를 제어한다.
본 실시예에서, 한정 링 (202) 들은 한정 링들 사이를 통과하고 배기 펌프에 의해 배출되는 플라즈마 및 가스의 한정을 제공하도록 제공된다.
도 3a 및 도 3b 는 본 발명의 하나 이상의 실시형태들에서 이용되는 제어기 (235) 를 구현하기에 적합한 컴퓨터 시스템을 나타낸다. 도 3a 는 컴퓨터 시스템 (300) 의 한가지 가능한 물리적 형태를 나타낸다. 물론, 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판 및 소형 핸드헬드 디바이스부터 거대한 슈퍼 컴퓨터까지의 범위에 이르는 다수의 물리적 형태들을 가질 수도 있다. 컴퓨터 시스템 (300) 은 모니터 (302), 디스플레이 (304), 하우징 (306), 디스크 드라이브 (308), 키보드 (310) 및 마우스 (312) 를 포함한다. 디스크 (314) 는 컴퓨터 시스템 (300) 에 데이터를 전송하고 컴퓨터 시스템 (300) 으로부터 데이터를 전송하도록 이용되는 컴퓨터 판독가능 매체이다.
도 3b 는 컴퓨터 시스템 (300) 에 대한 블록도의 일례이다. 광범위한 서브시스템들이 시스템 버스 (320) 에 부착된다. 프로세스(들) (322) (또한 중앙 처리 유닛 또는 CPU 로서 불린다) 는 메모리 (324) 를 포함한 저장 디바이스들에 커플링된다. 메모리 (324) 는 RAM (Random Access Memory) 및 ROM (Read-Only Memory) 을 포함한다. 당업계에 공지된 바와 같이, ROM 은 일방향으로 데이터 및 명령들을 CPU 에 전송하도록 역할을 하고, RAM 은 통상 양방향 방식으로 데이터 및 명령들을 전송하는 데 이용된다. 이들 유형의 메모리들 양자 모두는 후술하는 임의의 적합한 유형의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정식 디스크 (326) 는 또한 CPU (322) 에 양방향으로 커플링되며; 이것은 부가적인 데이터 저장 용량을 제공하고, 또한 후술하는 임의의 컴퓨터 판독가능 매체를 포함할 수도 있다. 고정식 디스크 (326) 는 프로그램, 데이터 등을 저장하는 데 이용 될 수도 있고, 통상 1 차 저장 매체보다 느린 (하드 디스크와 같은) 2 차 저장 매체이다. 고정식 디스크 (326) 내에 보유되는 정보는 적절한 경우에, 메모리 (324) 의 가상 메모리로서 표준 방식으로 포함될 수도 있음이 이해될 것이다. 착탈식 디스크 (314) 는 후술하는 임의의 컴퓨터 판독가능 매체의 형태를 취할 수도 있다.
CPU (322) 는 또한 디스플레이 (304), 키보드 (310), 마우스 (312) 및 스피커 (330) 와 같은 다양한 입/출력 디바이스에 커플링된다. 일반적으로, 입/출력 디바이스는 비디오 디스플레이, 트랙볼, 마우스, 키보드, 마이크로폰, 터치 감응 디스플레이, 트랜스듀서 카드 판독기, 자기 또는 종이 테이프 판독기, 태블릿 (tablet), 스타일러스 (styluses), 음성 또는 필기 인식기, 생체 인식 판독기 또는 다른 컴퓨터들 중 임의의 하나일 수도 있다. CPU (322) 는 선택적으로 네크워크 인터페이스 (340) 를 이용하여 또다른 컴퓨터 또는 전기통신 네트워크에 커플링될 수도 있다. 이러한 네트워크 인터페이스로 인해, CPU 는, 상술한 방법 단계들을 수행하는 과정에 네트워크로부터 정보를 수신하거나 네트워크로 정보를 출력할 수도 있는 것으로 예상된다. 또한, 본 발명의 방법 실시형태들은 CPU (322) 상에서 단독으로 실행하거나 프로세싱의 일부를 공유하는 원격 CPU 와 함께 인터넷과 같은 네트워크 상에서 실행할 수도 있다.
또한, 본 발명의 실시형태들은 나아가 다양한 컴퓨터 구현 동작들을 수행하기 위해 컴퓨터 상에 컴퓨터 코드를 갖는 컴퓨터 판독가능 매체를 구비한 컴퓨터 저장 제품들에 관한 것이다. 매체 및 컴퓨터 코드는 본 발명의 목적을 위해 특 별히 설계되고 구성된 것들일 수도 있거나, 컴퓨터 소프트웨어 기술분야의 당업자에게 공지되고 이용가능한 종류의 것일 수도 있다. 유형의 컴퓨터 판독가능 매체의 예들은 이에 한정되지 않고, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자성 매체; CD-ROM 및 홀로그래픽 디바이스와 같은 광학 매체; 플롭티컬 (floptical) 디스크와 같은 광-자기 매체; 및 ASCI (Application-Specific Integrated Circuit), PLD (Programmable Logic Device) 및 ROM 과 RAM 디바이스와 같이, 프로그램 코드를 저장 및 실행하도록 특별히 구성된 하드웨어 디바이스를 포함한다. 컴퓨터 코드의 예들은 컴파일러에 의해 생성된 것과 같은 머신 코드 및 인터프리터를 이용하여 컴퓨터에 의해 실행되는 더 높은 수준의 코드들을 포함한 파일들을 포함한다. 컴퓨터 판독가능 매체는 또한 반송파에서 구현된 컴퓨터 데이터 신호에 의해 송신되고 프로세서에 의해 실행가능한 명령들의 시퀀스를 나타내는 컴퓨터 코드일 수도 있다.
실시예
본 발명의 이해를 용이하게 하기 위하여, 삼중층 마스크의 일례에서, 도 4a 는 패터닝된 포토레지스트 마스크 (420), 중간 마스크층 (416), 기능성 유기층 (412), 에칭층 (408) 이 위에서부터 이 순서로 제공되는 기판 (404) 을 구비한 스택 (400) 의 개략적 단면도이다. 본 발명의 이러한 실시형태에서, 기판 (404) 은 실리콘 웨이퍼이고, 에칭층 (408) 은 도핑되거나 언도핑된 실리콘 산화물과 같은 유전체층이다. 본 발명의 이러한 실시형태에서, 기능성 유기층 (412) 은 비정질 탄소를 포함하지 않는 폴리머이다. 본 발명의 이러한 실시형태에서, 중간 마스크층 (416) 은 실리콘 함유 유기 반사방지 코팅 (SiARC) 이다.
기판 (404), 에칭층 (408), 기능성 유기층 (412), 중간 마스크층 (416) 및 패터닝된 포토레지스트 마스크 (420) 는 에칭 반응기 (200) 내에 배치된다 (단계 104). 중간 마스크층 (416) 은 패터닝된 포토레지스트 마스크 (420) 를 통해 선택적으로 개방되어 도 4b 에 도시되는 바와 같이 패터닝된 포토레지스트 마스크에 대해서 중간 마스크층 (416) 을 패터닝한다 (단계 108).
중간 마스크층을 에칭 또는 개방하기 위한 통상의 레시피는 챔버 내로 100mTorr 의 압력에서 100sccm CF4, 75sccm CHF3, 6sccm O2 를 포함한 개방 가스를 제공한다. 60㎒ 에서 800W RF 가 제공되어 개방 가스를 플라즈마로 형성한다. 중간 마스크층이 개방되는 경우, 개방 가스의 흐름은 정지된다. 일반적으로, 플루오르카본 (fluorocarbon) 가스는 중간 마스크층용 개방 가스에 이용된다.
기능성 유기층은 COS 첨가제를 갖는 개방 가스를 사용하여 에칭되거나 개방된다 (단계 112). 도 5 는 COS 첨가제를 이용하여 기능성 유기층을 개방하는 단계의 보다 상세한 흐름도이다. COS 첨가제를 갖는 개방 가스는 에칭 챔버 내로 흐른다 (단계 504). 본 실시예에서, 40mTorr 의 압력에서 400sccm N2, 400sccm H2, 20sccm COS 를 포함한 개방 가스는 챔버에 제공된다.
기능성 유기층 개방 가스의 또다른 예에서, 100sccm N2, 20sccm O2 및 20sccm COS 의 가스는 20mTorr 의 압력에서 제공된다. 이러한 실시예에서, 개방 가스의 전체 흐름에 대한 COS 의 흐름의 비는 각각 1:41 및 1:7 이다. 바람 직하게, 개방 가스의 전체 흐름에 대한 COS 의 흐름의 비는 1:2 내지 1:160 이다. 보다 바람직하게, 개방 가스의 전체 흐름에 대한 COS 의 흐름의 비는 1:3 에서 1:80 까지이다. 가장 바람직하게, 개방 가스의 전체 흐름에 대한 COS 의 흐름의 비는 1:5 에서 1:50 까지이다. 또한, 개방 가스는 유기 재료를 개방하기 위해 이용되는 O2 또는 CO2 또는 NH3 또는 N2 또는 CO, 및 H2 성분을 가질 수 있다.
개방 가스는 플라즈마로 형성된다 (단계 508). 60㎒ 에서 600W RF 가 제공되어 COS 함유 가스를 플라즈마로 형성한다. 이러한 실시예에서, 플라즈마는 가스 변조 없는 정상 상태의 플라즈마이다. 본 발명의 일 실시형태에서, COS 는 피쳐의 측벽 상에 유기 측벽들을 형성한다. 플라즈마는 중간 마스크층에 대해서 기능성 유기층을 선택적으로 개방하도록 이용된다. 도 4c 는 개방 프로세스가 기능성 유기층 (412) 내로 피쳐를 개방한 후의 스택 (400) 의 개략적 단면도이다. 일단 피쳐들이 기능성 유기층 (412) 내에서 개방되면, COS 첨가제를 갖는 개방 가스의 흐름이 정지된다 (단계 512). 아마, 본 단계 중에, 패터닝된 포토레지스트 (PR) 층은 완전히 제거된다. 본 프로세스 중에, 기판 척킹 기구 (chucking mechanism) 는 임의의 온도에 유지될 수도 있다. 바람직하게, 기판 척킹 기구 온도는 5℃ 보다 큰 온도에서 유지된다. 보다 바람직하게, 기판 척킹 기구 온도는 20℃ 보다 큰 온도에서 유지된다. 가장 바람직하게, 기판 척킹 기구 온도는 60℃ 보다 큰 온도에서 유지된다. 본 발명의 실시형태들이 보다 낮은 기판 온도에서 동작할 수도 있더라도, 다른 프로세스들이 이러한 고온들에서 동작하지 않는다고 알려져 있다.
피쳐들이 개방된 기능성 유기층을 통해 에칭층으로 에칭된다 (단계 116). 사용된 레시피는 에칭되어야 하는 재료의 종류에 따른다. TEOS, BPSG, 로우-k 유전체, FSG, SiN 등의 경우, 상이한 프로세스 레시피들이 요구될 수도 있다.
일례로, 기능성 유기층 개방 가스는 할로겐이 없다. 할로겐이 이용되는 여부는 기능성 유기층의 재료에 따른다. 할로겐이 없는 개방 가스는 실리콘 무함유 기능성 유기층을 개방할 수 있다. 기능성 유기층이 실리콘 성분을 갖는 또다른 실시예에서, 개방 가스는 할로겐 성분을 갖는다. 할로겐 성분은 중간 마스크층 (416) 에 대한 충분한 선택도를 갖기 위하여 적절히 조절되어야 한다.
도 4d 는 피쳐들이 에칭층 (408) 으로 에칭된 후의 스택의 개략적 단면도이다. 중간 마스크층 (416) 은 에칭층 (408) 과 동일한 재료일 수도 있거나 유사한 에칭 특성을 가질 수도 있다. 기능성 유기층 (412) 이 에칭층 (408) 과 상이한 에칭 특성을 갖기 때문에, 에칭층 (408) 은 기능성 유기층 (412) 에 대해서 선택적으로 에칭된다.
본 발명의 다른 실시형태들에서, 에칭층은 언도핑되거나 도핑된 실리콘 이산화물계 재료 (예를 들어, TEOS, BPSG, FSG 등), 유기-실리케이트 유리 (OSG: Organo-Silicate Glass), 다공성 OSG, 실리콘 나이트라이드계 재료, 실리콘 옥시나이트라이드계 재료, 실리콘 탄소계 재료, 로우-κ 유전체 또는 임의의 금속 게이트 또는 금속 마스크 재료일 수도 있다.
바람직하게, 중간 마스크층은 실리콘 함유 유기 반사방지 코팅 (SiARC) 이 다. 바람직하게, 중간 마스크층 및 에칭층은 유사한 에칭 특성을 갖는다. 바람직하게, 기능성 유기층은 중간 마스크층에 대해서 선택적으로 에칭될 수도 있고, 에칭층은 기능성 유기층에 대해서 선택적으로 에칭될 수도 있다. 보다 바람직하게, 중간층과 기능성 유기층 간의 선택도는 4 보다 크다. 가장 바람직하게, 중간층과 기능성 유기층 간의 선택도는 6 보다 크다. 기능성 유기층이 포토레지스트와 유사한 에칭 특성을 가지며 소프트하기 때문에, 중간 마스크층에 대해서 높은 에칭 선택도를 획득하고 CD 를 유지하기 어렵다. 본 발명의 일 실시형태에서의 COS 의 사용은 CD 를 유지하거나 축소시키면서 이러한 높은 선택도를 제공한다. 바람직하게, 기능성 유기층과 패터닝된 포토레지스트 마스크는 동일한 에칭 특성을 갖는다. 보다 바람직하게, 기능성 유기층은 광 감응 재료 없는 포토레지스트 재료로 이루어진다.
본 발명의 실시형태들은 라인, 트렌치 및 콘택들과 같은 다양한 피쳐들을 에칭하는 데 이용될 수도 있다. 바람직하게, 본 발명은 에칭 피쳐들이 콘택인 에칭 프로세스를 제공한다.
다른 예들에서, 에칭층은 실리콘 다이옥사이드계 재료, OSG, 실리콘 나이트라이드계 재료, 실리콘 옥시나이트라이드계 재료, 실리콘 카바이드계 재료, 실리콘 또는 폴리실리콘 재료, 티타늄 나이트라이드, 티타늄, 탄탈륨 나이트라이드, 텅스텐, 폴리머, 옥사이드, (Dow Chemical Company 에서 제조된 SiLK®™ 와 같은) 무기 또는 유기계 로우-κ 재료, 또는 임의의 금속 게이트이나 금속 마스크 재료 중 적어도 하나이다.
또다른 실시형태에서, 기능성 유기층은 패터닝된 포토레지스트 마스크 (420), 패터닝된 중간 마스크층이 위에서부터 이 순서로 제공되는 에칭층이다. 이러한 실시예에서, 기능성 유기층은 중간 마스크층을 통해 에칭되며, 여기서 기능성 유기층은 또다른 층을 에칭하기 위한 마스크로서 이용되지 않는다.
이론에 의해 구속됨 없이, COS 첨가제는 코팅을 제공하거나 후속 에칭 보호를 제공하는 기능성 유기 마스크층의 표면을 변경한다고 생각된다.
본 발명이 몇몇 바람직한 실시형태들의 관점에서 기술되었지만, 본 발명의 범위 이내에 있는 변경, 치환, 수정 및 다양한 대체 균등물들이 존재한다. 또한, 본 발명의 방법 및 장치들을 구현하는 많은 대체 방식들이 존재한다는 것을 주목해야 한다. 그러므로, 다음의 첨부된 청구범위는 본 발명의 진정한 사상 및 범위 내에 있는 것과 같은 모든 변경, 치환 및 다양한 대체 균등물을 포함하는 것으로서 해석되는 것으로 의도된다.
본 발명은 첨부된 도면들을 예시적이나 한정적이지 않게 나타내며, 동일한 참조 부호들은 동일한 요소들을 지칭한다.
도 1 은 본 발명의 일 실시형태의 높은 수준 흐름도.
도 2 는 에칭을 위해 이용될 수도 있는 플라즈마 처리 챔버의 개략도.
도 3a 및 도 3b 는 본 발명의 실시형태들에서 이용된 제어기를 구현하기 위해 적합한 컴퓨터 시스템을 나타낸 도면.
도 4a 내지 도 4d 는 본 발명의 일 실시형태에 따라 처리된 스택의 개략도.
도 5 는 COS 첨가제로 기능성 유기층을 개방하는 단계에 대한 보다 상세한 흐름도.

Claims (19)

  1. 스택을 형성하는, 패터닝된 포토레지스트 마스크 아래 배치된, 중간 마스크층 아래 배치된 기능성 유기 마스크층 아래 배치된 에칭층에서의 에칭 피쳐 (feature) 들의 임계 치수 (CD: critical dimension) 를 제어하는 방법으로서,
    상기 패터닝된 포토레지스트 마스크에 대해서 상기 중간 마스크층을 선택적으로 에칭함으로써 상기 중간 마스크층을 개방하는 단계;
    COS 를 포함한 개방 가스를 흘리는 단계, 플라즈마를 형성하는 단계 및 상기 개방 가스의 흐름을 정지시키는 단계를 포함하는 상기 기능성 유기 마스크층을 개방하는 단계; 및
    상기 에칭층을 에칭하는 단계를 포함하는, 에칭 피쳐의 임계 치수를 제어하는 방법.
  2. 제 1 항에 있어서,
    기판 척킹 기구 온도를 5℃ 보다 크도록 유지시키는 단계를 더 포함하는, 에칭 피쳐의 임계 치수를 제어하는 방법.
  3. 제 1 항에 있어서,
    상기 중간 마스크층은 실리콘 함유 유기 반사방지 코팅 (ARC: anti-reflective coating) 인, 에칭 피쳐의 임계 치수를 제어하는 방법.
  4. 제 1 항에 있어서,
    상기 기능성 유기 마스크층의 에칭 특성들은 상기 패터닝된 포토레지스트 마스크의 에칭 특성들과 유사한, 에칭 피쳐의 임계 치수를 제어하는 방법.
  5. 제 1 항에 있어서,
    상기 기능성 유기 마스크층은 폴리머인, 에칭 피쳐의 임계 치수를 제어하는 방법.
  6. 제 1 항에 있어서,
    상기 에칭층은 옥사이드, 티타늄 나이트라이드, 유기-실리케이트 유리 (organo-silicate glass) 중 적어도 하나를 포함하는, 에칭 피쳐의 임계 치수를 제어하는 방법.
  7. 제 1 항에 있어서,
    상기 에칭층은 유전체 재료로 이루어지고, 상기 에칭 피쳐들은 콘택들인, 에칭 피쳐의 임계 치수를 제어하는 방법.
  8. 제 1 항에 있어서,
    상기 중간 마스크층을 개방하기 전에 플라즈마 처리 챔버 내에 상기 스택을 배치하는 단계; 및
    상기 에칭층을 에칭한 후에 상기 플라즈마 처리 챔버로부터 상기 스택을 제거하는 단계를 더 포함하는, 에칭 피쳐의 임계 치수를 제어하는 방법.
  9. 제 1 항에 있어서,
    상기 기능성 유기 마스크층을 개방하는 단계는 상기 에칭 피쳐들의 CD 를 축소시키는, 에칭 피쳐의 임계 치수를 제어하는 방법.
  10. 스택을 형성하는, 패터닝된 포토레지스트 마스크 아래 배치된, 중간 마스크층 아래 배치된 기능성 유기층에서의 에칭 피쳐 (feature) 들의 CD 를 제어하는 방법으로서,
    상기 패터닝된 포토레지스트 마스크에 대해서 상기 중간 마스크층을 개방하는 단계; 및
    COS 를 포함한 에칭 가스를 흘리는 단계, 플라즈마를 형성하는 단계 및 상기 에칭 가스의 흐름을 정지시키는 단계를 포함하는 상기 기능성 유기층을 에칭하는 단계를 포함하는, 에칭 피쳐의 CD 를 제어하는 방법.
  11. 제 10 항에 있어서,
    기판 척킹 기구 온도를 5℃ 보다 크도록 유지시키는 단계를 더 포함하는, 에칭 피쳐의 CD 를 제어하는 방법.
  12. 제 10 항에 있어서,
    상기 중간 마스크층은 실리콘 함유 유기 반사방지 코팅 (ARC) 인, 에칭 피쳐의 CD 를 제어하는 방법.
  13. 제 10 항에 있어서,
    상기 기능성 유기층의 에칭 특성들은 상기 패터닝된 포토레지스트 마스크의 에칭 특성들과 유사한, 에칭 피쳐의 CD 를 제어하는 방법.
  14. 제 10 항에 있어서,
    상기 기능성 유기층은 폴리머인, 에칭 피쳐의 CD 를 제어하는 방법.
  15. 제 10 항에 있어서,
    상기 에칭층은 옥사이드, 티타늄 나이트라이드, 유기-실리케이트 유리 중 적어도 하나를 포함하는, 에칭 피쳐의 CD 를 제어하는 방법.
  16. 제 10 항에 있어서,
    상기 에칭층은 유전체 재료로 이루어지고, 상기 에칭 피쳐들은 콘택들인, 에칭 피쳐의 CD 를 제어하는 방법.
  17. 제 10 항에 있어서,
    상기 중간 마스크층을 개방하기 전에 플라즈마 처리 챔버에 상기 스택을 배치하는 단계; 및
    상기 기능성 유기층을 에칭한 후에 상기 플라즈마 처리 챔버로부터 상기 스택을 제거하는 단계를 더 포함하는, 에칭 피쳐의 CD 를 제어하는 방법.
  18. 제 10 항에 있어서,
    상기 기능성 유기층을 에칭하는 단계는 상기 에칭 피쳐들의 CD 를 축소시키는, 에칭 피쳐의 CD 를 제어하는 방법.
  19. 스택을 형성하는, 패터닝된 포토레지스트 마스크 아래 배치된, 중간 마스크층 아래 배치된, 기능성 유기층에서의 에칭 피쳐 (feature) 들의 CD 를 제어하는 장치로서,
    플라즈마 처리 챔버 인클로우저 (enclosure) 를 형성하는 챔버 벽, 상기 플라즈마 처리 챔버 인클로우저 내부에 웨이퍼를 지지하는 기판 지지체, 상기 플라즈마 처리 챔버 인클로우저 내의 압력을 조정하는 압력 조정기, 플라즈마를 유지하기 위하여 상기 플라즈마 처리 챔버 인클로우저에 전력을 제공하는 적어도 하나의 전극, 상기 플라즈마 처리 챔버 인클로우저 내로 가스를 제공하는 가스 입구, 및 상기 플라즈마 처리 챔버 인클로우저로부터 가스를 배출하는 가스 출구를 포함하는 플라즈마 처리 챔버;
    상기 가스 입구와 유체 연통하는 가스 소스로서, 중간 마스크층 개방 가스 소스, COS 가스 소스, 및 에칭층 에칭 가스 소스를 포함하는, 상기 가스 소스; 및
    상기 가스 소스와 상기 적어도 하나의 전극에 제어가능하게 접속된 제어기를 포함하며,
    상기 제어기는,
    적어도 하나의 프로세서, 및 컴퓨터 판독가능 매체를 포함하고,
    상기 컴퓨터 판독가능 매체는,
    상기 중간 마스크층을 개방하기 위한 컴퓨터 판독가능 코드,
    상기 기능성 유기 마스크층을 개방하기 위한 컴퓨터 판독가능 코드로서, 상기 COS 가스 소스로부터 흘려진 COS 를 포함한 개방 가스를 흘리기 위한 컴퓨터 판독가능 코드, 상기 개방 가스로부터 플라즈마를 형성하기 위한 컴퓨터 판독가능 코드 및 상기 에칭층이 완전히 에칭되기 전에 상기 프로세스 챔버로의 상기 개방 가스의 흐름을 정지시키기 위한 컴퓨터 판독가능 코드를 포함하는, 상기 기능성 유기 마스크층을 개방하기 위한 컴퓨터 판독가능 코드, 및
    상기 에칭층을 에칭하기 위한 컴퓨터 판독가능 코드를 포함하는, 에칭 피쳐의 CD 를 제어하는 장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130026996A (ko) * 2011-09-06 2013-03-14 램 리써치 코포레이션 3d 플래시 구조들의 에칭 프로세스
KR20180114501A (ko) * 2017-04-10 2018-10-18 램 리써치 코포레이션 패턴 붕괴를 방지하기 위한 에칭 후 처리
KR20180120118A (ko) * 2017-04-26 2018-11-05 도쿄엘렉트론가부시키가이샤 유황 및/또는 탄소계 화학물을 사용하는 유기막의 주기적 플라즈마 에칭 방법

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
US8329585B2 (en) * 2009-11-17 2012-12-11 Lam Research Corporation Method for reducing line width roughness with plasma pre-etch treatment on photoresist
JP5606060B2 (ja) * 2009-12-24 2014-10-15 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
JP5674375B2 (ja) * 2010-08-03 2015-02-25 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US8053323B1 (en) * 2010-11-03 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning methodology for uniformity control
CN102543687B (zh) * 2011-11-30 2015-08-05 中微半导体设备(上海)有限公司 掩膜层的刻蚀方法、刻蚀装置及层间介质层的刻蚀方法
CN103227109B (zh) * 2012-01-31 2015-11-25 中微半导体设备(上海)有限公司 一种有机物层刻蚀方法
JP2013222852A (ja) * 2012-04-17 2013-10-28 Tokyo Electron Ltd 有機膜をエッチングする方法及びプラズマエッチング装置
JP6008771B2 (ja) * 2013-01-21 2016-10-19 東京エレクトロン株式会社 多層膜をエッチングする方法
US9230809B2 (en) * 2013-10-17 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double patterning
WO2016190905A1 (en) 2015-05-22 2016-12-01 Applied Materials, Inc. Azimuthally tunable multi-zone electrostatic chuck
CN108962726B (zh) * 2017-05-17 2022-01-25 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
JP2018200925A (ja) 2017-05-25 2018-12-20 東京エレクトロン株式会社 エッチング方法およびエッチング装置
SG11202007304WA (en) * 2018-02-05 2020-08-28 Lam Res Corp Amorphous carbon layer opening process
JP7321059B2 (ja) 2019-11-06 2023-08-04 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2021192414A (ja) 2020-06-05 2021-12-16 東京エレクトロン株式会社 基板処理方法および基板処理装置
CN116997997A (zh) 2021-03-30 2023-11-03 东京毅力科创株式会社 蚀刻方法和蚀刻装置
CN118435328A (zh) 2021-12-28 2024-08-02 东京毅力科创株式会社 蚀刻方法和等离子体处理装置
JP2023111329A (ja) 2022-01-31 2023-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3116533B2 (ja) * 1992-04-08 2000-12-11 ソニー株式会社 ドライエッチング方法
JP3116569B2 (ja) 1992-06-29 2000-12-11 ソニー株式会社 ドライエッチング方法
JP3109253B2 (ja) * 1992-06-29 2000-11-13 ソニー株式会社 ドライエッチング方法
JPH06204130A (ja) * 1992-12-28 1994-07-22 Mitsubishi Electric Corp パターンの形成方法
JPH06232092A (ja) 1993-02-01 1994-08-19 Sony Corp ドライエッチング方法
JPH0774147A (ja) * 1993-07-05 1995-03-17 Sony Corp ドライエッチング方法およびドライエッチング装置
CN1107342C (zh) * 1997-01-21 2003-04-30 松下电器产业株式会社 图案形成方法
JPH10242127A (ja) * 1997-02-26 1998-09-11 Sony Corp 有機系反射防止膜のプラズマエッチング方法
JP2002093778A (ja) * 2000-09-11 2002-03-29 Toshiba Corp 有機膜のエッチング方法およびこれを用いた半導体装置の製造方法
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
JP2004332045A (ja) 2003-05-07 2004-11-25 Renesas Technology Corp 多層膜材料のドライエッチング方法
US6949460B2 (en) * 2003-11-12 2005-09-27 Lam Research Corporation Line edge roughness reduction for trench etch
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7645707B2 (en) * 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
KR100757414B1 (ko) * 2006-06-26 2007-09-10 삼성전자주식회사 반도체 제조용 마스크 패턴 형성 방법
US8124516B2 (en) * 2006-08-21 2012-02-28 Lam Research Corporation Trilayer resist organic layer etch
US20100327413A1 (en) * 2007-05-03 2010-12-30 Lam Research Corporation Hardmask open and etch profile control with hardmask open
US8501627B2 (en) * 2007-09-27 2013-08-06 Lam Research Corporation Profile control in dielectric etch
US8592318B2 (en) * 2007-11-08 2013-11-26 Lam Research Corporation Pitch reduction using oxide spacer
KR20090069122A (ko) * 2007-12-24 2009-06-29 주식회사 하이닉스반도체 반도체 장치의 제조방법
WO2009099769A2 (en) * 2008-02-08 2009-08-13 Lam Research Corporation Double mask self-aligned double patterning technology (sadpt) process
US8133819B2 (en) * 2008-02-21 2012-03-13 Applied Materials, Inc. Plasma etching carbonaceous layers with sulfur-based etchants
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130026996A (ko) * 2011-09-06 2013-03-14 램 리써치 코포레이션 3d 플래시 구조들의 에칭 프로세스
KR20180114501A (ko) * 2017-04-10 2018-10-18 램 리써치 코포레이션 패턴 붕괴를 방지하기 위한 에칭 후 처리
KR20180120118A (ko) * 2017-04-26 2018-11-05 도쿄엘렉트론가부시키가이샤 유황 및/또는 탄소계 화학물을 사용하는 유기막의 주기적 플라즈마 에칭 방법

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Publication number Publication date
CN101726993A (zh) 2010-06-09
TWI493619B (zh) 2015-07-21
TW201027618A (en) 2010-07-16
KR101611938B1 (ko) 2016-04-12
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