CN101726993A - 双层、三层掩模cd控制 - Google Patents

双层、三层掩模cd控制 Download PDF

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Abstract

一种用于控制刻蚀层中的刻蚀特征的CD的方法,该刻蚀层位于功能化的有机掩模层下,该功能化的有机掩模层位于中间掩模层下,该中间掩模层位于图案化的光刻胶掩模下,从而形成堆栈。通过相对于所述图案化的光刻胶掩模选择性地刻蚀该中间掩模层,打开该中间掩模层。打开该功能化的有机掩模层。打开该功能化的有机掩模层包含使含COS的打开气体流入、形成等离子体以及停止该打开气体的流入。刻蚀该刻蚀层。

Description

双层、三层掩模CD控制
技术领域
本发明涉及在半导体器件生产过程中透过掩模对刻蚀层进行刻蚀。更准确地说,本发明涉及在半导体器件生产过程中控制刻蚀特征的关键尺寸(CD)。
背景技术
在半导体晶片生产过程中,该半导体器件的特征是由图案化的掩模限定的。
为了提供更高的密度,要减少特征尺寸。这可以通过减少该特征的CD实现,其要求更好的分辨率、精度和准确度。
发明内容
为了实现上述目标并相应于本发明的目的,提供一种用于控制刻蚀层中的刻蚀特征的CD的方法,该刻蚀层位于功能化的有机掩模层下,该功能化的有机掩模层位于中间掩模层下,该中间掩模层位于图案化的光刻胶掩模下,从而形成堆栈。通过相对于所述图案化的光刻胶掩模选择性地刻蚀该中间掩模层,打开该中间掩模层。打开该功能化的有机掩模层。打开该功能化的有机掩模层包含使含COS的打开气体流入、形成等离子体以及停止该打开气体的流入。刻蚀该刻蚀层。
在本发明的另一种方式中,提供一种用于控制功能化的有机层中的刻蚀特征的CD的方法,该功能化的有机层位于中间掩模层下,该中间掩模层位于图案化的光刻胶掩模下,从而形成堆栈。相对于该图案化的光刻胶掩模打开该中间掩模层。刻蚀该功能化的有机层,包含使含COS的刻蚀气体流入、形成等离子体以及停止该刻蚀气体的流入的步骤。
在本发明的另一种形式中,提供一种用于控制功能化的有机层中的刻蚀特征的CD的装置,该功能化的有机层位于中间掩模层下,该中间掩模层位于图案化的光刻胶掩模下,从而形成堆栈。提供等离子体处理室,其包含形成等离子体处理室外壳的室壁、用于在该等离子体处理室外壳内支撑晶片的基片支架、用于调节该等离子体处理室外壳中的压强的压强调节器、至少一个电极,用于向该等离子体处理室外壳提供能量以维持等离子体、用于向该等离子体处理室外壳内提供气体的气体入口、用于从该等离子体处理室外壳中排出气体的气体出口。气体源与该气体入口流体连通,并包含中间掩模层打开气体源、COS气体源以及刻蚀层刻蚀气体源。控制器可控地连接于该气体源和该至少一个电极并包含至少一个处理器以及计算机可读介质。该计算机可读介质包含用于打开该中间掩模层的计算机可读代码、用于打开该功能化的有机掩模层的计算机可读代码,包含用于使含COS的打开气体从该COS气体源流入的计算机可读代码、用于从该打开气体形成等离子体的计算机可读代码以及用于在该刻蚀层被完全刻蚀之前,停止该打开气体流入该处理室的计算机可读代码。该计算机可读介质进一步包含用于刻蚀该刻蚀层的计算机可读代码。
在下面对本发明的详细说明中,结合附图,对本发明的这些以及其他特征做出更加详细的描述。
附图说明
本发明是以附图中各图中的实施例的方式进行描绘的,而不是通过限制的方式,其中类似的参考标号指示类似的元件,其中:
图1是本发明的一个实施方式的高水平流程图。
图2是可以用来进行刻蚀的等离子体处理室的示意图。
图3A-B描绘了一种计算机系统,其适于实现在本发明的实施方式中使用的控制器。
图4A-D是根据本发明的一个实施方式处理的堆栈的示意图。
图5是使用COS添加剂打开功能化的有机层的步骤的更详细的流程图。
具体实施方式
现在参考附图中所示的一些优选实施方式对本发明作出详细描述。在下面的描述中,阐明了许多的具体细节以提供对本发明的彻底了解。然而,显然,对本领域的技术人员来说,本发明可以在没有这些具体细节中的一些或全部的情况下实现。在其它实例中,没有对熟知的处理步骤和/或结构进行详细描述,以免不必要地模糊本发明。
为了便于理解,图1是在本发明的一个实施方式中使用的处理的高水平流程图。在刻蚀室中放置有一个基片,其具有刻蚀层,在刻蚀层上方是功能化的有机层,在功能化的有机层上方是中间掩模层,在中间掩模层上方是图案化的光刻胶掩模(步骤104)。打开该中间掩模层(步骤108)。使用具有COS(氧硫化碳)添加剂的打开气体打开该功能化的有机层(步骤112)。透过该功能化的有机层将特征刻蚀入该刻蚀层(步骤116)。然后从该刻蚀室移除该基片(步骤120)。
图2是可被用于实现本发明的刻蚀反应室的示意图。在本发明的一个或多个实施方式中,刻蚀反应器200包含位于室壁250中的顶部中央电极206、顶部外部电极204、底部中央电极208和底部外部电极210。顶部绝缘体环207将该顶部中央电极206与该顶部外部电极204隔离。底部绝缘体环212将该底部中央电极208与该底部外部电极210隔离。还是在该刻蚀反应器200内部,基片280被置于该底部中央电极208上。可选地,该底部中央电极208结合合适的基片卡持机构(例如,静电、机械夹持之类)以固定该基片280。
气体源224连接于该刻蚀反应器200并在刻蚀处理过程中将刻蚀气体供应到该刻蚀反应器200的等离子体区域240中。在这个实施例中,该气体源224包含打开气体源262、中间掩模层打开气体源264、刻蚀气体源266和COS源268,其在一个实施方式中提供用于控制该CD特征的气体。该CD控制处理被用于缩小CD。
偏置RF电源248、第一激励RF电源252和第二激励RF电源256通过控制器235电气连接于该刻蚀反应器200以向该电极204、206、208和210提供能量。该偏置RF电源248产生偏置RF能量并向该刻蚀反应器200供应该偏置RF能量。优选地,该偏置RF能量具有1千赫兹(kHz)和10兆赫兹(MHz)之间的频率。更优选地,该偏置RF能量具有1MHz和5MHz之间的频率。还更优选地,该偏置RF能量具有约2MHz的频率。
该第一激励RF电源252产生源RF功率并向该刻蚀反应室200供应该源RF功率。优选地,此源RF功率具有大于该偏置RF功率的频率。更优选地,此源RF功率具有10MHz和40MHz之间的频率。最优选地,此源RF功率具有27MHz的频率。
除了由该第一激励RF电源252产生的该RF功率之外,该第二激励RF电源256产生另一源RF功率,并向该刻蚀反应室200供应该源RF功率。优选地,此源RF功率具有大于该偏置RF电源和该第一RF激励电源的频率。更优选地,该第二激励RF电源具有大于或等于40MHz的频率。最优选地,此源RF功率具有60MHz的频率。
不同的RF信号可以被供应给该顶部和底部电极的各种组合。优选地,该RF的最低频率应该通过放置刻蚀中的材料的底部电极施加,在此实施例中该底部电极是该底部中心电极208。
该控制器235连接于该气体源224、该偏置RF电源248、该第一激励RF电源252和该第二激励RF电源256。该控制器235控制该刻蚀气体到该刻蚀反应器200的蚀刻气流,以及由该三个RF电源248、252、256产生的RF功率、该电极204、206、208和210,以及该排气泵220。
在此实施例中,提供约束环202以提供对该等离子体和气体的约束,该等离子体和该气体从约束环之间穿过并由该排气泵排出。
图3A和3B描绘了计算机系统,其适于实现在本发明的一个或多个实施方式中使用的该控制器235。图3A显示了计算机系统300的一种可能的物理形式。当然,计算机系统也可能具有许多种物理形式,从集成电路、印刷电路板和小型手持装置到大型超级计算机。计算机系统300包括监视器302、显示器304、外壳306、磁盘驱动308、键盘310和鼠标312。磁盘314是计算机可读介质,用于向该计算机系统300传送数据和从该计算机系统300接收数据。
图3B是计算机系统300的方框图的一个实施例。各种子系统连接于系统总线320。一个或多个处理器322(也称为中央处理单元,或CPU)耦合于存储器件,包括存储器324。存储器324包括随机存取存储器(RAM)和只读存贮器(ROM)。正如本领域中熟知的那样,ROM能够向该CPU单向传送数据和指令,而RAM通常可以用于以双向方式传送数据和指令。这两种类型的存储器可以包括下面所述的任何合适的计算机可读介质。固定磁盘326也双向耦合于CPU 322;它提供额外的数据存储容量而且还包括任何下述的的计算机可读介质。固定磁盘326可被用来存储程序、数据等等而且通常是比主存储器更慢的第二级存储介质(比如硬盘)。应当理解,固定磁盘326中保存的信息,在适当的情况下,可以作为虚拟存储器(virtual memory)以标准方式合并在存储器324中。可移除磁盘314可以采取下述的任何计算机可读介质的形式。
CPU 322也耦合于各种输入/输出设备,比如显示器304、键盘310、鼠标312和扬声器330。通常,输入输出设备可能是下述任何一种:视频显示器、轨迹球、鼠标、键盘、麦克风、触摸屏、传感器读卡器、磁带或纸带阅读器、书写板、触摸笔、语音或笔迹识别器、生物特征阅读器,或其它的电脑。可选地,CPU 322使用网络接口340耦合于另一台计算机或电信网络。使用这种网络接口,可以想象,在执行上述方法步骤的过程中,该CPU可以从网络接收信息,或者可以输出信息到网络。而且,本发明的方法实施方式可以在CPU 322上单独执行或者通过网络(比如因特网)与共享部分处理的远程CPU一起执行。
另外,本发明的实施方式进一步涉及具有计算机可读介质的计算机存储产品,该计算机可读介质具有用以执行各种由计算机完成的操作的计算机代码。该介质和计算机代码可以是为本发明的目的专门设计和制造的,也可以是对具有计算机软件领域的技术的人员来说熟知并可以获得的。计算机可读介质的实施例包括但不限于:磁介质比如硬盘、软盘和磁带;光介质比如CD-ROM和全息器件;磁光(magneto-optical)介质,比如光软盘(floptical disks);和被专门配置为存储和执行程序代码的硬件装置,比如专用集成电路(ASIC)、可编程逻辑器件(PLD)和ROM和RAM器件。计算机代码的实施例包括比如由编译器产生的机器码和包含由计算机使用解释器执行的更高级别代码的文件。计算机可读介质还可以是由嵌入载波中的计算机数据信号传输并表示由处理器执行的指令序列的计算机代码。
实施例
为了便于理解本发明,在三层掩模的一个实施例中,图4A是堆栈400的横截面示意图,其具有基片404,在该基片404上提供刻蚀层408,在该刻蚀层408上提供功能化的有机层412,在该功能化的有机层412上提供中间掩模层416,在该中间掩模层416上提供图案化的光刻胶掩模420。在本发明的这一实施方式中,该基片404是硅晶片而该刻蚀层408电介质层,比如掺杂或非掺杂的氧化硅。在本发明的这一实施方式中,该功能化的有机层412是聚合物,其不包括无定形碳。在本发明的这一实施方式中,该中间掩模层416是含硅的有机防反射涂层(SiARC)。
将该基片404、刻蚀层408、功能化的有机层412、中间掩模层416和图案化的光刻胶掩模420放置于该刻蚀反应器200中(步骤104)。透过该图案化的光刻胶掩模420选择性地打开该中间掩模层416以相对于该图案化的光刻胶掩模图案化该中间掩模层416,如图4B所示(步骤108)。
刻蚀或打开中间掩模层的典型的制法将包含100毫托压强下的100sccm CF4、75sccm CHF3、6sccm O2的打开气体提供到该室中。提供60MHzRF下800瓦的能量以使该打开气体形式等离子体。当该中间掩模层被打开时,停止该打开气体的流入。一般来说,对于该中间掩模层,在该打开气体中使用碳氟化合物气体。
使用具有COS添加剂的打开气体刻蚀或打开该功能化的有机层(步骤112)。图5是使用COS添加剂打开该功能化的有机层的步骤的更详细的流程图。使具有COS添加剂的打开气体流入该刻蚀室(步骤504)。在此实施例中,将包含40毫托压强下的400sccm N2、400sccm H2、20sccm COS的打开气体提供到该室。
在功能化的有机层打开气体的另一个实施例中,提供20毫托压强下的100sccm N2、20sccm O2和20sccm COS的气体。在这个实施例中,该COS的流量与该打开气体的总流量的比例分别为1∶41和1∶7。优选地,该COS的流量与该打开气体的总流量的比例在1∶2到1∶160之间。更优选地,该COS的流量与该打开气体的总流量的比例在1∶3到1∶80之间。最优选地,该COS的流量与该打开气体的总流量的比例在1∶5到1∶50之间。另外,该打开气体可能具有用于打开有机材料的O2或CO2或NH3或N2或CO和H2成分。
使该打开气体形成等离子体(步骤508)。提供60MHzRF下600瓦的能量以使该含COS的气体形成等离子体。在这个实施例中该等离子体是没有气体调节的稳态等离子体。在本发明的一个实施方式中,该COS在该特征的侧壁上形成有机侧壁。该等离子体被用于相对于该中间掩模层选择性地打开该功能化的有机层。图4C是在该打开操作将特征打开到该功能化的有机层412之后,该堆栈400的横截面示意图。一旦该特征在该功能化的有机层412中打开,停止具有COS添加剂的打开气体的流入(步骤512)。很可能,在这个步骤中,该图案化的光刻胶(PR)层被完全除去。在这个操作的过程中,该基片卡持机构可以保持在任何的温度。优选地,该基片卡持机构的温度被保持在大于5℃。更优选地,该基片卡持机构的温度被保持在大于20℃。最优选地,该基片卡持机构的温度被保持在大于60℃。尽管本发明的各实施方式可以工作于较低的基片温度下,然而我们相信,其它的处理不工作于如此高的温度下。
透过该打开的功能化的有机层将特征刻蚀入该刻蚀层(步骤116)。使用的制法依赖于要刻蚀的材料的类型。对于TEOS、BPSG、低k电介质、FSG、SiN、等,要求不同的工艺配方。
在一个实施例中,该功能化的有机层打开气体是没有卤素的。是否使用卤素取决于该功能化的有机层的材料。没有卤素的打开气体能够打开不含硅的功能化的有机层。在另一个实施例中,其中该功能化的有机层具有硅成分,则该打开气体具有卤素成分。该卤素成分需要被适当地调整以对该中间掩模层(416)具有足够的选择性。
图4D是在该特征被刻蚀入该刻蚀层408之后,该堆栈的横截面示意图。该中间掩模层416可以与该刻蚀层408是相同材料的,或者具有类似的刻蚀特性。因为该功能化的有机层412具有与该刻蚀层408不同的刻蚀特性,该刻蚀层408相对于该功能化的有机层412被选择性地刻蚀。
在本发明的其它实施方式中,该刻蚀层可以是非掺杂或掺杂的二氧化硅基材料(例如TEOS、BPSG、FSG等)、有机硅酸盐玻璃(OSG)、多孔OSG、氮化硅基材料、氮氧化硅基材料、碳化硅基材料、低k电介质或任何的金属栅或金属掩模材料。
优选地,该中间掩模层是含硅的有机防反射涂层(SiARC)。优选地,该中间掩模层和该刻蚀层具有类似的刻蚀特性。优选地,该功能化的有机层可以相对于该中间掩模层被选择性地刻蚀,而该刻蚀层可以相对于该功能化的有机层被选择性地刻蚀。更优选地,该中间层和该功能化的有机层之间的选择比大于4。最优选地,该中间层和该功能化的有机层之间的选择比大于6。因为该功能化的有机层是软的,具有与光刻胶类似的刻蚀特性,所以它难以获得相对于该中间掩模层的很高的刻蚀选择比并保持CD。在本发明的一个实施方式中使用COS提供了这种很高的选择比,同时保持或者缩小了CD。优选地,该功能化的有机层和图案化的光刻胶掩模具有相同的刻蚀特性。更优选地,该功能化的有机层是由不含光敏(photo-sensitive)材料的光刻胶材料制成的。
本发明的实施方式可被用来刻蚀各种特征,比如连线、沟槽和触点。优选地,本发明提供一种刻蚀处理,其中该刻蚀特征是触点。
在其它实施例中,该刻蚀层是二氧化硅基材料、有机硅酸盐玻璃、氮化硅基材料、氮氧化硅基材料、碳化硅基材料、硅或聚硅、氮化钛、钛、氮化钽、钨、聚合物、氧化物、无机或有机基低k材料(比如由Dow化学品公司制造的
Figure G2009102113713D00101
TM)或任何金属栅或金属掩模材料中的至少一种。
在另一个实施方式中,该功能化的有机层是刻蚀层,在该刻蚀层上提供图案化的中间掩模层,在该中间掩模层上提供图案化的光刻胶掩模420。在这个实施例中,该功能化的有机层是透过该中间掩模层被刻蚀的,其中该功能化的有机层不被用作刻蚀另一层的掩模。
不希望受到理论的束缚,相信该COS添加剂提供了涂层或改变了该功能化的有机掩模层的表面,其提供了后续的刻蚀保护。
尽管此发明是依据几个优选实施方式进行描述的,然而存在落入本发明的范围的变更、置换、修改和各种等同。还应当注意,有许多实现本发明的方法和装置的替代方式。因此,所附权利要求意在被解释为包括所有这些变更、置换和各种等同,均落入本发明的真实精神和范围内。

Claims (19)

1.一种用于控制刻蚀层中的刻蚀特征的关键尺寸(CD)的方法,该刻蚀层位于功能化的有机掩模层下,该功能化的有机掩模层位于中间掩模层下,该中间掩模层位于图案化的光刻胶掩模下,从而形成堆栈,该方法包含:
通过相对于所述图案化的光刻胶掩模选择性地刻蚀该中间掩模层,打开该中间掩模层;
打开该功能化的有机掩模层,包含:
使含COS的打开气体流入;
形成等离子体;
停止该打开气体的流入;以及
刻蚀该刻蚀层。
2.如权利要求1所述的方法,进一步包含将基片卡持机构的温度保持为大于5℃。
3.如权利要求1所述的方法,其中该中间掩模层是含硅的有机防反射涂层(ARC)。
4.如权利要求1所述的方法,其中该功能化的有机掩模层的刻蚀特性类似于该图案化的光刻胶掩模的刻蚀特性。
5.如权利要求1所述的方法,其中该功能化的有机掩模层是聚合物。
6.如权利要求1所述的方法,其中该刻蚀层包含氧化物、氮化钛、有机硅酸盐玻璃中的至少一种。
7.如权利要求1所述的方法,其中该刻蚀层是由电介质材料制成的,而该刻蚀特征是触点。
8.如权利要求1所述的方法,进一步包含:
在打开该中间掩模层之前,将该堆栈放入等离子体处理室;
在刻蚀该刻蚀层之后,从该等离子体处理室除去该堆栈。
9.如权利要求1所述的方法,其中该打开该功能化的掩模层缩小该刻蚀特征的CD。
10.一种用于控制功能化的有机层中的刻蚀特征的CD的方法,该功能化的有机层位于中间掩模层下,该中间掩模层位于图案化的光刻胶掩模下,从而形成堆栈,该方法包含:
相对于该图案化的光刻胶掩模打开该中间掩模层;
刻蚀该功能化的有机层,包含:
使含COS的刻蚀气体流入;
形成等离子体;以及
停止该刻蚀气体的流入。
11.如权利要求10所述的方法,进一步包含将基片卡持机构的温度保持为大于5℃。
12.如权利要求10所述的方法,其中该中间掩模层是含硅的有机防反射涂层(ARC)。
13.如权利要求10所述的方法,其中该功能化的有机层的刻蚀特性类似于该图案化的光刻胶掩模的刻蚀特性。
14.如权利要求10所述的方法,其中该功能化的有机层是聚合物。
15.如权利要求10所述的方法,其中该刻蚀层包含氧化物、氮化钛、有机硅酸盐玻璃中的至少一种。
16.如权利要求10所述的方法,其中该刻蚀层是由电介质材料制成的,而该刻蚀特征是触点。
17.如权利要求10所述的方法,进一步包含:
在打开该中间掩模层之前,将该堆栈放入等离子体处理室;以及
在刻蚀该功能化的有机层之后,从该等离子体处理室除去该堆栈。
18.如权利要求10所述的方法,其中该刻蚀该功能化的有机层缩小该刻蚀特征的CD。
19.一种用于控制功能化的有机层中的刻蚀特征的CD的装置,该功能化的有机层位于中间掩模层下,该中间掩模层位于图案化的光刻胶掩模下,从而形成堆栈,该装置包含:
等离子体处理室,包含:
形成等离子体处理室外壳的室壁;
用于在该等离子体处理室外壳内支撑晶片的基片支架;
用于调节该等离子体处理室外壳中的压强的压强调节器;
至少一个电极,用于向该等离子体处理室外壳提供能量以维持等离子体;
用于向该等离子体处理室外壳内提供气体的气体入口;以及
用于从该等离子体处理室外壳中排出气体的气体出口;
与该气体入口流体连通的气体源,包含;
中间掩模层打开气体源;
COS气体源;以及
刻蚀层刻蚀气体源;
控制器,可控地连接于该气体源和该至少一个电极,包含:
至少一个处理器;以及
计算机可读介质,包含:
用于打开该中间掩模层的计算机可读代码;
用于打开该功能化的有机掩模层的计算机可读代码,包含:
用于使含COS的打开气体从该COS气体源流入的计算机可读代码;
用于从该打开气体形成等离子体的计算机可读代码;
用于在该刻蚀层被完全刻蚀之前,停止该打开气体流入该处理室的计算机可读代码;以及
用于刻蚀该刻蚀层的计算机可读代码。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347230A (zh) * 2010-08-03 2012-02-08 东京毅力科创株式会社 等离子体处理方法以及等离子体处理装置
CN102468139A (zh) * 2010-11-03 2012-05-23 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN102543687A (zh) * 2011-11-30 2012-07-04 中微半导体设备(上海)有限公司 掩膜层的刻蚀方法、刻蚀装置及层间介质层的刻蚀方法
CN103943489B (zh) * 2013-01-21 2016-09-14 东京毅力科创株式会社 多层膜的蚀刻方法
CN108962726A (zh) * 2017-05-17 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN111684567A (zh) * 2018-02-05 2020-09-18 朗姆研究公司 非晶碳层的打开处理

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control
US8329585B2 (en) * 2009-11-17 2012-12-11 Lam Research Corporation Method for reducing line width roughness with plasma pre-etch treatment on photoresist
JP5606060B2 (ja) * 2009-12-24 2014-10-15 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
CN103227109B (zh) * 2012-01-31 2015-11-25 中微半导体设备(上海)有限公司 一种有机物层刻蚀方法
JP2013222852A (ja) * 2012-04-17 2013-10-28 Tokyo Electron Ltd 有機膜をエッチングする方法及びプラズマエッチング装置
US9230809B2 (en) * 2013-10-17 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned double patterning
WO2016190905A1 (en) 2015-05-22 2016-12-01 Applied Materials, Inc. Azimuthally tunable multi-zone electrostatic chuck
US9941123B1 (en) * 2017-04-10 2018-04-10 Lam Research Corporation Post etch treatment to prevent pattern collapse
TWI810181B (zh) * 2017-04-26 2023-08-01 日商東京威力科創股份有限公司 使用硫及/或碳基化學品之有機膜循環電漿蝕刻方法
JP2018200925A (ja) 2017-05-25 2018-12-20 東京エレクトロン株式会社 エッチング方法およびエッチング装置
JP7321059B2 (ja) 2019-11-06 2023-08-04 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP2021192414A (ja) 2020-06-05 2021-12-16 東京エレクトロン株式会社 基板処理方法および基板処理装置
CN116997997A (zh) 2021-03-30 2023-11-03 东京毅力科创株式会社 蚀刻方法和蚀刻装置
CN118435328A (zh) 2021-12-28 2024-08-02 东京毅力科创株式会社 蚀刻方法和等离子体处理装置
JP2023111329A (ja) 2022-01-31 2023-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3116533B2 (ja) * 1992-04-08 2000-12-11 ソニー株式会社 ドライエッチング方法
JP3116569B2 (ja) 1992-06-29 2000-12-11 ソニー株式会社 ドライエッチング方法
JP3109253B2 (ja) * 1992-06-29 2000-11-13 ソニー株式会社 ドライエッチング方法
JPH06204130A (ja) * 1992-12-28 1994-07-22 Mitsubishi Electric Corp パターンの形成方法
JPH06232092A (ja) 1993-02-01 1994-08-19 Sony Corp ドライエッチング方法
JPH0774147A (ja) * 1993-07-05 1995-03-17 Sony Corp ドライエッチング方法およびドライエッチング装置
CN1107342C (zh) * 1997-01-21 2003-04-30 松下电器产业株式会社 图案形成方法
JPH10242127A (ja) * 1997-02-26 1998-09-11 Sony Corp 有機系反射防止膜のプラズマエッチング方法
JP2002093778A (ja) * 2000-09-11 2002-03-29 Toshiba Corp 有機膜のエッチング方法およびこれを用いた半導体装置の製造方法
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
JP2004332045A (ja) 2003-05-07 2004-11-25 Renesas Technology Corp 多層膜材料のドライエッチング方法
US6949460B2 (en) * 2003-11-12 2005-09-27 Lam Research Corporation Line edge roughness reduction for trench etch
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
US7645707B2 (en) * 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
KR100757414B1 (ko) * 2006-06-26 2007-09-10 삼성전자주식회사 반도체 제조용 마스크 패턴 형성 방법
US8124516B2 (en) * 2006-08-21 2012-02-28 Lam Research Corporation Trilayer resist organic layer etch
US20100327413A1 (en) * 2007-05-03 2010-12-30 Lam Research Corporation Hardmask open and etch profile control with hardmask open
US8501627B2 (en) * 2007-09-27 2013-08-06 Lam Research Corporation Profile control in dielectric etch
US8592318B2 (en) * 2007-11-08 2013-11-26 Lam Research Corporation Pitch reduction using oxide spacer
KR20090069122A (ko) * 2007-12-24 2009-06-29 주식회사 하이닉스반도체 반도체 장치의 제조방법
WO2009099769A2 (en) * 2008-02-08 2009-08-13 Lam Research Corporation Double mask self-aligned double patterning technology (sadpt) process
US8133819B2 (en) * 2008-02-21 2012-03-13 Applied Materials, Inc. Plasma etching carbonaceous layers with sulfur-based etchants
US8394722B2 (en) * 2008-11-03 2013-03-12 Lam Research Corporation Bi-layer, tri-layer mask CD control

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102347230A (zh) * 2010-08-03 2012-02-08 东京毅力科创株式会社 等离子体处理方法以及等离子体处理装置
CN102347230B (zh) * 2010-08-03 2014-05-07 东京毅力科创株式会社 等离子体处理方法以及等离子体处理装置
CN102468139A (zh) * 2010-11-03 2012-05-23 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN102468139B (zh) * 2010-11-03 2014-03-12 台湾积体电路制造股份有限公司 制造半导体装置的方法
CN102543687A (zh) * 2011-11-30 2012-07-04 中微半导体设备(上海)有限公司 掩膜层的刻蚀方法、刻蚀装置及层间介质层的刻蚀方法
CN102543687B (zh) * 2011-11-30 2015-08-05 中微半导体设备(上海)有限公司 掩膜层的刻蚀方法、刻蚀装置及层间介质层的刻蚀方法
CN103943489B (zh) * 2013-01-21 2016-09-14 东京毅力科创株式会社 多层膜的蚀刻方法
CN108962726A (zh) * 2017-05-17 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN111684567A (zh) * 2018-02-05 2020-09-18 朗姆研究公司 非晶碳层的打开处理

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Publication number Publication date
KR20100049491A (ko) 2010-05-12
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