CN102468139A - 制造半导体装置的方法 - Google Patents

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Abstract

本发明提供一种制造半导体装置的方法。此方法包含在基材上形成可图形化层。此方法包含在可图形化层上形成第一层。此方法包含在第一层上形成第二层。此第二层实质上比第一层薄。此方法包含以光阻材料经由第一蚀刻工艺图形化第二层，来形成图形化的第二层。此方法包含以图形化的第二层经由第二蚀刻工艺图形化第一层，来形成图形化的第一层。在第二蚀刻工艺中，此第一层和第二层有实质上不同的蚀刻速率。此方法包含以图形化的第一层经由第三蚀刻工艺图形化此可图形化层。

Description

制造半导体装置的方法
技术领域
本发明是有关于半导体装置的制造方法，且特别是一种使用图形化方法来控制关键尺寸的一致性的半导体装置的制造方法。
背景技术
半导体集成电路(Integrated Circuit；IC)工业已历经快速成长。IC材料与设计方面的技术进步已产生了多个IC世代，其中每个世代具有相较于前一世代更小且更复杂的电路。然而，这些进步已增加了处理与制造IC的复杂度，且为了实现这些进步，在IC工艺与制造方面亦需有类似的发展。在IC发展的进程(Course)中，当几何尺寸(亦即使用制造程序所能产生的最小组件)已经缩小时，功能密度(亦即每一芯片面积中内连装置的数量)大致上已经增加。
变小的几何尺寸导致制造的困难。举例来说，当几何尺寸持续的减少时，对半导体装置而言，达成关键尺寸一致性是益加困难的。例如，不良的关键尺寸一致性可能为表面形貌上的变化结果。不良的关键尺寸一致性可能导致不需要的晶体管的漏极电流和临界电压偏移。传统上，当几何尺寸是相对大时，此表面形貌的变化可能在关键尺寸一致性上具有可忽略的影响。然而，当几何尺寸变得愈来愈小时，即使在表面形貌上微小的变化在关键尺寸一致性上可能会有有害的影响。此外，对半导体代工厂而言，它需要和许多不同客户互动，这些客户的装置皆有其各自独特的表面形貌。因此，关键尺寸一致性议题可能对半导体代工厂而言较明显。
传统的控制关键尺寸一致性的制造方法是昂贵的，且容易受到不受欢迎的横向蚀刻问题所苦，其可能限制了关键尺寸一致性控制的效力。因此，当关键尺寸一致性控制的传统方法已普遍的适用于其意图的目的，但这些方法无法完全满足于各方面。
发明内容
本发明的一目的就是在提供一种制造半导体装置的方法，可达成实质上的关键尺寸一致性。
本发明的一更广的形式包含一种制造半导体装置的方法。此方法包含：形成可图形化层于基材之上；形成第一层于可图形化层之上；形成第二层于第一层之上，此第二层实质上比第一层薄；以光阻屏蔽经由第一蚀刻工艺图形化第二层，来形成图形化的第二层；以图形化的第二层经由第二蚀刻工艺图形化第一层，来形成图形化的第一层，其中在第二蚀刻工艺中，第一层和第二层具有实质上不同的蚀刻速率；以及以图形化的第一层经由第三蚀刻工艺图形化可图形化层。
本发明的另一更广的形式包含一种制造半导体装置的方法。此方法包含：形成硬屏蔽层于基材之上；形成抗反射层于硬屏蔽层之上，此抗反射层具有第一厚度；形成牺牲层于抗反射层之上，此牺牲层包含：具有第二厚度的介电材料、和具有第三厚度的含氮有机材料之一，其中第二厚度和第三厚度均实质上小于第一厚度，且其中第一厚度对第二厚度的比值是实质上大于第一厚度对第三厚度的比值数倍；形成可图形化的光阻层于牺牲层之上；使用图形化的光阻层做为第一蚀刻屏蔽来对牺牲层执行第一蚀刻工艺，借以形成图形化的牺牲层；使用图形化的牺牲层做为第二蚀刻屏蔽来对抗反射层执行第二蚀刻工艺，借以形成图形化的抗反射层，其中牺牲层和抗反射层之间的有关于第二蚀刻工艺的蚀刻选择比约大于10；以及以图形化的抗反射层图形化硬屏蔽层，来形成图形化的硬屏蔽层。
本发明的又一更广的形式相关于制造半导体装置的方法。此方法包含：形成多晶硅层于基材上；形成硬屏蔽层于多晶硅层上；形成抗反射层于硬屏蔽层上，此抗反射层包含碳和氢，其中碳成份大于氢成份至少10倍；形成牺牲层于抗反射层之上，此牺牲层是实质上比第一层薄，此牺牲层包含介电材料和含氮有机材料之一；使用光阻屏蔽对牺牲层执行第一图形化工艺，此第一图形化工艺使用含氟等离子做为蚀刻剂；使用图形化的牺牲层对抗反射层执行第二图形化工艺，此第二图形化工艺使用包含分子量范围从约32至约96的成分来做为蚀刻剂，其中在第二图形化工艺期间，抗反射层和牺牲层有实质上不同的蚀刻速率；使用图形化的抗反射层对硬屏蔽层执行第三图形化工艺；以及使用图形化的硬屏蔽层对多晶硅层执行第四图形化工艺。
本发明的优点为通过使用二个独立层去充分解决表面形貌的变化问题和关键尺寸定义问题，获得良好的关键尺寸一致性。
附图说明
从上述结合所附附图所作的详细描述，可对本发明的各方面有更佳的了解。应强调的是，根据此产业中的标准常规，不同的特征未依比例绘示。事实上，为了使讨论更清楚，各特征的尺寸都可任意地增加或减少。
图1是绘示依照本发明的各方面的一种控制半导体装置的临界尺寸一致性的方法的流程图；
图2至图10是绘示依照本发明的各方面的一种半导体装置在经历各制造阶段的不连续的剖面示意图。
【主要组件符号说明】
20：方法                                  22：区块
24：区块                                  26：区块
28：区块                                  30：区块
32：区块                                  40：半导体装置
45：基材                                  50：隔离结构
60：掺杂井                                61：掺杂井
70：高k介电层                             70A：高k介电组件
70B：高k介电组件                          70C：高k介电组件
80：传导层                                80A：传导组件
80B：传导组件                             80C：传导组件
90：多晶硅层
90A：多晶硅组件/虚设多晶硅栅极电极
90B：多晶硅组件/虚设多晶硅栅极电极
90C：多晶硅组件/虚设多晶硅栅极电极
95：厚度                                  100：硬屏蔽层
100A：硬屏蔽组件                          100B：硬屏蔽组件
100C：硬屏蔽组件                          105：厚度
110：抗反射层                           110A：抗反射组件
110B：抗反射组件                        110C：抗反射组件
115：厚度                               120：牺牲层
120A：牺牲组件                          120B：牺牲组件
120C：牺牲组件                          125：厚度
130：光阻层                             130A：光阻部分
130B：光阻部分                          130C：光阻部分
135：厚度                               145：宽度
160：蚀刻工艺                           170：蚀刻工艺
180：蚀刻工艺                           190：蚀刻工艺
200A：轻掺杂源极/漏极区
200C：轻掺杂源极/漏极区
201A：轻掺杂源极/漏极区
201C：轻掺杂源极/漏极区
210A：间隙壁                            210B：间隙壁
210C：间隙壁                            211A：间隙壁
211B：间隙壁                            211C：间隙壁
220A：重掺杂源极/漏极区
220C：重掺杂源极/漏极区
221A：重掺杂源极/漏极区
221C：重掺杂源极/漏极区
250：内层介电层                        280A：开口/沟渠
280B：开口/沟渠                        280C：开口/沟渠
300A：金属栅极电极                     300B：金属栅极电极
300C：金属栅极电极
具体实施方式
可了解的是以下的揭露提供了许多不同的实施例或例子，以执行不同实施例的不同特征。以下所描述的构件与安排的特定例子是用以简化本发明。当然这些仅为例子，并非为限制。例如，在描述中，第一特征形成于第二特征之上或上可能包含第一与第二特征以直接接触的方式形成的实施例，且亦可包含额外特征可能形成在第一与第二特征之间而使第一与第二特征并未直接接触的实施例。除此之外，本发明在不同例子中可重复参考数字及/或文字。此重复是为了简化和清晰的目的，并无指定不同实施例间的关连及/或讨论的配置。
图1是制造半导体装置的方法20的流程图。此方法20以区块22开始，其中可图形化层形成于基材之上。方法20以区块24持续进行，其中第一层形成于可图形化层之上。方法20以区块26持续进行，其中第二层形成于第一层之上。第二层实质上比第一层薄。方法20以区块28持续进行，其中第二层以光阻材料经由第一蚀刻工艺予以图形化，来形成图形化的第二层。方法20以区块30持续进行，其中第一层以图形化的第二层经由第二蚀刻工艺予以图形化，来形成图形化的第一层。在第二蚀刻工艺中，第一层和第二层具有实质上不同的蚀刻速率。方法20以区块32持续进行，其中可图形化层以图形化的第一层经由第三蚀刻工艺来予以图形化。
图2至图10是绘示依照本发明的各方面的一种半导体装置40在经历各制造阶段的不连续的剖面示意图。可理解的是，图2至图10已被简化，以利更佳理解本发明的发明概念。因此，应注意的是，可将额外的处理步骤提供于图2至图10所绘示的工艺之前、期间或之后，且一些其它工艺可仅于此处简短描述。
请参照图2，半导体装置40是半导体集成电路芯片，此处仅绘示其中一部分。此半导体装置40包含基材45。在绘示的实施例中，基材45是一硅基材，其以如硼的P型杂质掺杂。在另一实施例中，此基材45是一硅基材，其以如砷或磷的N型杂质掺杂。
如隔离结构50的隔离结构形成于基材45中。此隔离结构50包含浅沟渠隔离(STI)装置。此浅沟渠隔离装置具有介电材料，其可为氧化硅或氮化硅。通过在基材45中蚀刻沟渠，且之后以介电材料填充此沟渠的方式来形成浅沟渠隔离装置。隔离结构50的形成可能导致基材45的表面上的表面形貌的不平坦或变化。除此之外，基材45的表面上的表面形貌可能因为其它因素改变，如相关于其它工艺的瑕疵，及/或与从不同顾客的不同产品图案的有关的变化。为了简化的目的，这些基材表面的表面形貌的变化未明确绘示于图2或其后的附图中，但可理解的是，这些表面形貌的变化存在。
如掺杂井60和61的掺杂井亦形成于基材45中。掺杂井60和61形成于隔离结构50的两侧。在图2绘示的实施例中，掺杂井60和61以如砷或磷的N型杂质来掺杂。在另一实施例中，掺杂井60和61可以P型杂质来掺杂。此掺杂可使用此领域所熟知的离子植入法来实行。
高介电常数(k)介电层70形成于基材45之上。高k介电层70使用此领域所熟知的沉积工艺来形成，例如通过原子层沉积(ALD)工艺。高k介电层70包含高k介电材料。高k介电材料具有大于二氧化硅的介电常数的介电常数，二氧化硅的介电常数约为4。举例来说，高k介电材料可包含氧化铪(HfO2)，其介电常数的范围从约18至约40。替代地，高k介电材料可包含氧化锆(ZrO2)、氧化钇(Y2O3)、氧化镧(La2O5)、氧化钆(Gd2O5)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪铒(HfErO)、氧化铪镧(HfLaO)、氧化铪钇(HfYO)、氧化铪钆(HfGdO)、氧化铪铝(HfAlO)、氧化铪锆(HfZrO)、氧化铪钛(HfTiO)、氧化铪钽(HfTaO)、钛酸锶(SrTiO)、或其组合物之一。
高k介电层70将做为晶体管的栅极介电质，此晶体管将于之后形成。在一实施例中，高k介电层70具有范围从约5埃至约30埃的厚度。可理解的是，介电层70的厚度在替代实施例中可为不同范围。
传导层80形成于高k介电层70之上。传导层80是通过此领域所熟知的沉积工艺，如原子层沉积工艺来形成。此传导层80可做为高k介电层70的覆盖层。在一实施例中，传导层80包含如氮化钛的金属材料，并具有范围从约20埃至约60埃的厚度。可理解的是，传导层80的厚度在替代实施例中可有不同范围。
多晶硅层90形成于传导层80之上。多晶硅层90的制作是使用此领域所熟知的沉积工艺，如原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、或其组合工艺。其后，将多晶硅层90图形化成不同多晶硅部分，其每一多晶硅部分将在后栅极(gate-last)或栅极代换(gate-replacement)工艺中做为虚设栅极电极。此将在其后做更详细讨论。在一实施例中，多晶硅层90具有范围从约700埃至约1200埃的厚度95。
硬屏蔽层100形成于多晶硅层90之上。在后续工艺中，将多晶硅层90蚀刻成数个虚设多晶硅栅极电极时，此硬屏蔽层100将做为下方的多晶硅层90的屏蔽。在一实施例中，硬屏蔽层100包含氮化硅层和形成于氮化硅层上的氧化硅层。氮化硅层和氧化硅层的制作皆可通过化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或其组合工艺。此氮化硅层具有范围从约50埃至约150埃的厚度。氧化硅层具有范围从约700埃至约1100埃的厚度。因此，在此实施例中，硬屏蔽层100具有范围从约750埃至约1250埃的厚度105(其为氮化硅层和氧化硅层的厚度总和)。可理解的是，硬屏蔽层100的厚度在替代实施例中可有不同范围。
抗反射层110形成于硬屏蔽层100之上。抗反射层110亦可称为底部抗反射覆盖(BARC)层。此抗反射层110是通过此领域所熟知的旋转涂布工艺来形成。在一实施例中，抗反射层110具有范围从约1000埃至约2000埃的厚度115，其比使用在传统半导体工艺中的其它抗反射层厚。
此抗反射层110可为萘类或芳香族类聚合物。抗反射层110具有相对高的碳浓度和相对低的氢浓度(皆以重量计量)。碳浓度至少比氢浓度高一个数量级(10倍)。抗反射层110亦具有相对高的折射率(N)与相对低的消光系数(K)。折射率可大于约1，而消光系数可低于约0.5。
在一实施例中，抗反射层110包含一材料，此材料具有范围从约65％至约70％的碳浓度、范围从约5.5％至约6.5％的氢浓度、范围从约3500mw至约4500mw的分子量、范围从约1.6至约1.7的折射率、和范围从约0.2至约0.3的消光系数，其中折射率和消光系数是皆以有关的193纳米(nm)制作程序来测量。
在另一实施例中，抗反射层110包含一材料，此材料具有范围从约80％至约85％的碳浓度、范围从约3％至约5％的氢浓度、范围从约4500mw至约5500mw的分子量、范围从约1.4至约1.6的折射率、与范围从约0.3至约0.4的消光系数，其中折射率和消光系数是皆以有关的193纳米制作程序来测量。
在其它替代实施例中，抗反射层110可包含I-线光阻或一些其它型态光阻。
在图形化工艺中，抗反射层110用以减少光的反射，例如经由吸收作用。反射的光的减少帮助改善图形化效能。根据本发明，抗反射层110亦制作的厚一些，以缩减表面形貌的变化效应。如先前讨论，由于不同工艺缺陷和从不同顾客的不同产品图案，基材45的表面形貌可能为不平坦的，且可能具有各种凹状和凸状部分。例如，基材45的一区(例如隔离结构50)可能向外突出且比基材45的其余部分高。之后，形成于基材45之上的各层，高k介电层70、传导层80、多晶硅层90、与硬屏蔽层100，以共形方式来形成。因此，基材45的表面形貌的变化将由形成于上方的层，高k介电层70、传导层80、多晶硅层90、与硬屏蔽层100承袭，其亦将显示出相似的表面形貌的变化。这些表面形貌的变化之后可能导致关键尺寸(CD)均匀度问题，而此为不受欢迎的。
此处，抗反射层110制作的较厚，以减少表面形貌变化的有害影响。这是因为当抗反射层110变厚时，表面形貌的变化相对变小。举例来说，表面形貌变化的一形式为阶梯高度，其测量浅沟渠隔离装置的突出部分(例如隔离结构50的浅沟渠隔离装置)于基材之上的总量。举例而言，一般的阶梯高度可能约100埃。传统的抗反射层可具有约400-500埃的厚度。因此，阶梯高度对传统抗反射层的比例范围从约1∶4至约1∶5。
此处，抗反射层110的厚度115的范围从约1000埃至约2000埃。因此，阶梯高度对抗反射层110的比例从约1∶10至约1∶20，其远优于传统的比例范围。此阶梯高度关于抗反射层110的相对减少意指由表面形貌的变化所造成的有害影响降低。而且，由于抗反射层110是通过旋转涂布工艺来形成，而旋转涂布工艺不是一个共形工艺，因此抗反射层110的上表面是实质上平坦的。所以未来形成于抗反射层110上的层将不具有实质的表面形貌的变化。
牺牲层120形成于抗反射层110之上。此牺牲层120亦可称为中间层。牺牲层120是通过化学气相沉积工艺、物理气相沉积工艺、原子沉积工艺或其组合工艺来形成。此牺牲层具有厚度125。在一实施例中，牺牲层120包含薄介电材料。此介电材料可为硅酸四乙酯(TEOS)并可包含一些有机材料。介电材料必须要够薄，以利在微影蚀刻期间获得适当曝光。因此，当牺牲层120包含介电质时，牺牲层120的厚度125范围从约50埃至约200埃。
在另一实施例中，牺牲层120包含掺杂氮的有机材料(例如：光阻材料)。在此例子中，牺牲层120可为更厚，且厚度125范围可从约400埃至约500埃。在其它替代实施例中，牺牲层120可包含多晶硅或掺杂硅的有机材料。
在稍后的工艺中，将牺牲层120图形化成不同部分，其每一部分将做为图形化下方的这些层的屏蔽。换言之，牺牲层将“校准(fix)”晶体管装置的关键尺寸大小。此将在以下更详细讨论。当蚀刻抗反射层110时，牺牲层120和抗反射层110亦将具有非常高的蚀刻选择比，所以在蚀刻期间可维持此经校准的关键尺寸大小。
图形化的光阻层130形成于牺牲层120之上。此图形化的光阻层130包含多个光阻部分130A、130B和130C。这些光阻部分130A至130C的制作是通过沉积光阻层(例如经由旋转涂布工艺)在牺牲层120之上，接着以此领域所熟知的微影工艺来图形化光阻层，此微影工艺可包含一个或多个屏蔽、曝光、烘烤、显影和冲洗工艺(不需依此顺序)。
光阻部分130A至130C均具有厚度135，此厚度135的范围从约800埃至约1500埃。光阻部分130A至130C亦均具有宽度(横向尺寸)145。此宽度145是设定为约等于晶体管装置所需的关键尺寸。举例来说，晶体管装置的关键尺寸可为晶体管的导电通道区长度，其约等于晶体管的栅极宽度。
现请参照第3图，对半导体装置40执行蚀刻工艺160(亦可称为图形化工艺)。蚀刻工艺160是干蚀刻工艺，且使用含氟等离子做为蚀刻剂。在一实施例中，此蚀刻剂包含四氟化碳(CF4)、二氟甲烷(CH2F2)或其组合物。氦气可做为载气。此蚀刻工艺160的工艺流率的范围可从每分钟标准气体流量(sccm)约10至约200。蚀刻工艺160亦可具有工艺压力范围从约1毫托(mT)至约10毫托，以及工艺功率范围从约10瓦特(Watts)至约1000瓦特。
在蚀刻工艺160期间，光阻部分130A至130C做为蚀刻屏蔽，且蚀刻牺牲层120的未受到保护的部分。牺牲层120的剩余部分现在变成牺牲组件120A、120B和120C。此牺牲组件120A至120C实质上具有与上述光阻部分130A至130C相同的宽度145。
在牺牲层120包含薄介电材料的实施例中，可选择性对牺牲组件120A至120C执行修整工艺，以微调牺牲组件120A至120C的宽度145。此修整工艺可包含额外的蚀刻工艺，以更进一步缩小宽度145。在任何情况中，晶体管装置的关键尺寸在此步骤做实质上的调整，其相等于宽度145。因此，可以说牺牲层120的功能之一为定义晶体管的关键尺寸，或其为关键尺寸定义层。
现请参照图4，使用此领域所熟知的光阻移除工艺，如剥除工艺或灰化工艺，来移除光阻部分130A至130C。之后，对半导体装置40执行蚀刻工艺170(亦称为图形化工艺)。此蚀刻工艺170是干蚀刻工艺，且使用具有高分子量成分的高钝态蚀刻剂气体。此分子量范围可从约32至约96。在一实施例中，蚀刻工艺170的蚀刻剂包含具有一混合比例的二氧化硫(SO2)和氧化氦(HeO2)，此混合比例范围从约1∶1至约1∶5。电极盘的工艺温度的范围从约摄氏40度至约摄氏70度。在其它实施例中，蚀刻剂可包含二氧化碳(CO2)、碘化碳(CI2)、氩(Ar)、溴化氢(HBr)或NR气体(其为氩和氧气(O2)的混合物)。蚀刻工艺170亦可具有工艺压力范围从约1毫托至约10毫托，且工艺功率范围从约10瓦特至约1000瓦特。
在蚀刻工艺170期间，牺牲组件120A至120C做为蚀刻屏蔽，且蚀刻抗反射层110的未受到保护的部分。抗反射层110的剩余部分现在变成抗反射组件110A、110B和110C。
选择牺牲层120和抗反射层110的材料组成，以使得牺牲层120和抗反射层110在蚀刻工艺170期间具有极高的蚀刻选择比(通过蚀刻速率的比例来计量)。举例来说，此蚀刻选择比可高于约10，且约和100一样高。在蚀刻工艺170期间，这样的高选择比帮助确保抗反射层110维持牺牲组件120A至120C的宽度145。此高蚀刻选择比亦提供牺牲组件120A至120C足够的蚀刻边界，意指在抗反射层110的蚀刻完成前，牺牲组件120A至120C将未完全消耗完。此外，蚀刻工艺170的高钝态高分子量蚀刻剂帮助维持此蚀刻的抗反射组件110A至110C的侧壁的平滑和笔直。换言之，可实质上避免或减少不受欢迎的横向蚀刻，借此亦有助于抗反射组件110A至110C维持牺牲组件120A至120C的宽度145。
除此之外，牺牲层120至抗反射层110之间的高蚀刻选择比和蚀刻工艺170的高效率蚀刻剂让“线扭曲(line twisting)”瑕疵发生的可能性更低。当蚀刻层和蚀刻层上的蚀刻屏蔽的堆栈变得太高时，其在蚀刻期间可能导致这些堆栈偏移或倒塌，而倾向于发生线扭曲瑕疵。此处，高蚀刻选择比意指牺牲组件120A至120C不需要为厚/高，且此高钝态蚀刻剂实质上避免横向蚀刻，两者皆减少在蚀刻期间的线扭曲的可能性。
由以上讨论，可得知本发明相关于使用个别层来解决表面形貌的变化问题和关键尺寸定义问题。更明确的说，使用抗反射层110经由降低效应(具有增加的厚度的结果)来解决表面形貌的变化问题，且使用牺牲层120来校准晶体管的关键尺寸。由于这些牺牲层120至抗反射层110皆为了其独特的目的而设计和实做出来，表面形貌的变化和关键尺寸定义问题皆可获得相当良好的解决。相较之下，许多传统的工艺尝试使用同一层来同时解决表面形貌的变化问题和定义晶体管的关键尺寸大小。因此，这些议题在传统工艺下皆未被适当的解决。
现请参照图5，对半导体装置40执行蚀刻工艺180(亦称为图形化工艺)。此蚀刻工艺180是干蚀刻工艺，且使用含氟等离子做为蚀刻剂。在一实施例中，此蚀刻剂包含具有约1∶2的比例的三氟化碳(CF3)和氦。在另一实施例中，此蚀刻剂包含四氟化碳(CF4)/三氟甲烷(CHF3)。蚀刻工艺180在电极盘的温度范围从约摄氏40度至约摄氏70度。此蚀刻工艺180亦可具有工艺压力范围从约1毫托至约10毫托，以及工艺功率范围从约10瓦特至约1000瓦特。
在蚀刻工艺180期间，牺牲组件120A至120C和抗反射组件110A至110C做为蚀刻屏蔽，且蚀刻移除硬屏蔽层100的未受到保护部分。硬屏蔽层100的剩余部分现变成硬屏蔽组件100A、100B和100C。
当执行蚀刻工艺180时，亦蚀刻移除牺牲组件120A至120C，且亦实质上的蚀刻移除或消耗抗反射组件110A至110C。在一实施例中，在蚀刻工艺180结束时，所有的牺牲组件120A至120C和约1/3至约2/3的抗反射组件是实质遭到蚀刻移除。此处，在蚀刻工艺180期间，抗反射层110的相对高厚度帮助维持足够的蚀刻边界。
在牺牲层120包含有机材料的实施例中，硬屏蔽组件100A至100C可使用和上述相似的修整工艺来修整。此修整工艺微调硬屏蔽组件100A至100C的宽度，在修整后，硬屏蔽组件100A至100C的宽度应稍微比宽度145小。在任何情况下，使用硬屏蔽组件100A至100C的宽度，来设定以下的晶体管装置的关键尺寸大小，尽管在一实施例中(其牺牲层120包含一薄介电材料)，此宽度是实质的等于牺牲组件的宽度145，或在另一实施例中(其牺牲层120包含有机材料)，此宽度稍微小于牺牲组件的宽度145。
现请参考图6，移除抗反射组件110A至110C的剩余部分，且对半导体装置40执行蚀刻工艺190(亦称为图形化工艺)。使用硬屏蔽组件100A至100C做为蚀刻屏蔽，蚀刻移除多晶硅层90的未受到保护部分。多晶硅层90的剩余部分现变成多晶硅组件90A、90B和90C。多晶硅组件90A至90C在后栅极或栅极代换工艺亦做为虚设栅极电极。因此，多晶硅组件90A至90C亦可称为虚设多晶硅栅极电极90A至90C。这些虚设多晶硅栅极电极90A至90C皆具有宽度145，其实质上等于所绘示的实施例中的通道长度(关键尺寸)。
假设厚抗反射层110未适当的解决表面形貌的变化问题，且牺牲层120未校准关键尺寸大小，由于隔离结构50比基材45的其它区域高，因此此虚设多晶硅栅极电极90B可能具有比其它虚设多晶硅栅极电极90A和90C小的宽度。因此，无法达成关键尺寸一致性，而导致例如填充栅极(稍后叙述)及/或晶体管电流(漏极电流)与电压(临界电压)的变化的问题。此处，厚抗反射层110和牺牲层120的使用充分的解决以上讨论的问题，因此虚设多晶硅栅极电极90B和其它虚设多晶硅栅极电极90A和90C具有实质上相同的尺寸。换言之，关键尺寸一致性可获得更进一步的改善。
亦使用硬屏蔽组件100A至100C做为蚀刻屏蔽，来蚀刻传导层80和高k介电层70，借此在虚设多晶硅栅极电极90A至90C组件之下形成传导组件80A至80C和高k介电组件70A至70C。
现请参照图7，轻掺杂源极/漏极区200A至201A形成于掺杂井60中且位于虚设多晶硅栅极电极90A的相对侧，而轻掺杂源极/漏极区200C至201C形成于掺杂井61中且位于虚设多晶硅栅极电极90C的相对侧。轻掺杂源极/漏极区200A至201A和200C至201C是使用此领域熟知的离子植入工艺或扩散工艺来形成。没有轻掺杂源极/漏极区形成于虚设多晶硅栅极电极90B之下。
之后，栅极间隙壁210A和211A形成于虚设多晶硅栅极电极90A的侧壁上，栅极间隙壁210B和211B形成于虚设多晶硅栅极电极90B的侧壁上，且栅极间隙壁210C和211C形成于虚设多晶硅栅极电极90C的侧壁上。此栅极间隙壁210A至210C和211A至211C使用此领域所熟知的沉积工艺和蚀刻工艺(例如非等向性蚀刻工艺)来形成。此栅极间隙壁210A至210C和211A至211C包含合适的介电材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅或其组合物。
之后，重掺杂源极/漏极区220A至221A形成于掺杂井60中，且位于虚设多晶硅栅极电极90A的相对侧，而重掺杂源极/漏极区220C至221C形成于掺杂井61中，且位于虚设多晶硅杂质电极90C的相对侧。此重掺杂源极/漏极区220A至221A和220C至221C是使用此领域所熟知的离子植入工艺或扩散工艺来形成。重掺杂源极/漏极区220A至221A和220C至221C具有比轻掺杂源极/漏极区220A至201A和220C至201C重的掺质浓度。没有重掺杂源极/漏极区形成于虚设多晶硅栅极电极90B以下。由于杂质无法穿透过间隙壁210A至210C和211A至211C，重掺杂源极/漏极区220A、221A、220C和221C是分别自我对准于间隙壁210A、211A、210C和211C。
现请参照图8，内层(inter-layer或inter-level)介电(ILD)层250形成于基材45之上。此内层介电层250可通过化学气相沉积工艺、高密度等离子化学气相沉积工艺、旋转涂布、溅镀或其它合适的方法来形成。在一实施例中，此内层介电层250包含氧化硅。在其它实施例中，此内层介电层250可包含氮氧化硅、氮化硅或低k介电材料。此内层介电层250是形成来环绕虚设多晶硅栅极电极90A至90C与栅极间隙壁210A至210C和211A至211C。
随后，对内层介电层250执行化学式机械研磨(CMP)工艺，来修平上表面，且暴露虚设多晶硅栅极电极90A至90C。于化学式机械研磨工艺后，虚设多晶硅栅极电极90A至90C的上表面是实质上和内层介电层250的上表面共平面。虽然未绘示，对半导体装置40执行一个或多个回火工艺，以活化源极和漏极区。这些回火工艺可执行于化学式机械研磨工艺之前或之后。
现请参照图9，移除虚设多晶硅栅极电极90A至90C，借此形成开口(或沟渠)280A至280C来分别取代虚设多晶硅栅极电极90A至90C。可以此领域所熟知的湿蚀刻或干蚀刻中，移除虚设多晶硅栅极电极90A至90C和其下方的传导组件80A至80C，而半导体装置40的剩余层维持实质上未蚀刻，其中剩余层包含栅极间隙壁210A至210C和211A至211C和内层介电层250。此是依照后栅极工艺来执行。注意开口或沟渠280A至280C仍维持宽度145，其是实质上等于关键尺寸。
请参照图10，金属栅极电极300A至300C分别形成于沟渠280A至280C之中且位于高k介电组件70A至70C之上。金属栅极电极300A至300C皆包含功函数金属，其可为N型且包含钛(Ti)、铝(Al)、钽(Ta)、二硅化锆(ZrSi2)或氮化钽(TaN)，或P型且包含钼(Mo)、钌(Ru)、铱(Ir)、铂(Pt)、硅化铂(PtSi)、氮化钼(MoN)或氮化钨(WNx)。此功函数金属有与此处相关的个别的(respective)功函数值范围。此功函数金属调整其相对晶体管的功函数，以便达成所需的临界电压Vt。金属栅极电极300A至300C亦均包含做为栅极电极的主要传导部分的填充金属部分。此填充金属部分可包含钨、铝、铜或其组合物。为了简化的目的，此功函数金属和填充金属部分未分开绘示。
以上描述是后栅极制作流程。可理解的是，本发明的各方面亦可适用于高k后工艺流程。在此情况中，形成氧化介电层来取代原本的高k介电层70。一起移除氧化介电层和虚设多晶硅栅极电极300A至300C。接着，在金属栅极电极形成于开口280A至280C前，形成高k栅极介电层于这些开口280A至280C中。在后栅极工艺流程和高k后工艺流程中，栅极电极300A至300C皆具有实质上相同的宽度或关键尺寸。换言之，可达成十分良好的关键尺寸一致性。
因此，本发明的实施例提供许多优点，可理解的是，不同的实施例可提供不同的优点，且对所有实施例而言没有特定的优点是必须的。其它优点之一是，可充分的解决表面形貌的变化问题和关键尺寸定义问题。如以上所讨论，许多传统制造方法尝试使用单一层来解决表面形貌的变化问题和关键尺寸定义问题。结果是，皆未适当的解决这些问题。
相较之下，本发明使用二个独立层去处理这二个问题。使用厚抗反射层110来降低表面形貌的变化影响(例如阶梯高度)。同时，使用与抗反射层110之间具有非常高蚀刻选择比的牺牲层120来校准关键尺寸大小。因此，可精准的定义关键尺寸，且同时可最小化表面形貌的变化影响。而且，当蚀刻抗反射层110时，具有高分子量组成的高钝态蚀刻气体的使用，减少不受欢迎的横向蚀刻，且维持抗反射层110的侧壁轮廓的平滑和笔直。此亦有助于关键尺寸一致性。
对于上述的栅极代换工艺流程而言，具有良好的关键尺寸一致性可是有利的。在栅极代换工艺中，移除虚设多晶硅栅极电极来形成开口，且以金属栅极电极来填满这些开口。若未达成关键尺寸一致性，则这些开口中的一些(例如位于浅沟渠隔离装置上方的开口)可能变得太小以致无法填充，或将被填充但可能包含气泡。当装置大小变得愈来愈小时，这样的情形特别真确。此处，尽管表面形貌的变化，但达成实质上的关键尺寸一致性。因此，以金属填充这些栅极开口并不是问题。此外，通过本发明所获得的良好的关键尺寸一致性可帮助最小化不受欢迎的漏极电流或不同晶体管装置间的临界电压的变化。
此外，本发明可轻易的整合至现存的工艺流程。因此，制造费用并未增加。本发明亦包含使用比传统工艺少层，因此可节省工艺时间。除此之外，使用于本发明的高分子量蚀刻剂(如二氧化硫)具有非常快速的蚀刻速率。举例来说，二氧化硫只需要花费约15至20秒来“开启”(或蚀刻穿过)具有约2000埃的厚度的抗反射层110。相较之下，以传统蚀刻剂来开启另一抗反射层可能需花费约100秒。整体而言，本发明可节省约40至50％的工艺时间。由于工艺时间是与制造成本直接有关，因此通过执行本发明所教示的工艺和材料，可实质减少总制造成本。
可理解的是，可执行额外的工艺来完成半导体装置40的制造。例如，这些额外工艺可包含内连线结构(例如提供电子内连线至包含已形成的金属栅极装置的线和介层窗、金属层和内层介电质)的形成、钝化层的沉积、封装和切割。为了简化的目的，这些额外工艺在此处并未描述。
本发明的一更广的形式包含一种制造半导体装置的方法。此方法包含：形成可图形化层于基材之上；形成第一层于可图形化层之上；形成第二层于第一层之上，此第二层实质上比第一层薄；以光阻屏蔽经由第一蚀刻工艺图形化第二层，来形成图形化的第二层；以图形化的第二层经由第二蚀刻工艺图形化第一层，来形成图形化的第一层，其中在第二蚀刻工艺中，第一层和第二层具有实质上不同的蚀刻速率；以及以图形化的第一层经由第三蚀刻工艺图形化可图形化层。
本发明的另一更广的形式包含一种制造半导体装置的方法。此方法包含：形成硬屏蔽层于基材之上；形成抗反射层于硬屏蔽层之上，此抗反射层具有第一厚度；形成牺牲层于抗反射层之上，此牺牲层包含：具有第二厚度的介电材料、和具有第三厚度的含氮有机材料之一，其中第二厚度和第三厚度均实质上小于第一厚度，且其中第一厚度对第二厚度的比值是实质上大于第一厚度对第三厚度的比值数倍；形成可图形化的光阻层于牺牲层之上；使用图形化的光阻层做为第一蚀刻屏蔽来对牺牲层执行第一蚀刻工艺，借以形成图形化的牺牲层；使用图形化的牺牲层做为第二蚀刻屏蔽来对抗反射层执行第二蚀刻工艺，借以形成图形化的抗反射层，其中牺牲层和抗反射层之间的有关于第二蚀刻工艺的蚀刻选择比约大于10；以及以图形化的抗反射层图形化硬屏蔽层，来形成图形化的硬屏蔽层。
本发明的又一更广的形式相关于制造半导体装置的方法。此方法包含：形成多晶硅层于基材上；形成硬屏蔽层于多晶硅层上；形成抗反射层于硬屏蔽层上，此抗反射层包含碳和氢，其中碳成份大于氢成份至少10倍；形成牺牲层于抗反射层之上，此牺牲层实质上比第一层薄，此牺牲层包含介电材料和含氮有机材料之一；使用光阻屏蔽对牺牲层执行第一图形化工艺，此第一图形化工艺使用含氟等离子做为蚀刻剂；使用图形化的牺牲层对抗反射层执行第二图形化工艺，此第二图形化工艺使用包含分子量范围从约32至约96的成分来做为蚀刻剂，其中在第二图形化工艺期间，抗反射层和牺牲层有实质上不同的蚀刻速率；使用图形化的抗反射层对硬屏蔽层执行第三图形化工艺；以及使用图形化的硬屏蔽层对多晶硅层执行第四图形化工艺。
上述已列出数个实施例的特征，所以熟悉此技艺者可更加了解以下的详细描述。熟悉此技艺者应理解他们可简易使用本发明做为设计或更改其它工艺或结构的基础，以实行与此处所介绍的实施例相同目的及/或达成相同优点。熟悉此技艺者亦应理解，这类相等结构未脱离本发明的精神和范围，且熟悉此技艺者可在未脱离本发明的精神和范围下，进行各种改变、替换与修改。例如，高电压装置并未限制于NMOS装置，且可延伸至具有相同结构和配置的PMOS装置，除了可根据PMOS的设计而变换所有掺杂型态及更改尺寸。此外，为了隔离装置，PMOS装置可设置在n井区中。

Claims (10)

1.一种制造半导体装置的方法，其特征在于，包含：
形成一可图形化层在一基材之上；
形成一第一层在该可图形化层之上；
形成一第二层在该第一层之上，该第二层比该第一层薄；
以一光阻屏蔽经由一第一蚀刻工艺图形化该第二层，以形成一图形化的第二层；
以该图形化的第二层经由一第二蚀刻工艺图形化该第一层，来形成一图形化的第一层，其中在该第二蚀刻工艺中，该第一层和该第二层有不同的蚀刻速率；以及
以该图形化的第一层经由一第三蚀刻工艺图形化该可图形化层。
2.根据权利要求1所述的制造半导体装置的方法，其特征在于：
该第二层薄于该第一层数倍；以及
该第一层和该第二层之间的蚀刻速率相差至少10倍。
3.根据权利要求1所述的制造半导体装置的方法，其特征在于：
该可图形化层包含一硬屏蔽材料；
该第一层包含一抗反射材料；
该第二层包含：一介电质材料、和一含氮有机材料之一；
该第一层包含一碳和一氢二者，其中：
该碳的浓度高于该氢的浓度至少10倍；
该第一层的一折射率大于1；以及
该第一层的一吸光系数低于0.5。
4.一种制造半导体装置的方法，其特征在于，包含：
形成一硬屏蔽层于一基材之上；
形成一抗反射层于该硬屏蔽层之上，该抗反射层具有一第一厚度；
形成一牺牲层于该抗反射层之上，该牺牲层包含：具有一第二厚度的一介电材料、和具有一第三厚度的一含氮有机材料之一，其中该第二厚度和该第三厚度均小于该第一厚度，且其中该第一厚度对该第二厚度的比值大于该第一厚度对该第三厚度的比值数倍；
形成一图形化的光阻层于该牺牲层之上；
使用该图形化的光阻层做为一第一蚀刻屏蔽来对该牺牲层执行一第一蚀刻工艺，借以形成一图形化的牺牲层；
使用该图形化的牺牲层做为一第二蚀刻屏蔽来对该抗反射层执行一第二蚀刻处理，借以形成一图形化的抗反射层，其中该牺牲层和该抗反射层之间的有关于该第二蚀刻工艺的一蚀刻选择比大于10；以及
以该图形化的抗反射层图形化该硬屏蔽层，来形成一图形化的硬屏蔽层。
5.根据权利要求4所述的制造半导体装置的方法，其特征在于：
该抗反射层有一碳浓度范围从65％至85％与一氢浓度范围从3％至6.5％、一折射率范围从1.4至1.7、以及一吸光系数范围从0.2至0.4；
该第二蚀刻工艺是一干蚀刻工艺，且使用具有一高分子量成分的一蚀刻剂，该分子量的范围从32至96；以及
该第二蚀刻工艺使用包含具有一混合比例的二氧化硫和氧化氦的一蚀刻剂，该混合比例的范围从1∶1至1∶5。
6.根据权利要求4所述的制造半导体装置的方法，其特征在于，还包含：
在形成该硬屏蔽层之前，形成一介电层于该基材之上且形成一多晶硅层于介电层之上；
以该图形化的硬屏蔽层图形化该多晶硅层，来形成多个虚设多晶硅电极；
移除该些虚设多晶硅电极，借以形成多个开口取代该些虚设多晶硅电极；以及
之后以多个金属电极填充该些开口。
7.一种制造半导体装置的方法，其特征在于，包含：
形成一多晶硅层于一基材之上；
形成一硬屏蔽层于该多晶硅层之上；
形成一抗反射层于该硬屏蔽层之上，该抗反射层包含碳和氢，其中一碳成分大于一氢成分至少10倍；
形成一牺牲层于该抗反射层之上，该牺牲层比该硬屏蔽层薄，该牺牲层包含一介电材料和一含氮有机材料之一；
使用一光阻屏蔽对该牺牲层执行一第一图形化工艺，该第一图形化工艺使用一含氟等离子做为一蚀刻剂；
使用该图形化的牺牲层对该抗反射层执行一第二图形化工艺，该第二图形化工艺使用包含一分子量范围从32至96的一成分来做为一蚀刻剂，其中在第二图形化工艺期间，该抗反射层和该牺牲层有实质上不同的蚀刻速率；
使用该图形化的抗反射层对该硬屏蔽执行一第三图形化工艺；以及
使用该图形化的硬屏蔽层对该多晶硅层执行一第四图形化工艺。
8.根据权利要求7所述的制造半导体装置的方法，其特征在于，利用该第四图形化工艺将该多晶硅层图形化成多个虚设栅极电极，且该方法还包含：
在形成该多晶硅层之前，形成一栅极介电层于该基材之上；
形成多个掺杂的源极/漏极区于该些虚设栅极电极的多个相对侧的该基材中；
形成一内层介电结构于该基材之上，该内层介电结构至少部分环绕该些虚设栅极电极；以及
通过移除该些虚设栅极电极，以在该内层介电结构中形成多个开口；以及
之后以多个金属栅极电极填充该些开口。
9.根据权利要求7所述的制造半导体装置的方法，其特征在于：
该抗反射层有范围从1000埃至2000埃的一厚度；
若该牺牲层包含该介电材料，该牺牲层的一厚度的范围从50埃至200埃；
若该牺牲层包含该含氮有机材料，该牺牲层的一厚度的范围从400埃至500埃；
该抗反射层的该碳成分和该氢成分是以重量来测量；以及
该抗反射层有：范围从4000至5000的一分子量，大于1的一折射率，和小于0.5的一吸光系数，该折射率与该吸光系数是以一193纳米工艺来测量。
10.根据权利要求7所述的制造半导体装置的方法，其特征在于：
该第一图形化工艺和该第三图形化工艺均使用一含氟等离子做为一蚀刻剂；以及
该第二图形化工艺使用包含二氧化硫和氧化氦的一蚀刻剂，该二氧化硫对该氧化氦的比值小于1∶1。
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