TWI515800B - 具有金屬閘極之半導體元件及其製作方法 - Google Patents

Description

具有金屬閘極之半導體元件及其製作方法

本發明係有關於一種具有金屬閘極(metal gate)之半導體元件及其製作方法，尤指一種實施後閘極(gate last)製程之具有金屬閘極之半導體元件及其製作方法。

隨著半導體元件持續地微縮，功函數(work function)金屬係用以取代傳統多晶矽作為匹配高介電常數(high-K)介電層的控制電極。而雙功能函數金屬閘極之製作方法係可概分為前閘極(gate first)與後閘極(gate last)製程兩大類，其中後閘極製程又因可避免源極/汲極超淺接面活化回火以及金屬矽化物等高熱預算製程，而具有較寬的材料選擇，故漸漸地取代前閘極製程。

請參閱第1圖，第1圖係為一習知實施後閘極製程之具有金屬閘極之半導體元件之剖面示意圖。在習知後閘極製程中，係先於基底100上形成一虛置閘極(dummy gate)或取代閘極(replacement gate)，並在完成一般金氧半導體(metal-oxide semiconductor，MOS)電晶體元件110的與內層介電層(inter-layer dielectric，ILD)層120之製作後，將虛置/取代閘極移除，而形成一閘極溝渠(gate trench)，再依電性需求填入不同的金屬。然而，在移除虛置/取代閘極之後與填入功函數金屬之前，常先填入其他的膜層130如阻障層(barrier layer)甚或應力層(strained layer)等。而每一膜層130的形成，都會導致閘極溝渠之開口寬度縮小，形成如第1圖圓圈A所示之懸突部(overhang)，並造成後續膜層如功函數金屬層140不易填入閘極溝渠的問題。嚴重的懸突部問題甚至可能導致懸突部本身或後續填入的功函數金屬層140密合，進而使得最後填入的填充金屬(filling metal)層150無法填入閘極溝渠而形成空隙160，影響電晶體元件110的電性表現。

因此，本發明之一目的即在於提供一種可解決上述懸突部問題之實施後閘極製程之製作具有金屬閘極之半導體元件之方法。

根據本發明所提供之申請專利範圍，係提供一種具有金屬閘極之半導體元件之製作方法。該製作方法包含提供一基底，該基底表面形成有一第一電晶體與一第二電晶體，且該第一電晶體內形成有一第一閘極溝渠(gate trench)。該第一電晶體具有一第一導電型式，該第二電晶體具有一第二導電型式，且該第一導電型式與該第二導電型式相反。接下來於該第一閘極溝渠內形成一第一功函數金屬(work function metal)層。形成該第一功函數金屬層之後，係於該第一閘極溝渠內形成一犧牲遮罩層(sacrificial masking layer)，隨後移除部分該犧牲遮罩層，以暴露出部分該第一功函數金屬層。之後，移除暴露之部分該第一功函數金屬層，以於部分之該第一閘極溝渠內形成一U形功函數金屬層。在形成該U形功函數金屬層之後，係移除該犧牲遮罩層。

根據本發明所提供之申請專利範圍，另提供一種具有金屬閘極之半導體元件之製作方法。該製作方法首先提供一基底，該基底表面形成有一第一電晶體與一第二電晶體，該第一電晶體內形成有一第一閘極溝渠，而該第二電晶體內形成有一第二閘極溝渠，且該第二閘極溝渠之開口寬度係大於該第一閘極溝渠之開口寬度。之後，於該第一閘極溝渠內形成一第一功函數金屬層。在形成該第一功函數金屬層之後，係於該第一閘極溝渠與該第二閘極溝渠內形成一犧牲遮罩層，隨後於該基底上形成一圖案化光阻，該圖案化光阻係覆蓋該第二電晶體並暴露出該第一閘極溝渠內之該犧牲遮罩層。之後，移除部分該犧牲遮罩層，以暴露出部分該第一功函數金屬層。最後移除部分該第一功函數金屬層，以於該第一閘極溝渠內形成一U形功函數金屬層。

根據本發明所提供之申請專利範圍，更提供一種具有金屬閘極之半導體元件。該半導體元件包含有一具有一第一閘極溝渠與一第二閘極溝渠之基底、一設置於該第一閘極溝渠與該第二閘極溝渠內之閘極介電層、一設置於該第一閘極溝渠內之該閘極介電層上之第一功函數金屬層、一設置於該第二閘極溝渠與該第一閘極溝渠內之第二功函數金屬層、以及一設置於該第一功函數金屬層與該第二功函數金屬層上之填充金屬層。值得注意的是，該第一閘極溝渠內之該第二功函數金屬層係包含一倒Ω形。

根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係利用未填滿該第一閘極溝渠之該犧牲遮罩層保護該第一閘極溝渠內的該第一功函數金屬層，以順利移除該基底上非必要的該第一功函數金屬層，更重要的是，移除第一閘極溝渠開口附近的該等懸突部。因此，後續欲填入該第一閘極溝渠內的膜層如第二功函數金屬層與填充金屬層係可順利地填入第一閘極溝渠內，避免空隙的形成並可避免空隙對半導體元件電性的負面影響。

請參閱第2A圖至第8圖，第2A圖至第8圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。如第2A圖所示，本較佳實施例首先提供一基底200，例如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底。基底200內形成有複數個提供電性隔離的淺溝隔離(shallow trench isolation，STI)202，而基底200上則形成有一第一電晶體210、一第二電晶體212與一第三電晶體214。第一電晶體210與第三電晶體214具有一第一導電型式，第二電晶體212則具有一第二導電型式，且第一導電型式與第二導電型式相反。另外在具有相反導電型式的第一電晶體210與第二電晶體212之間則有STI 202提供電性隔離。第一電晶體210與第三電晶體214雖然具有相同的導電型式，但具有線寬大小的差別，舉例來說第一電晶體210可為線寬小於40奈米(nanometer，nm)的電晶體元件，例如邏輯電路元件；而第三電晶體214則為線寬大於0.15微米(micrometer，μm)的電晶體元件，例如靜態隨機存取記憶體(static random access memory，SRAM)元件。在本較佳實施例中，第一導電型式係為P型；而第二導電型式係為N型，但熟習該項技藝之人士應知反之亦可。

請參閱第2A圖。第一電晶體210、第二電晶體212與第三電晶體214各包含一閘極介電層204與一虛置閘極206如一多晶矽層，閘極介電層204可為一傳統二氧化矽層或一高介電常數閘極介電層。此外第一電晶體210、第二電晶體212與第三電晶體214分別包含一第一輕摻雜汲極(light doped drain，LDD) 220、一第二LDD 222與一第三LDD 224、一側壁子226、與一第一源極/汲極230、一第二源極/汲極232與一第三源極/汲極234。另外，第一源極/汲極230、第二源極/汲極232與第三源極/汲極234表面係分別包含有一金屬矽化物236。而在第一電晶體210、第二電晶體212與第三電晶體214上，係依序形成一接觸洞蝕刻停止層(contact etch stop layer，CESL) 240與一內層介電(inter-layer dielectric，ILD)層242。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施選擇性磊晶成長(selective epitaxial growth，SEG)方法形成源極/汲極230/232/234等皆為該領域之人士所熟知，故於此皆不再贅述。

請繼續參閱第2A圖。在形成CESL 240與ILD層242後，係藉由一平坦化製程移除部分的CESL 240與ILD層242，直至暴露出第一電晶體210、第二電晶體212與第三電晶體214的虛置閘極206。接下來，於基底200上形成一圖案化硬遮罩250。圖案化硬遮罩250係覆蓋第二電晶體212，且較佳為一複合層結構。待形成圖案化硬遮罩250後，係利用一適合之蝕刻製程移除第一電晶體210與第三電晶體214之虛置閘極，分別於第一電晶體210內形成一第一閘極溝渠260以及於第三電晶體214內形成一第三閘極溝渠264，而圖案化硬遮罩250係於形成第一閘極溝渠260與第三閘極溝渠264時覆蓋保護第二電晶體212。如第2A圖所示，由於閘極溝渠之開口寬度係等於虛置閘極206之線寬，因此第三閘極溝渠264之開口寬度係大於第一閘極溝渠260之開口寬度。當此蝕刻製程結束後，閘極介電層204係暴露於第一閘極溝渠260與第三閘極溝渠264之底部。值得注意的是，本較佳實施例係可與先閘極介電層(high-K first)製程整合，此時閘極介電層204係包含一高介電常數(high-K)閘極介電層，其可選自氮化矽(SiN)、氮氧化矽(SiON)以及金屬氧化物所組成之一群組，其中金屬氧化物則包含氧化鉿(hafnium oxide，HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂O₃)、氧化鑭(lanthanum oxide，La₂O₃)、鋁酸鑭(lanthanum aluminum oxide，LaAlO)、氧化鉭(tantalum oxide，Ta₂O₅)、氧化鋯(zirconium oxide，ZrO₂)、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄)、或鋯酸鉿(hafnium zirconium oxide，HfZrO₄)等。

在本較佳實施例之一變化型中，係可在平坦化製程暴露出第一電晶體210、第二電晶體214與第三電晶體214的虛置閘極206後，於基底200上直接形成一圖案化光阻(圖未示)。圖案化光阻係覆蓋第二電晶體212，而暴露出第一電晶體210與第三電晶體214。圖案化光阻係可在移除第一電晶體210與第三電晶體214之虛置閘極206，而於第一電晶體210以及第三電晶體214內分別形成第一閘極溝渠260與第三閘極溝渠264時，作為保護第二電晶體212的遮罩。

另外請參閱第2B圖，第2B圖係為本第一較佳實施例另一變化型之示意圖。如第2B圖所示，本較佳實施例亦可與後閘極介電層(high-K last)製程整合，則閘極介電層204可先為一傳統的二氧化矽層，而在形成第一閘極溝渠260與第三閘極溝渠264之後，係移除暴露於第一閘極溝渠260與第三閘極溝渠264底部的閘極介電層204，隨後形成一高介電常數閘極介電層204a，其可包含上述材料。且如第2B圖所示，在第一閘極溝渠260與第三閘極溝渠264內的高介電常數閘極介電層204a係具有一U型形狀，覆蓋第一閘極溝渠260與第三閘極溝渠264之側壁與底部。

另外，請重新參考第2A圖。在形成第一閘極溝渠260與第三閘極溝渠264之後，或在形成高介電常數閘極介電層204a之後，係可依產品需要於第一閘極溝渠260與第三閘極溝渠264內再形成一中間層(inter layer)208，例如一阻障層(barrier layer)、一應力層(strained stress layer)、一功函數調整金屬層(tuning metal layer)或其組合，且不限於此。

請仍然參閱第2A圖。隨後，係於第一閘極溝渠260與第三閘極溝渠264內形成一第一功函數金屬層270。值得注意的是，形成第一功函數金屬層270時，會於第一閘極溝渠260之開口附近形成一如圓圈272所標示之懸突部。由第2A圖可明顯地觀察到，由於第一閘極溝渠260之開口寬度較小，因此懸突部272對第一閘極溝渠260之開口寬度的影響更為明顯，即懸突部272更加縮小了第一閘極溝渠260之開口寬度。第一功函數金屬層270係為一滿足P型電晶體所需功函數要求的金屬，其可為單層結構或複合層結構，例如氮化鈦(titanium nitride，TiN)、碳化鈦(titanium carbide，TiC)、氮化鉭(tantalum nitride，TaN)、碳化鉭(tantalum carbide，TaC)、碳化鎢(tungsten carbide，WC)、或氮化鋁鈦(aluminum titanium nitride，TiAlN)等。然而值得注意的是，由於第一電晶體210為一P型電晶體，而其金屬閘極之功函數係介於4.8 eV與5.2 eV之間，因此本較佳實施例所提供的第一功函數金屬層270亦不限於任何適合的金屬材料。

請參閱第3圖。待形成第一功函數金屬層270之後，係於基底200上形成一犧牲遮罩層280。犧牲遮罩層280可為一填洞能力良好的膜層，例如可用旋轉塗佈方式形成的一底部抗反射(bottom anti-reflective coating，BARC)層、一多晶矽(polysilicon)層、一矽懸垂鍵(silicon dangling bond，SHB)低於43%的多矽層(Si-rich layer)、一旋塗式玻璃(spin-on glass，SOG)層、一犧牲吸光材料(sacrificial light absorbing material，SLAM)層、一富氧化物(oxide-rich)層如由美國Honeywell公司販售的DUO^TM等，但不限於此。此外，犧牲遮罩層280可如第3圖所示為一單一膜層，但其亦可為一複合膜層(multi layer)。犧牲遮罩層280係填入了第一閘極溝渠260與第三閘極溝渠264；而在形成犧牲遮罩層280之後，更於基底200上形成一圖案化光阻282。如第3圖所示，圖案化光阻282至少覆蓋第三電晶體214，而暴露出第一電晶體210與第二電晶體212所在區域。

請參閱第4圖。接下來，係進行一回蝕刻(etching back)製程，利用適合之蝕刻劑，例如一氧化碳(CO)或氧氣(O₂)電漿，移除基底200表面以及第一閘極溝渠260內之部分犧牲遮罩層280。在回蝕刻製程之後，第一閘極溝渠260內之犧牲遮罩層280之表面係低於第一閘極溝渠260之開口，亦即低於ILD層242之表面。此時，基底200表面以及第一閘極溝渠260內之部分第一功函數金屬層270係被暴露出來。在此回蝕刻製程中，第三閘極溝渠264內的犧牲遮罩層280係由圖案化光阻282所保護，因此未受回蝕刻製程之影響。由於第三閘極溝渠264之開口寬度較第一閘極溝渠260之開口寬度大，為了避免微負載效應(micro loading effect)的影響，即為了避免蝕刻劑對接觸面積較大的蝕刻標的具有較高的蝕刻率此一狀況發生，而造成第三閘極溝渠264內的犧牲遮罩層280被過度蝕刻而損害到第三閘極溝渠264底部的第一功函數金屬層270，本較佳實施例係更形成圖案化光阻282保護第三閘極溝渠264內的犧牲遮罩層280。

請參閱第5圖。隨後利用另一回蝕刻製程，利用適合之蝕刻劑，例如氯(Cl)或氨水與過氧化氫混合物(ammonium peroxide mixture，APM)，移除未被犧牲遮罩層280覆蓋之第一功函數金屬層270與中間層208。換句話說，回蝕刻製程係移除暴露於基底200與第一閘極溝渠260內之第一功函數金屬層270與中間層208；同時更進一步地移除第二電晶體212上方的圖案化硬遮罩250。更重要的是，此一回蝕刻製程更同時移除了第一閘極溝渠260開口處形成的懸突部272，因此可將原本被懸突部272縮小的第一閘極溝渠開口寬度回復至原來大小。當此一回蝕刻製程結束時，第一閘極溝渠260內係形成一由犧牲遮罩層280所覆蓋保護的U型功函數金屬層274，而第二電晶體212內的虛置閘極206則被暴露出來。

請參閱第6圖。之後，利用一合適的蝕刻劑，例如一包含氧、氫、氮的蝕刻劑，移除犧牲遮罩層280。該蝕刻劑之氧含量係低於10%，以避免移除犧牲遮罩層280時氧化第一功函數金屬層270，而降低半導體元件之電性表現。另外，針對不同材料的犧牲遮罩層280仍可採用不同的蝕刻劑，例如當犧牲遮罩層280為多矽材料時，係可選用濃度低於2.5%的四甲基氫氧化銨(tetramethylammonium hydroxide，TMAH)溶液移除。另外值得注意的是，犧牲遮罩層280之回蝕刻製程、移除部分第一功函數金屬層270、懸突部272及圖案化硬遮罩250的回蝕刻製程、與移除犧牲遮罩層280等上述三步驟係可為同位(in-situ)實施。而在移除犧牲遮罩層280之後，係藉由另一合適之蝕刻製程移除第二電晶體212的虛置閘極206，而於第二電晶體212內形成如第6圖所示之第二閘極溝渠262。值得注意的是，第二閘極溝渠262之開口寬度係與第一閘極溝渠260之開口寬度相同。此蝕刻製程結束後，閘極介電層204係暴露於第二閘極溝渠262之底部。如前所述，當本較佳實施例與先閘極介電層製程整合時，閘極介電層204係包含一高介電常數閘極介電層；當本較佳實施例與後閘極介電層製程整合時，閘極介電層204可先為一傳統的二氧化矽層，並在形成第二閘極溝渠262之後移除，隨後形成一具有U型形狀之高介電常數閘極介電層204a。由於高介電常數閘極介電層之材料選擇形狀可參考上述圖式與揭示內容，故於此及不再贅述。

請參閱第7圖。另外，在形成第二閘極溝渠262或在形成高介電常數閘極介電層之後，係可選擇性地依產品需要於第二閘極溝渠262內再形成一中間層(圖未示)，中間層之選擇係可參閱上述說明，故於此不再贅述。而在形成中間層之後，係於第一閘極溝渠260、第二閘極溝渠262與第三閘極溝渠264之內形成一第二功函數金屬層276。值得注意的是，由於第一閘極溝渠260之開口處不再有之前膜層形成的懸突部，因此第二功函數金屬層276係可輕易地填入所有的閘極溝渠260/262/264。此外，由於第一閘極溝渠260內已有U型功函數金屬層274的存在，因此第一閘極溝渠260內形成於U型功函數金屬層274上的第二功函數金屬層276會隨著此一特殊輪廓而具有一倒Ω或倒鐘(inverted bell)的形狀。第二功函數金屬層276係為一滿足N型電晶體所需功函數要求的金屬，其可為單層結構或複合層結構。第二功函數金屬層276可選自鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)所組成之一群組。然而值得注意的是，由於第二電晶體212為一N型電晶體，而其金屬閘極之功函數係介於3.9 eV與4.3 eV之間，因此本較佳實施例所提供的第二功函數金屬層276亦不限於任何適合的金屬材料。

請繼續參閱第7圖與第8圖。在形成第二功函數金屬層276之後，係於基底200表面形成一填充金屬層278，用以填滿第一閘極溝渠260、第二閘極溝渠262與第三閘極溝渠264。填充金屬層278係為具有較佳填洞能力的單層金屬層或複合金屬層，其可選自鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)、或鈦與氮化鈦(Ti/TiN)等複合金屬所組成之一群組。如第8圖所示，在形成填充金屬層278之後，係可進行一平坦化製程，用以移除ILD層242表面多餘的填充金屬層278、第二功函數金屬層276、第一功函數金屬層270與中間層208，而獲得一約略平坦之表面，並形成具有金屬閘極之半導體元件。熟習該項技藝之人士應知，平坦化製程之後，ILD層242之表面係與填充金屬層278之頂部表面共平面。上述平坦化製程係為該熟習該技藝之人士所知者，故於此係不再贅述。

在第一較佳實施例中，U型功函數金屬層274係用以滿足P型金屬閘極的功函數要求，因此對第一電晶體210來說，第二功函數金屬層276與填充金屬層278可視為一複合型態的填充金屬層。值得注意的是，由於U型功函數金屬層274的形狀特徵，第一閘極溝渠260的上半部開口可維持原來大小，並有效降低第一閘極溝渠260的深寬比(aspect ratio)，故第二功函數金屬層276與填充金屬層278可順利填入，得以避免填補第一閘極溝渠260時發生縫隙(seam)，確保第一電晶體210的可靠度。更重要的是，本較佳實施例係利用回蝕刻第一功函數金屬層270之步驟同時移除保護第二電晶體212的圖案化硬遮罩250，與習知技術需多形成一圖案化光阻於移除圖案化硬遮罩時保護第一電晶體之步驟相較，不但可節省製程步驟、製程成本，更可避免光阻殘留等問題。

另外值得注意的是，由於單一晶圓上遍布線寬尺寸大小不同的各元件，而該等尺寸範圍小至30 nm以下，大至5 μm以上，為了避免蝕刻製程中發生微負載效應導致線寬較大的元件被過度蝕刻而影響表現甚或造成損壞，本較佳實施例係更於形成犧牲遮罩層280後於基底上線寬大於0.15 μm的元件所在區域形成如第3圖與第4圖所示的圖案化光阻282，以於回蝕刻犧牲遮罩層280時保護該等元件。當然，當晶圓上大部分皆為線寬小於0.15 μm的元件時，本較佳實施例中形成圖案化光阻282此一步驟係可省略，直接進行回蝕刻製程，以回蝕刻犧牲遮罩層280至其表面低於第一閘極溝渠260之開口。

請參閱第9圖至第12圖，第9圖至第12圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。首先值得注意的是，第二較佳實施例中，與第一較佳實施例相同之元件係以相同的元件符號說明，且相同元件的材料選擇以及形成步驟係可直接參閱上述第一較佳實施例所揭示者，故於此皆不再贅述。此外，第9圖中係僅繪示第一電晶體210與第二電晶體212，用以說明當晶圓上大部分皆為線寬小於0.15 μm的元件的情況。然而，當晶圓上亦存有線寬大於0.15 μm的元件如第一較佳實施例所例示的第三電晶體214時，熟習該項技藝之人士應可根據第2A圖至第8圖輕易思及第三電晶體214所在區域之實施狀況。

請參閱第9圖。第二較佳實施例不同於第一較佳實施例之處在於：在第一電晶體210內形成第一閘極溝渠260，以及在第一閘極溝渠260內形成第一功函數金屬層270之後，係於基底上先形成一多晶矽層280a與一可用旋轉塗佈方式形成的膜層280b，例如一底部抗反射層、一矽懸垂鍵低於43%的多矽層、一旋塗式玻璃層、一犧牲吸光材料層、一富氧化物層如由美國Honeywell公司販售的DUO^TM等，但不限於此。如前所述第一功函數金屬層270係為一滿足P型電晶體所需功函數要求的金屬，其可為單層結構或複合層結構。且在形成第一功函數金屬層270時，會於第一閘極溝渠260之開口附近形成一如圓圈272所標示之懸突部。另外，形成第一功函數金屬層270之前，亦可選擇性地形成一如前所述之中間層(圖未示)。多晶矽層280a與膜層280b分別作為一第一遮罩層與一第二遮罩層，且構成一犧牲遮罩層280，換句話說，本較佳實施例所提供之犧牲遮罩層280係為一複合膜層。

值得注意的是，考慮到高溫對第一功函數金屬層270的影響，在形成多晶矽層280a時，係以低溫製程為較佳的實施型態。舉例來說，係可利用實施溫度較低的物理氣相沈積製程(physical vapor deposition，PVD)形成多晶矽層280a。另外，多晶矽層280a之厚度以不超過150埃為主。多晶矽層280a之存在，係可在形成第一功函數金屬層270之後與形成膜層280b之前的等待時間(Q-time)中保護第一功函數金屬層270，避免第一功函數金屬層270氧化而影響其功函數。另外，當膜層280b在旋轉塗佈製程甚或圖案化製程中發生不良而需重工(rework)時，多晶矽層280a係可在移除不良膜層280b時保護第一功函數金屬層270。

請參閱第10圖。接下來，係進行一回蝕刻製程，利用適合之蝕刻劑，例如一氧化碳(CO)、氧(O₂)電漿、較佳為一氧化碳與溴化氫(HBr)等，移除基底200表面以及第一閘極溝渠260內之部分犧牲遮罩層280。當利用氧電漿回蝕刻犧牲遮罩層280時，可能會發生氧電漿接觸到第一功函數金屬層270而氧化第一功函數金屬層270，並導致元件的效能漂移(drift)的缺失。而在本較佳實施例中，係可利用多晶矽層280a作為保護層，避免氧電漿接觸第一功函數金屬層270。在回蝕刻製程之後，第一閘極溝渠260內之犧牲遮罩層280之表面係低於第一閘極溝渠260之開口，亦即低於ILD層242之表面。此時，基底200表面以及第一閘極溝渠260內之部分第一功函數金屬層270係被暴露出來。

請繼續參閱第10圖。隨後利用另一回蝕刻製程，利用適合之蝕刻劑移除未被犧牲遮罩層280覆蓋之第一功函數金屬層270。換句話說，回蝕刻製程係移除暴露於基底200與第一閘極溝渠260內之第一功函數金屬層270；同時更進一步地移除第二電晶體212上方的圖案化硬遮罩250。更重要的是，此一回蝕刻製程更同時移除了第一閘極溝渠260開口處形成的懸突部272，因此可將原本被懸突部272縮小的第一閘極溝渠260開口寬度回復至原來大小。當此一回蝕刻製程結束時，第一閘極溝渠260內係形成一由犧牲遮罩層280所保護的U型功函數金屬層274，而第二電晶體212內的虛置閘極206則被暴露出來。

另外，在本較佳實施例之一變化型中，係可在基底200上形成第一功函數金屬層270之後，先將第二電晶體212上方的第一功函數金屬層270移除。此外在本變化型中，甚至可在移除第一功函數金屬層270時，亦將圖案化硬遮罩250一同移除。而在移除第二電晶體212上的第一功函數金屬層270之後，方於基底200上形成複合的犧牲遮罩層280。隨後藉由上述的回蝕刻製程移除基底200表面以及第一閘極溝渠260內之部分犧牲遮罩層280，使第一閘極溝渠260內之犧牲遮罩層280之表面係低於第一閘極溝渠260之開口。並藉由另一合適之回蝕刻製程移除未被犧牲遮罩層280覆蓋之第一功函數金屬層270以及懸突部272，形成如第10圖所示之U型功函數金屬層274。

請參閱第11圖。接下來，利用一合適的蝕刻劑移除犧牲遮罩層280的膜層280b。舉例來說，係可利用一氧化碳或氧電漿移除。由於多晶矽層208a可作為第一功函數金屬層270的保護層，避免氧電漿接觸第一功函數金屬層270而造成氧化，因此本較佳實施例更可採用一氧化碳或氧電漿作為蝕刻劑。如前所述，上述犧牲遮罩層280之回蝕刻製程、移除部分第一功函數金屬層270、懸突部272及圖案化硬遮罩250的回蝕刻製程、與移除膜層280b等上述三步驟係可為同位實施。

請參閱第12圖。而在移除膜層280b之後，係藉由另一合適之蝕刻製程移除第二電晶體212的虛置閘極206，而於第二電晶體212內形成如第12圖所示之第二閘極溝渠262。由於虛置閘極206多半包含多晶矽，因此在移除虛置閘極206時係可同時移除第一閘極溝渠260內剩餘的多晶矽層280a。如前所述，第二閘極溝渠262之開口寬度係與第一閘極溝渠260之開口寬度相同。此蝕刻製程結束後，閘極介電層204係暴露於第二閘極溝渠262之底部。而在形成第二閘極溝渠262之後，係可如第一較佳實施例所述進行形成高介電常數閘極介電層、選擇性地形成中間層、形成第二功函數金屬層、形成填充金屬層、平坦化製程等步驟，於此係不再贅述。

根據本第二較佳實施例所提供之有金屬閘極之半導體元件之製作方法，係形成一具有多晶矽層280a的犧牲遮罩層280，以改善犧牲遮罩層280的回蝕刻製程結果，並於回蝕刻製程或重工製程、等待時間中保護第一功函數金屬層270，故可更改善最終形成之金屬閘極之效能。

請參閱第13圖至第17圖，第13圖至第17圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第三較佳實施例之示意圖。首先值得注意的是，第三較佳實施例中，與第一較佳實施例相同或對應之元件，其材料選擇係可直接參閱上述第一較佳實施例所揭示者，故於此皆不再贅述。此外，第13圖至第17圖係僅繪示當晶圓上大部分皆為線寬小於0.15 μm的元件的情況。然而，當晶圓上亦存有線寬大於0.15 μm的元件如第一較佳實施例所例示的第三電晶體214時，熟習該項技藝之人士應可根據第2A圖至第8圖輕易思及第三電晶體所在區域之實施狀況。

如第13圖所示，本較佳實施例首先提供一基底300，基底300內形成有複數個提供電性隔離的STI 302，而基底300上則形成有一第一電晶體310與一第二電晶體312。第一電晶體310具有一第一導電型式，第二電晶體312則具有一第二導電型式，且第一導電型式與第二導電型式相反。另外在具有相反導電型式的第一電晶體310與第二電晶體312之間則有STI 302提供電性隔離。在本較佳實施例中，第一導電型式係為P型；而第二導電型式係為N型，但熟習該項技藝之人士應知反之亦可。

請參閱第13圖。第一電晶體310與第二電晶體312各包含一閘極介電層304與一虛置閘極(圖未示)，閘極介電層304可為一傳統二氧化矽層或一高介電常數閘極介電層。此外第一電晶體310與第二電晶體312分別包含一第一LDD 320與一第二LDD 322、一側壁子326、與一第一源極/汲極330與一第二源極/汲極332、以及形成於其表面之一金屬矽化物336。而在第一電晶體310與第二電晶體312上，係依序形成一CESL 340與一ILD層342。上述元件之製作步驟以及材料選擇，甚至是半導體業界中為提供應力作用更改善電性表現而實施的SEG方法等皆為該領域之人士所熟知，故於此皆不再贅述。

請繼續參閱第13圖。在形成CESL 340與ILD層342後，係藉由一平坦化製程移除CESL 340與ILD層342，直至暴露出第一電晶體310與第二電晶體312的虛置閘極。接下來，係利用一適合之蝕刻製程移除第一電晶體310與第二電晶體312之虛置閘極，分別於第一電晶體310與第二電晶體312內形成一第一閘極溝渠360與一第二閘極溝渠362。當此蝕刻製程結束後，閘極介電層304係暴露於第一閘極溝渠360與第二閘極溝渠362之底部。如前所述，本較佳實施例係可與先閘極介電層製程整合，此時閘極介電層304係包含一高介電常數閘極介電層，材料選項係可參閱第一較佳實施例。另外，本較佳實施例亦可與後閘極介電層製程整合，則閘極介電層304可先為一傳統的二氧化矽層，而在形成第一閘極溝渠360與第二閘極溝渠362之後，係移除暴露於第一閘極溝渠360與第二閘極溝渠362底部的閘極介電層304，隨後形成一高介電常數閘極介電層(圖未示)，其可包含上述材料。

請仍然參閱第13圖。隨後，係於基底300上形成一第一功函數金屬層370，另外在形成第一功函數金屬層370之前，係可依產品需要於各第一閘極溝渠360與第二閘極溝渠362內再形成一中間層308，例如一阻障層、一應力層、一功函數調整金屬層或其組合，且不限於此。而在形成第一功函數金屬層370之後，係藉由一圖案化製程移除第二閘極溝渠362內的第一功函數金屬層370，使第一功函數金屬層370主要存在於第一閘極溝渠360內。另外值得注意的是，形成第一功函數金屬層370時，會於第一閘極溝渠360之開口附近形成一如圓圈372所標示之懸突部。由第13圖可明顯地觀察到，由於第一閘極溝渠360之開口寬度較小，因此第一功函數金屬層370的懸突部372對第一閘極溝渠360之開口寬度的影響非常明顯，即懸突部372更加縮小了第一閘極溝渠360之開口寬度。由於第一電晶體310為一P型電晶體，而其金屬閘極之功函數係介於4.8 eV與5.2 eV之間，因此本較佳實施例所提供的第一功函數金屬層370係可參閱第一較佳實施例，但亦不限於任何適合的金屬材料。且第一功函數金屬層370可為一單層結構或複合層結構。

請參閱第14圖。待形成第一功函數金屬層370之後，係於基底300上形成一犧牲遮罩層380。犧牲遮罩層380可為一填洞能力良好的膜層，例如可用旋轉塗佈方式形成的一底部抗反射層、一多晶矽層、一矽懸垂鍵低於43%的多矽層、一旋塗式玻璃層、一犧牲吸光材料層、一富氧化物層如由美國Honeywell公司販售的DUO^TM等，但不限於此。如前所述，犧牲遮罩層380可如第14圖所示為一單一膜層，但其亦可為一複合膜層。犧牲遮罩層380係填入了第一閘極溝渠360與第二閘極溝渠362之內。而在形成犧牲遮罩層380之後，更於基底300上形成一圖案化光阻382。如第14圖所示，圖案化光阻382係暴露出第一電晶體310，尤其第一閘極溝渠360內的犧牲遮罩層380。

請參閱第15圖。接下來，係進行一回蝕刻製程，利用適合之蝕刻劑，蝕刻暴露出來的部分犧牲遮罩層380。在回蝕刻製程之後，犧牲遮罩層380之表面係低於第一閘極溝渠360之開口，亦即低於ILD層342之表面。此時，基底300表面以及第一閘極溝渠360內之部分第一功函數金屬層370係被暴露出來。在此回蝕刻製程中，第二閘極溝渠362內的犧牲遮罩層380係由圖案化光阻382所保護，因此未受回蝕刻製程之影響。換句話說，第二閘極溝渠362內之犧牲遮罩層380仍可於後續製程中繼續保護第二閘極溝渠362底部的閘極介電層304。

請參閱第16圖。隨後利用另一回蝕刻製程，利用適合之蝕刻劑，移除未被犧牲遮罩層380覆蓋之第一功函數金屬層370與中間層308。更重要的是，此一回蝕刻製程更同時移除了第一閘極溝渠360開口處形成的懸突部372，因此可將原本被懸突部372縮小的第一閘極溝渠360開口寬度回復至原來大小。當此一回蝕刻製程結束時，第一閘極溝渠362內係形成一由犧牲遮罩層380所覆蓋保護的U型功函數金屬層374。

請參閱第17圖。之後，利用一合適的蝕刻劑，例如一包含氧、氫、氮的蝕刻劑，移除圖案化光阻382與犧牲遮罩層380。另外值得注意的是，犧牲遮罩層380之回蝕刻製程、移除部分第一功函數金屬層370與懸突部372的回蝕刻製程、與移除犧牲遮罩層380等上述三步驟係可為同位實施。在移除圖案化光阻382與犧牲遮罩層380之後，U型功函數金屬層374係暴露於第一閘極溝渠360內，而閘極介電層304則暴露於第二閘極溝渠362之底部。之後，係可如第一較佳實施例所述進行形成高介電常數閘極介電層、選擇性地形成中間層、形成第二功函數金屬層、形成填充金屬層、平坦化製程等步驟，於此係不再贅述。

在本較佳實施例中，由於U型功函數金屬層374的形狀特徵，第一閘極溝渠360的上半部開口可維持原來大小，並有效降低第一閘極溝渠360的深寬比(aspect ratio)，故第二功函數金屬層與填充金屬層可順利填入，得以避免填補第一閘極溝渠360時發生縫隙(seam)，確保第一電晶體310的可靠度。

另外值得注意的是，由於單一晶圓上遍布電性相反、線寬尺寸大小不同的各元件，而該等尺寸範圍小至30 nm以下，大至5 μm以上，為了避免蝕刻製程中發生微負載效應導致線寬較大的元件區域被過度蝕刻而影響表現甚或造成損壞，以及避免電性相反的元件區域被蝕刻而影響到閘極介電層，本較佳實施例係可在形成犧牲遮罩層380後，於基底上線寬大於0.15 μm的元件所在區域以及具相反導電型式的元件所在區域形成圖案化光阻382，以於回蝕刻犧牲遮罩層380時保護該等元件。因此，即使導電型式相反、尺寸大小不同的閘極溝渠同時形成，本較佳實施例仍可確保僅有需形成U型功函數金屬層374之處為回蝕刻製程之蝕刻標的，而不影響到其他元件區域。

另外請參閱第18圖，第18圖係為第三較佳實施例之一變化型之示意圖。本第三較佳實施例中的犧牲遮罩層380可如第14圖至第16圖所示為一單層結構，亦可如第18圖所示為一複合層結構。本變化型係在第一閘極溝渠360內形成第一功函數金屬層370之後，係於基底上先形成一多晶矽層380a與一可用旋轉塗佈方式形成的膜層380b，例如一底部抗反射層、一矽懸垂鍵低於43%的多矽層、一旋塗式玻璃層、一犧牲吸光材料層、一富氧化物層如由美國Honeywell 公司販售的DUO^TM等，但不限於此。多晶矽層380a與膜層380b分別作為一第一遮罩層與一第二遮罩層，且構成一複合型態之犧牲遮罩層380。

如前所述，考慮到高溫對第一功函數金屬層370的影響，在形成多晶矽層380a時，係以低溫製程為較佳的實施型態。舉例來說，係可利用實施溫度較低的物理氣相沈積製程形成多晶矽層380a。另外，多晶矽層380a之厚度以不超過　　150埃為主。多晶矽層380a之存在，係可在形成第一功函數金屬層370之後與形成膜層380b之前的等待時間(Q-time)中保護第一功函數金屬層370，避免護第一功函數金屬層370接觸到氧氣而影響其功函數。另外，當膜層380b在旋轉塗佈製程甚或圖案化製程中發生不良而需重工時，多晶矽層380a係可在移除不良膜層380b時保護第一功函數金屬層370。

根據本變化型，係形成一具有多晶矽層380a的犧牲遮罩層380，以改善犧牲遮罩層380的回蝕刻製程結果，並於回蝕刻製程或重工製程、等待時間中保護第一功函數金屬層370故可更改善最終形成之金屬閘極之效能。

根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係利用未填滿該第一閘極溝渠之該犧牲遮罩層保護該第一閘極溝渠內的該第一功函數金屬層，以順利移除該基底上非必要的該第一功函數金屬層，更重要的是，移除第一閘極溝渠開口附近的該等懸突部。因此，後續欲填入該第一閘極溝渠內的膜層如第二功函數金屬層與填充金屬層係可順利地填入第一閘極溝渠內，避免空隙的形成並可避免空隙對半導體元件電性的負面影響。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．基底

110．．．電晶體元件

120．．．內層介電層

130．．．膜層

140．．．功函數金屬層

150．．．填充金屬層

160．．．空隙

A．．．圓圈

200、300．．．基底

202、302．．．淺溝隔離

204、304．．．閘極介電層

204a．．．高介電常數閘極介電層

206．．．虛置閘極

208、308．．．中間層

210、310．．．第一電晶體

212、312．．．第二電晶體

214．．．第三電晶體

220、320．．．第一輕摻雜汲極

222、322．．．第二輕摻雜汲極

224．．．第三輕摻雜汲極

226、326．．．側壁子

230、330．．．第一源極/汲極

232、332．．．第二源極/汲極

234．．．第三源極/汲極

236．．．金屬矽化物

240、340．．．接觸洞蝕刻停止層

242、342．．．內層介電層

250．．．圖案化硬遮罩

260、360．．．第一閘極溝渠

262、362．．．第二閘極溝渠

264．．．第三閘極溝渠

270、370．．．第一功函數金屬層

272、372．．．懸突部

274、374．．．U型功函數金屬層

276．．．第二功函數金屬層

278．．．填充金屬層

280、380．．．犧牲遮罩層

280a、380a．．．多晶矽層

280b、380b．．．膜層

282、382．．．圖案化光阻

第1圖係為一習知實施後閘極製程之具有金屬閘極之半導體元件之剖面示意圖；

第2A圖至第8圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖；

第9圖至第12圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖；

第13圖至第17圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第三較佳實施例之示意圖；以及

第18圖係為第三較佳實施例之一變化型之示意圖。

200．．．基底

202．．．淺溝隔離

204．．．閘極介電層

206．．．虛置閘極

208．．．中間層

210．．．第一電晶體

212．．．第二電晶體

214．．．第三電晶體

220．．．第一輕摻雜汲極

222．．．第二輕摻雜汲極

224．．．第三輕摻雜汲極

226．．．側壁子

230．．．第一源極/汲極

232．．．第二源極/汲極

234．．．第三源極/汲極

236．．．金屬矽化物

240．．．接觸洞蝕刻停止層

242．．．內層介電層

260．．．第一閘極溝渠

264．．．第三閘極溝渠

270．．．第一功函數金屬層

274．．．U型功函數金屬層

280．．．犧牲遮罩層

Claims (33)

1. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底表面形成有一第一電晶體與第一第二電晶體，該第一電晶體具有一第一導電型式而該第二電晶體具有一第二導電型式，該第一導電型式與該第二導電型式相反，且該第一電晶體內形成有一第一閘極溝渠(gate trench)；於該第一閘極溝渠內形成一第一功函數金屬(work function metal)層；於該第一閘極溝渠內形成一犧牲遮罩層(sacrificial masking layer)；移除部分該犧牲遮罩層，以暴露出部分該第一功函數金屬層；移除暴露之部分該第一功函數金屬層，以於部分之該第一閘極溝渠內形成一U形功函數金屬層，該U形功函數金屬層之最高部份係低於該第一閘極溝渠之開口；以及移除該犧牲遮罩層。
2. 如申請專利範圍第1項所述之製作方法，其中該犧牲遮罩層係為一複合膜層，且該複合膜層包含一第一遮罩層與一第二遮罩層。
3. 如申請專利範圍第2項所述之製作方法，更包含一回蝕 刻製程，用以移除該部分犧牲遮罩層，使該犧牲遮罩層未填滿該第一閘極溝渠。
4. 如申請專利範圍第3項所述之製作方法，更包含一蝕刻製程，用以移除該犧牲遮罩層之該第一遮罩層，並留下該第二遮罩層。
5. 如申請專利範圍第1項所述之製作方法，更包含一回蝕刻製程，用以移除該部分犧牲遮罩層，使該犧牲遮罩層未填滿該第一閘極溝渠。
6. 如申請專利範圍第1項所述之製作方法，其中該第二電晶體內更包含一第二閘極溝渠，且該第二閘極溝渠之開口寬度係與該第一閘極溝渠之開口寬度相同。
7. 如申請專利範圍第6項所述之製作方法，其中該第二閘極溝渠係與該第一閘極溝渠同時形成，且該犧牲遮罩層係填滿該第二閘極溝渠。
8. 如申請專利範圍第7項所述之製作方法，於移除該部分犧牲遮罩層之前更包含於該犧牲遮罩層上形成一第一圖案化光阻，且該第一圖案化光阻係暴露出該第一閘極溝渠內之該犧牲遮罩層。
9. 如申請專利範圍第6項所述之製作方法，更包含以下步驟：於該基底上形成一圖案化硬遮罩，於形成該第一閘極溝渠時覆蓋保護該第二電晶體；同時移除暴露之該部分第一功函數金屬層與該圖案化硬遮罩；以及於該第二電晶體內形成該第二閘極溝渠。
10. 如申請專利範圍9項所述之方法，其中該第一功函數金屬層更包含至少一懸突部，且該懸突部係與暴露該之部分第一功函數金屬層與該圖案化硬遮罩同被時移除。
11. 如申請專利範圍第6項所述之製作方法，更包含一於該第一閘極溝渠與該第二閘極溝渠內依序形成一第二功函數金屬層與一填充金屬(filling metal)層之步驟。
12. 如申請專利範圍第11項所述之製作方法，其中該第一閘極溝渠中之該第二功函數金屬層包含一上寬下窄的倒階梯形狀。
13. 如申請專利範圍第1項所述之製作方法，更包含一第三電晶體，設置於該基底上，其中形成該第一閘極溝渠時，係 同時於該第三電晶體內形成一第三閘極溝渠，且該第三閘極溝渠之開口寬度係大於該第一閘極溝渠之開口寬度。
14. 如申請專利範圍第13項所述之製作方法，更包含以下步驟，進行於移除該部分犧牲遮罩層以暴露出該部分第一功函數金屬層之前：於該第三閘極溝渠中形成該犧牲遮罩層；以及於該基底上形成一第二圖案化光阻，該第二圖案化光阻係覆蓋該第三電晶體並暴露出該第一電晶體。
15. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底表面形成有一第一電晶體與一第二電晶體，該第一電晶體內形成有一第一閘極溝渠，而該第二電晶體內形成有一第二閘極溝渠，且該第二閘極溝渠之開口寬度係大於該第一閘極溝渠之開口寬度；於該第一閘極溝渠內形成一第一功函數金屬層；於該第一閘極溝渠與該第二閘極溝渠內形成一犧牲遮罩層；於該基底上形成一圖案化光阻，該圖案化光阻係覆蓋該第二電晶體並暴露出該第一閘極溝渠內之該犧牲遮罩層；移除部分該犧牲遮罩層，以暴露出部分該第一功函數金屬層；以及移除暴露之部分該第一功函數金屬層，以於該第一閘極 溝渠內形成一U形功函數金屬層，且該U形功函數金屬層之最高部份係低於該第一閘極溝渠之開口。
16. 如申請專利範圍第15項所述之製作方法，其中該犧牲遮罩層係為一複合膜層，且該複合膜層包含一第一遮罩層與一第二遮罩層。
17. 如申請專利範圍第16項所述之製作方法，更包含一回蝕刻製程，用以移除該部分犧牲遮罩層，使該犧牲遮罩層未填滿該第一閘極溝渠。
18. 如申請專利範圍第17項所述之製作方法，更包含一蝕刻製程，用以移除該犧牲遮罩層之該第一遮罩層，並留下該第二遮罩層。
19. 如申請專利範圍第15項所述之製作方法，更包含一回蝕刻製程，用以移除該部分犧牲遮罩層。
20. 如申請專利範圍第15項所述之製作方法，更包含一移除該犧牲遮罩層之步驟，進行於形成該U形功函數金屬層之後。
21. 如申請專利範圍第15項所述之製作方法，更包含一第 三電晶體，設置於該基底上，該第一電晶體與該第二電晶體具有一第一導電型式，而該第三電晶體具有一第二導電型式，且該第一導電型式與該第二導電型式相反。
22. 如申請專利範圍第21項所述之製作方法，其中該第三電晶體更包含一第三閘極溝渠，且該第三閘極溝渠係與該第一閘極溝渠以及該第二閘極溝渠同時形成。
23. 如申請專利範圍第22項所述之製作方法，其中該第三閘極溝渠之開口寬度係與該第一閘極溝渠包含之開口寬度相同，且該犧牲遮罩層係填滿該第三閘極溝渠。
24. 如申請專利範圍第23項所述之製作方法，其中該圖案化光阻亦覆蓋該第三閘極溝渠內之該犧牲遮罩層。
25. 如申請專利範圍第22項所述之製作方法，更包含一於該第一閘極溝渠、該第二閘極溝渠與該第三閘極溝渠內依序形成一第二功函數金屬層與一填充金屬層之步驟。
26. 如申請專利範圍第25項所述之製作方法，其中該第一閘極溝渠內之該第二功函數金屬層包含一上寬下窄的倒階梯形狀。
27. 一種具有金屬閘極之半導體元件，包含有：一基底，具有一第一閘極溝渠與一第二閘極溝渠；一閘極介電層，分別設置於該第一閘極溝渠與該第二閘極溝渠內；一第一功函數金屬層，設置於該第一閘極溝渠內之該閘極介電層上，該第一功函數金屬層之最高部份係低於該第一閘極溝渠之開口；一第二功函數金屬層，分別設置於該第二閘極溝渠與該第一閘極溝渠內，且該第一閘極溝渠內之該第二功函數金屬層係包含一上寬下窄的倒階梯形狀；以及一填充金屬層，設置於該第一功函數金屬層與該第二功函數金屬層上。
28. 如申請專利範圍第27項所述之半導體元件，其中該閘極介電層係一高介電常數(high-K)閘極介電層。
29. 如申請專利範圍第28項所述之半導體元件，其中該高介電常數閘極介電層係包含一U型形狀或一字型形狀。
30. 如申請專利範圍第27項所述之半導體元件，更包含一中間層(inter layer)，設置於該第一功函數金屬層與該閘極介電層之間，該中間層係包含阻障層(barrier layer)、一應力層(strained stress layer)、一功函數調整金屬層(tuning metal layer)或其組合。
31. 如申請專利範圍第30項所述之半導體元件，其中該中間層係包含一U型形狀或一字型形狀。
32. 如申請專利範圍第27項所述之半導體元件，其中該第一功函數金屬層包含一U字形狀。
33. 如申請專利範圍第27項所述之半導體元件，其中該第一閘極溝渠內之該第二功函數金屬層係設置於該第一功函數金屬層與該填充金屬層之間。