CN101730930B - 在蚀刻高纵横比结构中降低微负载的方法 - Google Patents

在蚀刻高纵横比结构中降低微负载的方法 Download PDF

Info

Publication number
CN101730930B
CN101730930B CN2008800187627A CN200880018762A CN101730930B CN 101730930 B CN101730930 B CN 101730930B CN 2008800187627 A CN2008800187627 A CN 2008800187627A CN 200880018762 A CN200880018762 A CN 200880018762A CN 101730930 B CN101730930 B CN 101730930B
Authority
CN
China
Prior art keywords
feature
etching
conductive layer
aspect ratio
narrower
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008800187627A
Other languages
English (en)
Other versions
CN101730930A (zh
Inventor
符谦
刘身健
李源哲
布赖恩·普
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lam Research Corp
Original Assignee
Lam Research Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Research Corp filed Critical Lam Research Corp
Publication of CN101730930A publication Critical patent/CN101730930A/zh
Application granted granted Critical
Publication of CN101730930B publication Critical patent/CN101730930B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • ing And Chemical Polishing (AREA)

Abstract

提供一种在导电层中蚀刻不同纵横比的特征的方法。该方法包括：利用依赖纵横比的沉积在该导电层上方沉积；利用对该导电层的依赖纵横比的蚀刻将特征蚀刻进该导电层；以及至少重复一次该沉积和该蚀刻。

Description

在蚀刻高纵横比结构中降低微负载的方法
背景技术
本发明涉及蚀刻具有不同纵横比特征的导电层。更具体地，本发明涉及在蚀刻具有开口(open)和密集的特征的导电层过程中降低微负载。
在半导体晶片处理期间，有时半导体器件会具有开口和密集的特征。这些开口特征具有较宽的宽度，而这些密集的特征具有较窄的宽度。结果，该半导体器件会具有不同纵横比的特征。特征的纵横比是特征的高度和宽度之间的比。因此，如果半导体器件上所有特征的高度近似相同，那么开口特征具有相对低的纵横比，而密集特征具有相对高的纵横比。
在这种具有不同纵横比的特征的半导体器件蚀刻期间，特别是当特征的纵横比高时，微负载变成常见问题。结果，开口特征比密集特征蚀刻得更快。通常，当开口特征的蚀刻完成时，密集特征的蚀刻可能仅仅部分完成。这称为“依赖纵横比蚀刻”。继续进行蚀刻工艺以完成密集特征的蚀刻会导致将开口特征蚀刻进正在蚀刻的层下方的层中(如基片)并且损害半导体器件。
对于依赖纵横比的蚀刻，通常的蚀刻工艺参数变化对于降低开口和密集特征之间的微负载具有很小的或者没有作用。因此，所需要的是能够解决上面提到的问题的系统和方法。
发明内容
为了实现前面所述的以及按照本发明的目的，在一个实施例中，提供一种在导电层中蚀刻不同纵横比的特征的方法。该方法包括：利用依赖纵横比的沉积在该导电层上方沉积；利用对该导电层的依赖纵横比的蚀刻将特征蚀刻进该导电层；以及至少重复一次该沉积和该蚀刻。
在另一实施例中，提供一种在导电层中蚀刻不同纵横比的特征的方法。该方法包括：利用依赖纵横比的沉积在该导电层上方沉积；利用对该导电层的依赖纵横比的蚀刻将特征蚀刻进该导电层；以及至少重复一次该沉积和该蚀刻，其中该特征的纵横比大于7∶1，较宽特征的宽度至少是较窄特征的宽度的五倍，该沉积有选择地在较宽特征底部上比较窄特征的底部和该特征的侧壁上沉积更多，该蚀刻有选择地蚀刻该较宽特征比该较窄特征快。
在又一实施例中，提供一种在导电层中蚀刻不同纵横比的特征的设备。该设备包括等离子处理室、气体源和控制器。该等离子处理室包括：形成等离子处理室外壳的室壁；在该等离子处理室外壳内支撑基片的基片支撑件；用于调节该等离子处理室外壳内压力的压力调节器；至少一个电极，用于提供功率至该等离子处理室外壳以维持等离子；至少一个RF功率源，电气连接到该至少一个电极；气体入口，用以将气体提供进该等离子处理室外壳；以及气体出口，用以从该等离子处理室外壳排出气体。
该气体源与该等离子处理室的气体入口流体连通并包括：沉积气体源；以及蚀刻气体源。
该控制器以可控方式连接到该气体源和该等离子处理室的至少一个RF功率源，包括：至少一个处理器；以及计算机可读介质，包括：用于利用依赖纵横比的沉积在该导电层上方沉积的计算机可读代码；用于利用对该导电层的依赖纵横比的蚀刻将特征蚀刻进该导电层的计算机可读代码；以及用于至少重复一次该沉积和该蚀刻的计算机可读代码。
本发明的这些和其他特征将在下面的具体描述中结合附图更详细地说明。
附图说明
在附图中，本发明作为示例而不是作为限制来说明，其中类似的参考标号指出相似的元件，其中：
图1是本发明一个实施例的高层流程图。
图2是可用来蚀刻的等离子处理室的示意图。
图3A-B说明计算机系统，其适于实现用于本发明的实施例的控制器。
图4A-F是按照本发明一个实施例进行处理的堆叠的示意图。
具体实施方式
现在将根据其如在附图中说明的几个实施方式来具体描述本发明。在下面的描述中，阐述许多具体细节以提供对本发明的彻底理解。然而，对于本领域技术人员，显然，本发明可不利用这些具体细节的一些或者全部而实施。在有的情况下，公知的工艺步骤和/或结构没有说明，以避免不必要的混淆本发明。
在具有不同纵横比或不同宽度的特征的半导体器件蚀刻期间，特别是当这些特征的纵横比高时，微负载因为扩散而变成常见的问题。蚀刻化学制剂进入该较宽的开口特征比进入较窄的密集特征快。类似地，该蚀刻工艺的副产物从该较宽的开口特征出来得比该较窄的密集特征快。结果，开口特征(即具有较宽的宽度的特征)比密集特征(即，具有较窄宽度的特征)蚀刻得快。
为了便于理解，图1是用于本发明一个实施例的工艺的高层流程图。图案化有不同纵横比的特征(即，开口和密集特征)的掩模层形成在导电层上方(步骤100)。该开口和密集特征将最终被蚀刻进该导电层。依赖纵横比的沉积在该导电层上方进行(步骤110)。在这个实施例中，该开口(较宽)和密集(较窄)特征使用该导电层上方的掩模或硬掩模来图案化。该导电层上方的沉积必须是依赖纵横比的，从而该开口(较宽)特征内可比该密集(较窄)特征内沉积更多的材料。这个依赖纵横比的沉积是由在蚀刻室中执行沉积时相对低的晶片温度导致的。该沉积过程执行特定的时间。在一个实施例中，该沉积过程在过多的材料沉积在该特征的侧壁上方之前停止，从而这些特征的开口不会明显变窄。
接着，对该导电层进行依赖纵横比的蚀刻(步骤120)。该蚀刻工艺首先蚀刻穿之前在步骤110期间沉积在该导电层上方的沉积物，然后继续蚀刻进该导电层。开口(较宽)和密集(较窄)特征两者都蚀刻进该导电层。并且，该导电层的蚀刻是依赖纵横比的，因为扩散导致该开口(较宽)特征比该密集(较窄)特征更快蚀刻进该导电层。但是因为开口(较宽)特征中有更厚的沉积物，该导电层的蚀刻比该密集(较窄)特征处延迟更多。只要该开口(较宽)特征处的导电层的蚀刻比该密集(较窄)特征处开始得晚，就可以降低或者逆转蚀刻微负载。该蚀刻工艺持续特定时间。
确定该蚀刻工艺是否完成(步骤130)。当所有该开口和密集特征完全蚀刻进该导电层时，该蚀刻工艺完成。换句话说，当达到该导电层中的蚀刻终点时，该蚀刻工艺完成，该蚀刻终点是预先定义的该特征需要向下蚀刻进该导电层的程度或深度。如果该蚀刻工艺还没有完成，重复步骤110和120。如果该蚀刻工艺完成，则停止该蚀刻工艺。在这个实施例中，步骤110和120重复至少一次，但是必要时可重复许多次以完成该导电层的蚀刻。可选地，在该蚀刻工艺完成后，可去除该掩模层(步骤140)。
为了蚀刻该导电层，该导电层和相关的堆叠设在等离子处理室。图2是等离子处理系统200的示意图，包括等离子处理工具201。该等离子处理工具201是电感耦合等离子蚀刻工具并包括其中具有等离子处理室204的等离子反应器202。变压器耦合功率(TCP)控制器250和偏置功率控制器255分别控制TCP电源251和偏置电源256，影响该等离子室204内产生的等离子224。
该TCP功率控制器250设定TCP电源251的设定值，该电源配置将13.56MHz的射频信号(由TCP匹配网络252调谐)提供至设在该等离子室204附近的TCP线圈253。提供RF透明窗254以将TCP线圈253与等离子室204分离，同时允许能量从TCP线圈253传到等离子室204。一种光透明窗265由设在该RF透明窗254孔中的直径大约2.5cm(1英寸)的蓝宝石圆片提供。
该偏置功率控制器255设置偏置电源256的设定值，该电源配置为将RF信号(由偏置匹配网络257调谐)提供至设在该等离子室204内的卡盘电极208，在电极208上方产生直流(DC)偏置，该电极适于接收所处理的基片206，如半导体晶片工件。
气体供应机构或气体源210包括经由气体歧管217连接以将工艺所需的适当的化学制剂提供至该等离子室204内部的多个气体源。一个气体源可以是蚀刻气体源215，其提供用于蚀刻该导电层的适当的化学制剂。另一气体源可以是沉积气体源216，其提供用于沉积在该导电层上的适当的化学制剂。气体排出机构218包括压力控制阀219和排气泵220，并且从该等离子室204内去除颗粒以及维持该等离子室204内特定压力。
温度控制器280通过控制加热器电源284而控制提供在该卡盘电极208内的加热器282的温度。该等离子处理系统200还包括电子控制电路270。该等离子处理系统200还可包括终点检测器260。
图3A和3B说明计算机系统，其适于实现用于本发明一个或多个实施例的控制器235。图3A示出该计算机系统300的一种可能的物理形式。当然，该计算机系统可以具有从集成电路、印刷电路板和小型手持设备到巨型超级计算机的范围内的许多物理形式。计算机系统300包括监视器302、显示器304、机箱306、磁盘驱动器308、键盘310和鼠标312。磁盘314是用来与计算机系统300传入和传出数据的计算机可读介质。
图3B是计算机系统300的框图的一个例子。连接到系统总线320的是各种各样的子系统。处理器322(也称为中央处理单元，或CPU)连接到存储设备，包括存储器324。存储器324包括随机访问存储器(RAM)和只读存储器(ROM)。如本领域所公知的，ROM用作向CPU单向传输数据和指令，而RAM通常用来以双向的方式传输数据和指令。这两种类型的存储器可包括下面描述的任何合适的计算机可读介质。固定磁盘326也是双向连接到CPU322；其提供额外的数据存储并且也包括下面描述的任何计算机可读介质。固定磁盘326可用来存储程序、数据等，并且通常是次级存储介质(如硬盘)，其比主存储器慢。可以理解的是保留在固定磁盘326内的信息可以在适当的情况下作为虚拟存储器以标准的方式结合在存储器324中。可移动磁盘314可以采用下面描述的任何计算机可读介质的形式。
CPU 322还连接到各种输入/输出设备，如显示器304、键盘310、鼠标312和扬声器330。通常，输入/输出设备可以是下面的任何一种：视频显示器、轨迹球、鼠标、键盘、麦克风、触摸显示器、转换器读卡器、磁带或纸带阅读器、书写板、触针、语音或手写识别器、生物阅读器或其他计算机。CPU 322可选地可使用网络接口340连接到另一台计算机或者电信网络。利用这样的网络接口，计划在执行上述方法步骤地过程中，CPU可从网络接收信息或者向网络输出信息。此外，本发明的方法实施方式可在CPU 322上单独执行或者可在如Internet的网络上与共享该处理一部分的远程CPU一起执行。
另外，本发明的实施方式进一步涉及具有计算机可读介质的计算机存储产品，在计算机可读介质上有用于执行各种计算机实现的操作的计算机代码。该介质和计算机代码可以是那些为本发明目的专门设计和构建的，或者它们可以是对于计算机软件领域技术人员来说公知并且可以得到的类型。计算机可读介质的例子包括，但不限于：磁介质，如硬盘、软盘和磁带；光介质，如CD-ROM和全息设备；磁-光介质，如光软盘；以及为了存储和执行程序代码专门配置的硬件设备，如专用集成电路(ASIC)、可编程逻辑器件(PLD)以及ROM和RAM器件。计算机代码的例子包括如由编译器生成的机器代码，以及包含高级代码的文件，该高级代码能够由计算机使用解释器来执行。计算机可读介质还可以是在载波中由计算机数据信号携带的并且表示能够被处理器执行的指令序列的计算机代码。
为了便于理解本发明，图4A-F是按照本发明一个实施例处理的堆叠的示意图。
图4A是堆叠400的剖视示意图，具有基片410，其上方设有蚀刻层420。该蚀刻层420是导电层，如钨(W)、硅化钨(WSi2)或铝(Al)。掩模层430形成在该导电层420上方(步骤100)。该掩模层430可以是碳基掩模(如CH或CF)或氧化物基硬掩模(如SiO)。该掩模层430图案化有开口特征440和密集特征450两者。
该开口特征440的宽度441相对该密集特征450的宽度451大。换句话说，该开口特征440具有比该密集特征450更宽的开口。因此，该开口特征440也可称为“较宽”特征，该密集特征450也可称为“较窄”特征。优选地，该开口或较宽特征440的宽度至少是该密集或较窄特征450的五倍。更优选地，该开口或较宽特征440的宽度至少是该密集或较窄特征450的十倍。最优选地，该开口或较宽特征440的宽度至少是该密集或较窄特征450的二十倍。
在该导电层上方进行的依赖纵横比的沉积持续一定时间(步骤110)。图4B示出在沉积完成之后该堆叠400的剖视示意图。在该开口(较宽、低纵横比)特征440里面、尤其是在其底部的沉积物443比该密集(较窄、高纵横比)特征450里面的沉积物453多，因为沉积化学制剂进到该开口特征440里面比进到该密集特征450里面快。因此，该沉积依赖纵横比。优选地，该开口特征440底部上的沉积物至少是在该密集特征450底部上的两倍。
此外，该沉积是非共形的，从而在这些特征的底部上的沉积物比在这些特征侧壁上方的沉积物多得多。在该特征的侧壁上具有很少或者没有沉积物可防止该特征的开口变窄。在这个示例中，该沉积物可以是氧化硅(SiO)基(如使用SiCl4O2等离子)，或碳或氢氟碳(C-H-(F，Cl，Br))基(如使用CH4/HBr等离子)。在该掩模层430的顶部还可以有一定量的沉积物446、456。
对该导电层进行的依赖纵横比的蚀刻持续一段时间(步骤120)。图4C示出在蚀刻完成之后该堆叠400的剖视示意图。该蚀刻工艺首先蚀刻穿在之前的步骤(步骤110)中沉积在该导电层420上方的该沉积物443、453，然后继续将该特征440、450蚀刻进该导电层420。该沉积物443、453的蚀刻产生导电层420上开口(较宽)特征的蚀刻中的延迟。
该导电层420的蚀刻依赖纵横比。其受到扩散限制。该开口(较宽、低纵横比)特征440的蚀刻比该密集(较窄、高纵横比)特征450快。然而，因为在该开口特征440底部上的沉积物443比在该密集特征450底部上的沉积物453多，其补偿了该开口特征440的较快蚀刻，并且在蚀刻步骤期间，对于开口440和密集450特征两者，导电层420被蚀刻掉近似相同的深度(零微负载)。还可通过改变沉积和蚀刻步骤的时间实现相反的或正的微负载。
确定该导电层的蚀刻是否完成(步骤130)。图4C中，该导电层420还没有完全蚀刻，也就是，该特征还没有到达该导电层420的底部。因此，重复该沉积和蚀刻步骤。
图4D示出该堆叠400在第二个沉积完成之后的剖视示意图。并且，该开口(较宽，低纵横比)特征440里面的沉积物443比该密集(较窄，高纵横比)特征450里面的沉积物453多。一些密集特征450在其底部几乎没有任何沉积物453。在特征的底部上比在特征的侧壁上有更多的沉积物。以及在该掩模层430顶部上还可有一定量的沉积物446、456。
图4E示出该堆叠400在第二个蚀刻完成之后的剖视示意图。此时，该导电层420已经完全蚀刻。也就是，已经到达该导电层420中的蚀刻终点。可停止该工艺。
可选地，可去除该掩模层430(步骤140)。图4F示出仅有该基片410和该导电层420的堆叠400的剖视示意图，该导电层420具有蚀刻进其中的开口440和密集450特征。可去除该掩模层430。
该开口(较宽)特征440的宽度441相对大于该密集(较窄)特征450的宽度451。该开口(较宽)特征440和该密集(较窄)特征450两者的高度442近似相同。因此，该开口(较宽)特征440的纵横比相对低于或小于该密集(较窄)特征450的纵横比。在这个示例中，该导电层420中的特征的纵横比可大于1∶1。在另一示例中，该导电层420中的特征的纵横比可大于7∶1。在第三示例中，该导电层420中的特征的纵横比可大于15∶1。在这个示例中，该密集(较窄)特征的宽度大约30纳米(nm)或更少。该特征的高度大约220nm或更多。
在这个示例中，该沉积和蚀刻步骤仅重复一次，因为在这个示例中，当该导电层420完全蚀刻时，到达该蚀刻终点。在别的示例中，该沉积和蚀刻步骤在必要时可重复许多次以到达该导电层420中预先确定的蚀刻终点。使用多个沉积和蚀刻循环防止在特征的侧壁(轮廓)上沉积过多材料并由此导致的该特征开口缩窄。该方法还提供低掩模腐蚀速率。另外，该沉积和蚀刻步骤可在原位、同一等离子反应器内或在单独的设备中完成。
尽管本发明依照多个实施方式描述，但是存在落入本发明范围内的改变、置换和各种替代等同物。还应当注意，有许多实现本发明方法和设备的可选方式。所以，其意图是下面所附的权利要求解释为包括所有这样的落入本发明主旨和范围内的改变、置换和各种替代等同物。

Claims (10)

1.一种在导电层中蚀刻不同纵横比的特征的方法，包括
利用依赖纵横比的沉积在该导电层上方沉积，其中该沉积有选择地在较宽特征底部比在较窄特征的底部和该特征的侧壁上沉积更多；
利用对该导电层的依赖纵横比的蚀刻将特征蚀刻进该导电层，其中该蚀刻有选择地蚀刻该较宽特征比该较窄特征快，该蚀刻去除沉积物，并且对该较窄特征中的沉积物蚀刻在该较宽特征之前完成，以及该较窄特征处的该导电层的蚀刻在该较宽特征之前开始；
至少重复一次该沉积和该蚀刻；
其中该沉积在该特征被明显缩窄之前停止。
2.根据权利要求1所述的方法，其中该沉积中沉积硅氧化物基或氢氟碳基沉积物。
3.根据权利要求2所述的方法，其中该导电层从钨(W)、硅化钨(WSi2)和铝(Al)组成的组中选取。
4.根据权利要求3所述的方法，其中该特征的纵横比大于7∶1。
5.根据权利要求4所述的方法，其中较宽特征的宽度至少是较窄特征的宽度的五倍。
6.根据权利要求5所述的方法，其中较窄特征的宽度不大于30纳米。
7.一种在导电层中蚀刻不同纵横比的特征的方法，包括：
利用依赖纵横比的沉积在该导电层上方沉积；
利用对该导电层的依赖纵横比的蚀刻将特征蚀刻进该导电层；以及
至少重复一次该沉积和该蚀刻，
其中
该特征的纵横比大于7∶1，
较宽特征的宽度至少是较窄特征的宽度的五倍，
该沉积有选择地在较宽特征底部比较窄特征的底部和该特征的侧壁上沉积更多，以及
该蚀刻有选择地蚀刻该较宽特征比该较窄特征快。
8.根据权利要求7所述的方法，其中该蚀刻去除该沉积物，并且该较窄特征中的沉积物蚀刻在该较宽特征之前完成。
9.根据权利要求7所述的方法，其中对该较窄特征处的导电层的蚀刻在该较宽特征之前进行。
10.根据权利要求7所述的方法，其中该沉积在该特征被明显缩窄之前停止。
CN2008800187627A 2007-06-04 2008-06-02 在蚀刻高纵横比结构中降低微负载的方法 Expired - Fee Related CN101730930B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/757,950 US7629255B2 (en) 2007-06-04 2007-06-04 Method for reducing microloading in etching high aspect ratio structures
US11/757,950 2007-06-04
PCT/US2008/065512 WO2008151120A1 (en) 2007-06-04 2008-06-02 Method for reducing microloading in etching high aspect ratio structures

Publications (2)

Publication Number Publication Date
CN101730930A CN101730930A (zh) 2010-06-09
CN101730930B true CN101730930B (zh) 2013-04-10

Family

ID=40087194

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008800187627A Expired - Fee Related CN101730930B (zh) 2007-06-04 2008-06-02 在蚀刻高纵横比结构中降低微负载的方法

Country Status (6)

Country Link
US (1) US7629255B2 (zh)
JP (1) JP5632280B2 (zh)
KR (1) KR101494923B1 (zh)
CN (1) CN101730930B (zh)
TW (1) TWI473161B (zh)
WO (1) WO2008151120A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9771648B2 (en) 2004-08-13 2017-09-26 Zond, Inc. Method of ionized physical vapor deposition sputter coating high aspect-ratio structures
US7749398B2 (en) * 2006-09-29 2010-07-06 Tokyo Electron Limited Selective-redeposition sources for calibrating a plasma process
US8058176B2 (en) * 2007-09-26 2011-11-15 Samsung Electronics Co., Ltd. Methods of patterning insulating layers using etching techniques that compensate for etch rate variations
CN102969240B (zh) * 2007-11-21 2016-11-09 朗姆研究公司 控制对含钨层的蚀刻微负载的方法
JP5223878B2 (ja) * 2010-03-30 2013-06-26 株式会社デンソー 半導体装置の製造方法
US8563428B2 (en) * 2010-09-17 2013-10-22 Applied Materials, Inc. Methods for depositing metal in high aspect ratio features
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US8377632B2 (en) * 2011-05-29 2013-02-19 Nanya Technology Corp. Method of reducing microloading effect
JP6027551B2 (ja) * 2012-02-01 2016-11-16 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
CN103663357B (zh) * 2012-09-18 2017-07-07 无锡华润上华半导体有限公司 硅的刻蚀方法
CN104658882B (zh) * 2013-11-25 2017-09-01 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法
JP6289996B2 (ja) * 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
US9741563B2 (en) * 2016-01-27 2017-08-22 Lam Research Corporation Hybrid stair-step etch
US11289402B2 (en) 2019-02-22 2022-03-29 Samsung Electronics Co., Ltd. Semiconductor device including TSV and method of manufacturing the same
KR20210018633A (ko) 2019-08-07 2021-02-18 삼성전자주식회사 반도체 소자
JP2021028968A (ja) * 2019-08-13 2021-02-25 東京エレクトロン株式会社 基板および基板処理方法
CN115380365A (zh) * 2020-02-13 2022-11-22 朗姆研究公司 具有无穷大选择性的高深宽比蚀刻
CN117219506B (zh) * 2023-11-09 2024-03-12 深圳基本半导体有限公司 一种消除刻蚀负载效应的方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040023499A1 (en) * 2002-08-02 2004-02-05 Kay Hellig Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits
JP2004241586A (ja) * 2003-02-05 2004-08-26 Fujitsu Ltd 半導体装置の製造方法
CN1573936A (zh) * 2003-06-23 2005-02-02 日立环球储存科技荷兰有限公司 磁头线圈系统及其嵌埋/反应离子刻蚀方法
CN1672240A (zh) * 2002-07-24 2005-09-21 优利讯美国有限公司 使用交替淀积和蚀刻以及脉冲等离子体对高纵横比soi结构进行没有切口的蚀刻
CN1802730A (zh) * 2003-04-09 2006-07-12 兰姆研究有限公司 用于利用气体化学剂周期调制的等离子体蚀刻的方法
CN1855382A (zh) * 2005-04-06 2006-11-01 亿恒科技股份公司 在半导体衬底中蚀刻沟槽的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115900A (ja) 1994-10-18 1996-05-07 Sony Corp シリコン系材料層のパターニング方法
JP2000031128A (ja) * 1998-05-06 2000-01-28 Mitsubishi Electric Corp エッチング処理装置及びエッチング処理方法、並びに半導体装置の製造方法及び半導体装置
DE69942034D1 (de) * 1998-11-04 2010-04-01 Surface Technology Systems Plc Verfahren zur ätzung eines substrats
US6251791B1 (en) 1999-07-20 2001-06-26 United Microelectronics Corp. Eliminating etching microloading effect by in situ deposition and etching
US7105098B1 (en) * 2002-06-06 2006-09-12 Sandia Corporation Method to control artifacts of microstructural fabrication
JP5089850B2 (ja) * 2003-11-25 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
TWI255502B (en) * 2005-01-19 2006-05-21 Promos Technologies Inc Method for preparing structure with high aspect ratio

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1672240A (zh) * 2002-07-24 2005-09-21 优利讯美国有限公司 使用交替淀积和蚀刻以及脉冲等离子体对高纵横比soi结构进行没有切口的蚀刻
US20040023499A1 (en) * 2002-08-02 2004-02-05 Kay Hellig Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits
CN1672256A (zh) * 2002-08-02 2005-09-21 先进微装置公司 缩小集成电路的接触部尺寸以制造多阶层接触的方法
JP2004241586A (ja) * 2003-02-05 2004-08-26 Fujitsu Ltd 半導体装置の製造方法
CN1802730A (zh) * 2003-04-09 2006-07-12 兰姆研究有限公司 用于利用气体化学剂周期调制的等离子体蚀刻的方法
CN1573936A (zh) * 2003-06-23 2005-02-02 日立环球储存科技荷兰有限公司 磁头线圈系统及其嵌埋/反应离子刻蚀方法
CN1855382A (zh) * 2005-04-06 2006-11-01 亿恒科技股份公司 在半导体衬底中蚀刻沟槽的方法

Also Published As

Publication number Publication date
KR101494923B1 (ko) 2015-02-23
WO2008151120A1 (en) 2008-12-11
JP5632280B2 (ja) 2014-11-26
TWI473161B (zh) 2015-02-11
JP2010529679A (ja) 2010-08-26
TW200903634A (en) 2009-01-16
CN101730930A (zh) 2010-06-09
US7629255B2 (en) 2009-12-08
US20080296736A1 (en) 2008-12-04
KR20100035140A (ko) 2010-04-02

Similar Documents

Publication Publication Date Title
CN101730930B (zh) 在蚀刻高纵横比结构中降低微负载的方法
CN101952944B (zh) 控制对含钨层的蚀刻微负载的方法及其设备
CN101461044B (zh) 没有残余物的硬掩模修整
CN101606232B (zh) 脉冲超高纵横比电介质蚀刻
CN101675505B (zh) 硬掩模开口以及利用硬掩模开口的蚀刻形貌控制
CN101715604B (zh) 深硅刻蚀上掩膜底切的最小化
CN101061436B (zh) 包括具有氢流速渐变的光刻胶等离子体老化步骤的蚀刻方法
CN102089868B (zh) 用于降低极低频线宽粗糙度的方法和设备
CN101726993B (zh) 双层、三层掩模cd控制
US8304262B2 (en) Wiggling control for pseudo-hardmask
CN101779277B (zh) 用于蚀刻设在反射层下方的介电层的方法和设备
CN101971291B (zh) 双掩模自对准双图案化技术(SaDPT)工艺
CN101606231B (zh) 超高纵横比电介质刻蚀
CN101371336B (zh) 鳍结构成形
CN101584027B (zh) 减少刻蚀过程中的线路末端缩短
CN102027577B (zh) 选择性的感应双图案化
CN103105744A (zh) 具有减小的线条边缘粗糙度的蚀刻特征
CN102318037B (zh) 利用arc层打开的cd偏置负载控制
CN102598227A (zh) 修复低-k介电质损坏的方法
CN101556920B (zh) 高k介电材料的选择性蚀刻
CN101485006B (zh) 相变合金蚀刻
CN101060080B (zh) 在介电层中蚀刻特征的方法
CN101558479A (zh) 用于氢氟碳蚀刻的粘着层

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130410

CF01 Termination of patent right due to non-payment of annual fee