CN1855382A - 在半导体衬底中蚀刻沟槽的方法 - Google Patents
在半导体衬底中蚀刻沟槽的方法 Download PDFInfo
- Publication number
- CN1855382A CN1855382A CNA2006100898566A CN200610089856A CN1855382A CN 1855382 A CN1855382 A CN 1855382A CN A2006100898566 A CNA2006100898566 A CN A2006100898566A CN 200610089856 A CN200610089856 A CN 200610089856A CN 1855382 A CN1855382 A CN 1855382A
- Authority
- CN
- China
- Prior art keywords
- etch cycle
- protection lining
- described groove
- groove
- deposition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 66
- 238000005530 etching Methods 0.000 title claims abstract description 42
- 239000000758 substrate Substances 0.000 title claims abstract description 24
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 229910010272 inorganic material Inorganic materials 0.000 claims abstract description 6
- 239000011147 inorganic material Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims description 27
- 230000008021 deposition Effects 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 239000000126 substance Substances 0.000 claims description 13
- 238000011066 ex-situ storage Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims 4
- 230000001681 protective effect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 13
- 239000000654 additive Substances 0.000 description 11
- 239000011241 protective layer Substances 0.000 description 5
- 229910003902 SiCl 4 Inorganic materials 0.000 description 4
- 150000003254 radicals Chemical class 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- JLTRXTDYQLMHGR-UHFFFAOYSA-N trimethylaluminium Chemical compound C[Al](C)C JLTRXTDYQLMHGR-UHFFFAOYSA-N 0.000 description 2
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910020175 SiOH Inorganic materials 0.000 description 1
- 238000003723 Smelting Methods 0.000 description 1
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- NHSBNIBUVXTUML-UHFFFAOYSA-N hydroxy-[(2-methylpropan-2-yl)oxy]silane Chemical compound CC(C)(C)O[SiH2]O NHSBNIBUVXTUML-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000013047 polymeric layer Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
- H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Plasma & Fusion (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明涉及一种在半导体衬底中蚀刻沟槽的方法。更确切地说，本发明涉及一种蚀刻深沟槽的方法，例如纵横比为30和更高的深沟槽。根据本发明的实施方案，在半导体衬底上蚀刻沟槽的方法包括其中将沟槽蚀刻至第一深度的第一蚀刻循环。之后，在所述沟槽的侧壁的至少上部沉积保护衬层。所述保护衬层包括无机材料。经过至少一次第二蚀刻循环，该沟槽被蚀刻至其最终深度。
Description
技术领域
[0001]本发明涉及在半导体衬底中构成沟槽的方法。更具体地说，本发明涉及蚀刻纵横比为30和更高的深沟槽的方法。
背景技术
[0002]已公开的欧洲专利申请EP 1 420 438中描述了在半导体衬底中蚀刻沟槽的方法。该方法使用了多个包括等离子蚀刻与沉积阶段的处理循环。在蚀刻阶段中对衬底偏压电源进行脉冲处理。在沉积阶段中在沟槽的侧壁上形成保护涂层或保护层。该保护层保护侧壁，并阻止其上的进一步蚀刻。因此，可主要蚀刻沟槽的底部，且得到高纵横比。
[0003]已知的方法使用聚合物涂层作为保护层。该涂层在“原位(in situ)”沉积，即在进行蚀刻阶段的同一处理室内。为了得到上述的目标沟槽深度，不得不采用多个等离子蚀刻和沉积阶段。
发明内容
[0004]一方面，本发明提供了一种蚀刻具有大纵横比和平滑侧壁的沟槽的方法。本发明还进一步提供了一种便于实施的方法。
[0005]根据本发明的优选实施例的方法包括将沟槽蚀刻至第一深度的第一蚀刻循环(a first etch cycle)。之后，将包含无机材料的保护层或保护衬层沉积在至少所述沟槽的侧壁的上部。在至少一次第二蚀刻(a second etch cycle)期间，将沟槽蚀刻至其最终深度。下文中，术语“保护衬层”和“保护层”为同义词。
[0006]根据本发明的实施方案，保护衬层由无机材料组成。相比现有技术中使用聚合物层的方法，本发明的保护衬层具有大得多的蚀刻选择率。因此，第二蚀刻循环可以进行更长的时间，并可获得更大的蚀刻深度。结果，要获得沟槽的目标深度所需要的等离子蚀刻和沉积阶段就更少。甚至可能仅进行一次第二蚀刻循环就达到最终深度；在此情况下就没有必要沉积第二保护衬层。
[0007]根据本发明的一个优选实施方案，以非原位(ex situ)方式沉积所述保护衬层。这就意味着要从实施第一蚀刻循环的蚀刻室中移出所述衬底。在一个单独处理中沉积所述保护衬层，可以单独对其进行优化；因此，没有必要考虑在第一蚀刻循环中必需或有利的工艺参数，因为蚀刻循环和沉积步骤是分开的，并且彼此完全独立。
[0008]沉积保护衬层前应该对衬底表面进行清洁。从第一蚀刻步骤中移除蚀刻副产物可以提高保护衬层的质量，并保持或加大沟槽开口。与现有技术方法相反，当衬底移出加工室时这样的附加清理步骤很容易实现，这要归功于“非原位(ex situ)”处理。
[0009]为了实现生产成本最小化，达到沟槽最终深度只需经过两次蚀刻循环。如上所述，由于使用了无机保护衬层，通常两次蚀刻循环足够了。
[0010]举例而言，所述保护衬层可以包含氧化物、氮化物或氧氮化物(例如氧化硅、氮化硅或氧氮化硅)或者由氧化物、氮化物或氧氮化物构成。但是，优选所述保护衬层包含第二蚀刻循环产生的副产物或化学结构类似于该副产物的材料，或由所述材料构成。在后面的情况中，所述保护衬层将长时间的抵御蚀刻化学物质。
[0011]如果，例如，在第一或在第二蚀刻循环中产生了作为副产物的氧化硅，所述保护衬层就最好由PECVD氧化物构成。
[0012]可以使用包括HBr、NF3和O2的气体混合物实施第一蚀刻循环。
[0013]可以使用与第一蚀刻循环相同的气体混合物(HBr、NF3和O2)实施第二蚀刻循环。
[0014]也可以使用包括SF6和C4F8的气体混合物实施第二蚀刻循环。可以应用一种在欧洲专利公开EP 0625285和美国专利No.5,501,893中详细描述的所谓“BOSCH”法，在此引入上述二者作为参考。
[0015]可选择的是，可以使用包括SF6和O2的气体混合物实施第二蚀刻循环。优选使用一种在“Dussart R.等人，Micromech Microeng.12，页码190-196，(2004)”中详细描述的所谓“Kryo法”，在此引入该文章作为参考。
[0016]根据本发明的另一优选实施例，所述保护衬层是一个只覆盖所述沟槽的侧壁，而不覆盖所述沟槽的底部的非共形层(non-conformal layer)。所述保护衬层可以通过CVD法、熔炉法(furnaceprocess)或不补偿型原子层沉积(starved ALD)法加以沉积。可选择的是，可以通过硅烷醇-ALD法沉积所述保护衬层。详见“Hausmann D.等人，Science，Vol.298，页码402-406(2002)”，在此引入该文章作为参考。
[0017]可选择的是，所述保护衬层可以是覆盖所述沟槽的侧壁和所述沟槽的底部的共形层。因此，在进一步蚀刻沟槽之前，要先将所述保护衬层从所述沟槽的底部移除。然而，为了达到高纵横比，所述沟槽的侧壁的上部应该依然被保护衬层所覆盖，同时从第一蚀刻步骤起就保留侧壁的轮廓(profile)。
[0018]可以在第二蚀刻循环中将所述保护衬层从所述沟槽的底部移除。可选择的是，所述保护衬层可以在一个附加蚀刻步骤当中移除，该附加蚀刻步骤在第二蚀刻循环开始前进行。该附加蚀刻步骤可以“原位(in-situ)”或“非原位(ex-situ)”方式进行，这意味着在与实施第二蚀刻步骤相同的蚀刻反应器或不同的蚀刻反应器。
附图说明
[0019]为了便于理解本发明上述和其他优点和目的，下面将参照显示于附图中的本发明具体实施方案，对上面简要介绍的发明进行更加详细的描述。需要理解的是，这些示意图仅描述本发明的典型实施方案，不要因此认为其限制了本发明的范围。通过使用下列附图，对本发明的其他特性和细节进行描述和解释：
[0020]图1表示根据现有技术方法蚀刻的衬底；
[0021]图2-4表示本发明方法的第一实施方案，其中使用了非共形保护衬层；以及
[0022]图5-10表示本发明方法的第二实施方案，其中使用了共形保护衬层。
具体实施方式
[0023]参考附图，本发明的优选实施例将得到最佳理解，附图中相同的部件始终都由相同的数字标出。
[0024]容易理解的是，如图中所描述和说明的本发明中的处理步骤可以选自多种不同的加工步骤。因此，下面对本发明实施方案的详述，如图2-10中所示并非要限制所要求保护的本发明的范围，而仅仅是描述了本发明目前的优选实施方案。
[0025]本发明提供了一种在半导体衬底中蚀刻沟槽的方法。参照图1，描述了根据现有技术方法蚀刻的硅质衬底10。该衬底10由提供开口30的结构掩膜层20所覆盖。通过这个开口30，蚀刻化学物质被引至未覆盖的衬底表面之上，以便将沟槽40蚀刻进衬底10。该蚀刻化学物质用箭头50表示。从图1中可以看出，蚀刻化学物质50增加了沟槽40的宽度W1，从而通过横向蚀刻原本垂直的侧壁损坏侧壁60。所述横向损坏随着沟槽蚀刻时间的增加而增加。由于该蚀刻方式，大大降低了可实现的纵横比。
[0026]为了避免在横向方向上不希望的蚀刻率，并为了增大纵横比，本发明至少在所述沟槽的侧壁的上部使用了保护衬层。
[0027]图2-4显示本发明方法的第一示例性实施方案。根据此第一实施方式，在后面的蚀刻步骤中在蚀刻形成高纵横比的同时，为了避免沟槽上部的横向蚀刻，使用非共形保护衬层。后面将对此作更详细的解释。
[0028]图2中显示了位于衬底10顶部的结构掩膜层20。在第一蚀刻循环中，将沟槽40蚀刻至第一深度d1。例如，可以使用下列优选的蚀刻参数组之一实施第一蚀刻循环：
参数组1：
气体混合物：HBr、O2、He-O2、NF3，
可能的气体添加剂：SiF4、HCl、SiCl4、Ar、SF6、He
压力范围：50-200mT
温度范围：50-100℃
参数组2：
气体混合物：SF6、O2
可能的气体添加剂：Ar、NF3、HCl、He-O2、He
压力范围：5-300mT
温度范围：-150-+50℃
[0029]然后，将衬底10从蚀刻室中移出并清洁。之后，在掩膜层20和侧壁60的上部110之上沉积保护衬层100。操作该沉积步骤，以便使保护衬层100为非共形的；相应地，侧壁60的下部120和沟槽40的底部130保持不被覆盖的状态。例如，可以使用下列优选的沉积参数组之一来沉积保护衬层；每一组参数都确保所述保护衬层为非共形并由无机材料构成：
参数组1：
气体混合物：三甲基铝(Me3Al)、H2O、O3
三(叔丁氧基)硅烷醇((ButO)3SiOH)
温度范围：150-400℃
参数组2：
气体混合物：三甲基铝(Me3Al)、H2O、O3
压力范围：100-500mT
温度范围：150-400℃
参数组3：
气体混合物：TEOS
压力范围：0,1-0,5Torr
温度范围：500-800℃
[0030]图3中显示了具有被覆盖的侧壁60的最终的沟槽40。
[0031]在完成了对保护衬层100的沉积后，实施第二蚀刻循环，其中将沟槽40蚀刻至最终深度d2。图4中显示第二蚀刻循环。箭头135表示蚀刻自由基(etch radical)和/或蚀刻离子在侧壁60的上部110中被保护衬层100反射，并引至沟槽40的底部130。因此，上部110中的侧壁60将不会被蚀刻，并且避免了沟槽上部变宽。这样，蚀刻自由基和/或蚀刻离子被向下送至底部130，以便主要蚀刻底部。
[0032]例如，可以使用下列优选的蚀刻参数组之一实施第二蚀刻循环：
参数组1：
气体混合物：HBr、O2、He-O2、NF3，
可能的气体添加剂：SiF4、HCl、SiCl4、Ar、SF6、He
压力范围：50-200mT
温度范围：50-100℃
参数组2：
气体混合物：SF6、O2
可能的气体添加剂：Ar、NF3、HCl、He-O2、He
压力范围：3-300mT
温度范围：-150-+50℃
参数组3：
气体混合物：SF6、C4F8
可能的气体添加剂：Ar、NF3、HCl、O2、He-O2
压力范围：3-500mT
温度范围：0-90℃
[0033]根据本发明的第一示例性实施方案，如上面参照图2-4所解释的，以非原位方式进行保护衬层100的沉积。这样能够使保护衬层100的沉积步骤独立于两个蚀刻循环而得到优化。
[0034]如图4所示，优选只使用两个蚀刻循环达到目标蚀刻深度d2。由于位于侧壁60上部110之上的保护衬层100，可以在第二蚀刻循环中使用大量蚀刻离子或蚀刻自由基，同时保护了侧壁110的上部。
[0035]图5-10显示了本发明方法的第二示例性实施方案。根据此第二示例性实施方案，使用一个共形保护衬层以增加沟槽的纵横比；后面将对这一点作更为详细的解释。
[0036]图5勾画了由第一掩膜次层(the first mask sub layer)210和第二掩膜次(sub)层220组成的结构掩膜20。所述第一掩膜次(sub)层210可以由氧化物材料构成，而该第二掩膜次(sub)层220可以由氮化物材料构成。
[0037]在第一蚀刻循环中将沟槽40蚀刻至衬底10内的第一深度d1(见图6)。例如，可以使用下列优选的蚀刻参数组之一实施第一蚀刻循环：
参数组1：
气体混合物：HBr、O2、He-O2、NF3，
可能的气体添加剂：SiF4、HCl、SiCl4、Ar、SF6、He
压力范围：50-200mT
温度范围：50-100℃
参数组2：
气体混合物：SF6、O2
可能的气体添加剂：Ar、NF3、HCl、He-O2、He
压力范围：5-300mT
温度范围：-150-+50℃
[0038]下面的解释明确指明的是参数组1。如图6中所示，在侧壁60上出现了蚀刻材料300的再沉积。由于衬底10由硅构成，所以再沉积的蚀刻材料300由被溴污染了的氧化硅构成。该再沉积材料300减小了掩膜开口30的尺寸，因此一旦蚀刻深度d1达到约3.5μm，第一蚀刻循环几乎就停止了。
[0039]之后，清洁衬底10并移除再沉积材料300。这是以非原位方式完成的，即在进行蚀刻循环的加工室之外。最终的结构显示于图7中。清洁衬底100的步骤可以包括以下步骤：湿化学NH4OH/H2O2处理或湿化学HCl/H2O2处理或湿化学稀释的HF处理。每一处理之后都进行DI水清洗处理。
[0040]之后，在掩膜层20和侧壁60上沉积保护衬层100。操作该沉积步骤以便所述保护衬层100是一个共形层；且侧壁60的上部110和下部120以及沟槽40的底部130得到覆盖。例如，可以使用下列优选的沉积参数组之一来沉积保护衬层100；每一组参数都确保保护衬层100是一个共形层并由无机材料构成：
参数组1：
气体混合物：O3(臭氧)
可能的气体添加剂：O2、H2O、Ar、SiH4、N2
压力范围：10-30Torr
温度范围：300-500℃
参数组2：
气体混合物：TEOS
压力范围：0,5-5Torr
温度范围：500-800℃
参数组3：
气体混合物：N2O、NH3
压力范围：1-10Torr
温度范围：300-500℃
参数组4：
气体混合物：SiH2Cl2、NH3
压力范围：50-300mT
温度范围：600-900℃
[0041]具有被覆盖的侧壁60的沟槽40显示于图8中。
[0042]完成保护衬层100的沉积后，实施第二蚀刻循环，其中将沟槽40蚀刻至其最终深度d2。图9中显示了第二蚀刻循环。例如使用下列优选的蚀刻参数组实施第二蚀刻循环：
参数组1：
气体混合物：HBr、O2、He-O2、NF3，
可能的气体添加剂：SiF4、HCl、SiCl4、Ar、SF6、He
压力范围：50-200mT
温度范围：50-100℃
参数组2：
气体混合物：SF6、O2
可能的气体添加剂：Ar、NF3、HCl、He-O2、He
压力范围：3-300mT
温度范围：-150-+50℃
参数组3：
气体混合物：SF6、C4F8
可能的气体添加剂：Ar、NF3、HCl、O2、He-O2
压力范围：3-500mT
温度范围：0-90℃
[0043]下列解释明确指的是参数组1。如图9中所示，在第二蚀刻循环中，蚀刻材料300再沉积于侧壁60上。还可以看到，蚀刻气体冲击上部掩膜层210，并最终将其完全除去。图10显示了最终的结构。
[0044]根据所描述的本发明第二示例性实施方案，如上所解释的，保护衬层100以非原位(ex-situ)方式进行沉积。这样可以使保护衬层的沉积步骤独立于两个蚀刻循环而得到优化。
Claims (31)
1、一种在半导体衬底内蚀刻沟槽的方法，该方法包括：
实施第一蚀刻循环，其中将沟槽蚀刻至第一深度；
至少在所述沟槽的侧壁的上部沉积保护衬层，其中所述保护衬层由无机材料构成；以及
实施至少一次第二蚀刻循环，其中将所述沟槽蚀刻至最终深度。
2、权利要求1的方法，其中以非原位方式沉积所述保护衬层。
3、权利要求2的方法，其还包括在沉积所述保护衬层之前清洗所述衬底的表面。
4、权利要求3的方法，其中仅进行一次第二蚀刻循环来达到沟槽的最终深度。
5、权利要求4的方法，其中所述保护衬层包含氧化物、氮化物或氧氮化物。
6、权利要求5的方法，其中所述保护衬层包含氧化硅、氮化硅或氧氮化硅。
7、权利要求4的方法，其中所述保护衬层包含与在第二蚀刻循环中产生的副产物相同或化学结构相似的材料。
8、权利要求7的方法，其中进行第一或第二蚀刻循环，以产生作为副产物的氧化硅。
9、权利要求8的方法，其中所述保护衬层由PECVD氧化物构成。
10、权利要求4的方法，其中在横向上以第一蚀刻选择率实施第一蚀刻循环，并在横向上以第二蚀刻选择率实施第二蚀刻循环，其中第二蚀刻选择率大于第一蚀刻选择率。
11、权利要求4的方法，其中实施第一蚀刻循环包括向所述衬底施用含有HBr/NF3/O2的气体混和物。
12、权利要求4的方法，其中实施第二蚀刻循环包括向所述衬底施用含有SF6/C4F8的气体混合物或含有SF6/O2的气体混和物。
13、权利要求4的方法，其中所述保护衬层是覆盖所述沟槽的侧壁区域而不覆盖所述沟槽的底部的非共形层。
14、权利要求4的方法，其中所述保护衬层的沉积包括用CVD法或ALD法沉积所述保护衬层。
15、权利要求4的方法，其中所述保护衬层的沉积包括沉积覆盖所述沟槽的侧壁和所述沟槽的底部的共形层，和
从所述沟槽的底部移除共形层，从而至少保持所述侧壁的上部被所述共形层所覆盖。
16、权利要求15的方法，其中在第二蚀刻循环开始前从所述沟槽的底部移除所述共形衬层。
17、权利要求15的方法，其中在第二蚀刻循环过程中从所述沟槽的底部移除所述保护衬层。
18、权利要求1的方法，其中仅进行一次第二蚀刻循环以达到所述沟槽的最终深度。
19、权利要求1的方法，其中所述保护衬层包含氧化物、氮化物或氧氮化物。
20、权利要求19的方法，其中所述保护衬层包含氧化硅、氮化硅或氧氮化硅。
21、权利要求1的方法，其中所述保护衬层包含与在第一或第二蚀刻循环中产生的副产物相同或化学结构相似的材料。
22、权利要求21的方法，其中进行第一或第二蚀刻循环，以产生作为副产物的氧化硅。
23、权利要求22的方法，其中所述保护衬层由PECVD氧化物构成。
24、权利要求1的方法，其中在横向上以第一蚀刻选择率实施第一蚀刻循环，并在横向上以第二蚀刻选择率实施第二蚀刻循环，其中第二蚀刻选择率大于第一蚀刻选择率。
25、权利要求1的方法，其中实施第一蚀刻循环包括向所述衬底施用含有HBr/NF3/O2的气体混和物。
26、权利要求1的方法，其中实施第二蚀刻循环包括向所述衬底施用含有SF6/C4F8的气体混合物或含有SF6/O2的气体混和物。
27、权利要求1的方法，其中沉积所述保护衬层包括沉积覆盖所述沟槽的侧壁区域而不覆盖所述沟槽的底部的非共形层。
28、权利要求27的方法，其中用CVD法或ALD法沉积所述保护衬层。
29、权利要求1的方法，其中保护衬层的沉积包括沉积覆盖所述沟槽的侧壁和所述沟槽的底部的共形层，和
从所述沟槽的底部移除所述共形层，从而至少保持所述侧壁的上部被所述共形层所覆盖。
30、权利要求29的方法，其中在第二蚀刻循环开始前从所述沟槽的底部移除所述共形衬层。
31、权利要求30的方法，其中在第二蚀刻循环过程中从所述沟槽的底部移除所述保护衬层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/100,325 US20060264054A1 (en) | 2005-04-06 | 2005-04-06 | Method for etching a trench in a semiconductor substrate |
| US11/100,325 | 2005-04-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1855382A true CN1855382A (zh) | 2006-11-01 |
Family
ID=37195435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100898566A Pending CN1855382A (zh) | 2005-04-06 | 2006-04-06 | 在半导体衬底中蚀刻沟槽的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20060264054A1 (zh) |
| CN (1) | CN1855382A (zh) |
| TW (1) | TW200710988A (zh) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2077577A1 (en) * | 2006-11-22 | 2009-07-08 | Sumitomo Precision Products Co., Ltd. | Silicon structure with opening having high aspect ratio, method for manufacturing the silicon structure, apparatus for manufacturing the silicon structure, program for manufacturing the silicon structure, and method for manufacturing etching mask for the silicon structure |
| CN102484066A (zh) * | 2010-01-26 | 2012-05-30 | 株式会社爱发科 | 干式蚀刻法 |
| CN101459060B (zh) * | 2007-12-12 | 2012-08-15 | 精工电子有限公司 | 半导体装置的制造方法 |
| CN101730930B (zh) * | 2007-06-04 | 2013-04-10 | 朗姆研究公司 | 在蚀刻高纵横比结构中降低微负载的方法 |
| CN104752197A (zh) * | 2013-12-29 | 2015-07-01 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 基片刻蚀方法 |
| CN105144382A (zh) * | 2013-03-15 | 2015-12-09 | 美光科技公司 | 制造集成结构的方法和形成垂直堆叠存储器单元的方法 |
| CN106024587A (zh) * | 2010-03-10 | 2016-10-12 | 应用材料公司 | 循环氧化与蚀刻的设备及方法 |
| CN107658305A (zh) * | 2017-08-31 | 2018-02-02 | 长江存储科技有限责任公司 | 一种半导体刻蚀方法及其形成结构 |
| CN111261507A (zh) * | 2018-11-30 | 2020-06-09 | 台湾积体电路制造股份有限公司 | 用于制造半导体布置的方法 |
| CN112352304A (zh) * | 2018-07-30 | 2021-02-09 | 东京毅力科创株式会社 | 处理基板的方法、处理装置以及处理系统 |
| CN112786537A (zh) * | 2021-02-05 | 2021-05-11 | 长鑫存储技术有限公司 | 存储器的制备方法及存储器 |
| WO2021233269A1 (zh) * | 2020-05-22 | 2021-11-25 | 长鑫存储技术有限公司 | 半导体器件中孔、半导体器件的制备方法及半导体器件 |
| CN113707552A (zh) * | 2020-05-20 | 2021-11-26 | 广东汉岂工业技术研发有限公司 | 凹陷结构的刻蚀方法以及凹陷结构 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4488999B2 (ja) * | 2005-10-07 | 2010-06-23 | 株式会社日立ハイテクノロジーズ | エッチング方法およびエッチング装置 |
| TWI413174B (zh) * | 2007-06-29 | 2013-10-21 | Nanya Technology Corp | 一種製作深溝渠的方法 |
| JP5203340B2 (ja) * | 2009-12-01 | 2013-06-05 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
| US8481400B2 (en) | 2010-09-17 | 2013-07-09 | Infineon Technologies Ag | Semiconductor manufacturing and semiconductor device with semiconductor structure |
| CN102737984B (zh) * | 2012-07-06 | 2015-08-05 | 中微半导体设备(上海)有限公司 | 半导体结构的形成方法 |
| JP6373150B2 (ja) * | 2014-06-16 | 2018-08-15 | 東京エレクトロン株式会社 | 基板処理システム及び基板処理方法 |
| US9944516B2 (en) * | 2015-04-29 | 2018-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | High aspect ratio etch without upper widening |
| WO2020041213A1 (en) * | 2018-08-24 | 2020-02-27 | Lam Research Corporation | Metal-containing passivation for high aspect ratio etch |
| TWI759754B (zh) * | 2020-06-03 | 2022-04-01 | 台灣奈米碳素股份有限公司 | 製作半導體裝置的溝槽結構的乾式蝕刻製程 |
| US20240332031A1 (en) * | 2023-03-30 | 2024-10-03 | Applied Materials, Inc. | Method for etching high aspect ratio structures |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5112772A (en) * | 1991-09-27 | 1992-05-12 | Motorola, Inc. | Method of fabricating a trench structure |
| DE4241045C1 (de) * | 1992-12-05 | 1994-05-26 | Bosch Gmbh Robert | Verfahren zum anisotropen Ätzen von Silicium |
| JPH08186099A (ja) * | 1994-12-29 | 1996-07-16 | Sharp Corp | レジストのアッシング方法 |
| EP0729175A1 (en) * | 1995-02-24 | 1996-08-28 | International Business Machines Corporation | Method for producing deep vertical structures in silicon substrates |
| EP0959496B1 (en) * | 1998-05-22 | 2006-07-19 | Applied Materials, Inc. | Methods for forming self-planarized dielectric layer for shallow trench isolation |
| US6180480B1 (en) * | 1998-09-28 | 2001-01-30 | International Business Machines Corporation | Germanium or silicon-germanium deep trench fill by melt-flow process |
| EP1077475A3 (en) * | 1999-08-11 | 2003-04-02 | Applied Materials, Inc. | Method of micromachining a multi-part cavity |
| FR2826179A1 (fr) * | 2001-06-14 | 2002-12-20 | St Microelectronics Sa | Tranchee d'isolement profonde et procede de realisation |
| US20040097077A1 (en) * | 2002-11-15 | 2004-05-20 | Applied Materials, Inc. | Method and apparatus for etching a deep trench |
| US7482178B2 (en) * | 2003-08-06 | 2009-01-27 | Applied Materials, Inc. | Chamber stability monitoring using an integrated metrology tool |
| US20050250345A1 (en) * | 2004-05-06 | 2005-11-10 | Chien-Jung Sun | Method for fabricating a bottle-shaped deep trench |
-
2005
- 2005-04-06 US US11/100,325 patent/US20060264054A1/en not_active Abandoned
-
2006
- 2006-04-04 TW TW095112054A patent/TW200710988A/zh unknown
- 2006-04-06 CN CNA2006100898566A patent/CN1855382A/zh active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2077577A4 (en) * | 2006-11-22 | 2010-03-24 | Sumitomo Precision Prod Co | SILICON STRUCTURE HAVING A HIGH SIDE OPENING, METHOD FOR PRODUCING THE SILICON STRUCTURE, A SILICON STRUCTURE MANUFACTURING DEVICE, A SILICON STRUCTURE PRODUCTION PROGRAM, AND METHOD FOR PRODUCING A SILICONE STRUCTURE METAL MASK |
| EP2077577A1 (en) * | 2006-11-22 | 2009-07-08 | Sumitomo Precision Products Co., Ltd. | Silicon structure with opening having high aspect ratio, method for manufacturing the silicon structure, apparatus for manufacturing the silicon structure, program for manufacturing the silicon structure, and method for manufacturing etching mask for the silicon structure |
| CN101730930B (zh) * | 2007-06-04 | 2013-04-10 | 朗姆研究公司 | 在蚀刻高纵横比结构中降低微负载的方法 |
| CN101459060B (zh) * | 2007-12-12 | 2012-08-15 | 精工电子有限公司 | 半导体装置的制造方法 |
| CN102484066A (zh) * | 2010-01-26 | 2012-05-30 | 株式会社爱发科 | 干式蚀刻法 |
| CN106024587B (zh) * | 2010-03-10 | 2019-09-03 | 应用材料公司 | 循环氧化与蚀刻的设备及方法 |
| CN106024587A (zh) * | 2010-03-10 | 2016-10-12 | 应用材料公司 | 循环氧化与蚀刻的设备及方法 |
| CN105144382B (zh) * | 2013-03-15 | 2018-01-30 | 美光科技公司 | 制造集成结构的方法和形成垂直堆叠存储器单元的方法 |
| CN105144382A (zh) * | 2013-03-15 | 2015-12-09 | 美光科技公司 | 制造集成结构的方法和形成垂直堆叠存储器单元的方法 |
| CN104752197B (zh) * | 2013-12-29 | 2017-10-13 | 北京北方华创微电子装备有限公司 | 基片刻蚀方法 |
| CN104752197A (zh) * | 2013-12-29 | 2015-07-01 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 基片刻蚀方法 |
| CN107658305A (zh) * | 2017-08-31 | 2018-02-02 | 长江存储科技有限责任公司 | 一种半导体刻蚀方法及其形成结构 |
| CN112352304A (zh) * | 2018-07-30 | 2021-02-09 | 东京毅力科创株式会社 | 处理基板的方法、处理装置以及处理系统 |
| CN111261507A (zh) * | 2018-11-30 | 2020-06-09 | 台湾积体电路制造股份有限公司 | 用于制造半导体布置的方法 |
| CN111261507B (zh) * | 2018-11-30 | 2023-03-24 | 台湾积体电路制造股份有限公司 | 用于制造半导体布置的方法 |
| CN113707552A (zh) * | 2020-05-20 | 2021-11-26 | 广东汉岂工业技术研发有限公司 | 凹陷结构的刻蚀方法以及凹陷结构 |
| WO2021233269A1 (zh) * | 2020-05-22 | 2021-11-25 | 长鑫存储技术有限公司 | 半导体器件中孔、半导体器件的制备方法及半导体器件 |
| CN112786537A (zh) * | 2021-02-05 | 2021-05-11 | 长鑫存储技术有限公司 | 存储器的制备方法及存储器 |
| CN112786537B (zh) * | 2021-02-05 | 2022-07-05 | 长鑫存储技术有限公司 | 存储器的制备方法及存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200710988A (en) | 2007-03-16 |
| US20060264054A1 (en) | 2006-11-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1855382A (zh) | 在半导体衬底中蚀刻沟槽的方法 | |
| US11920239B2 (en) | Minimizing radical recombination using ALD silicon oxide surface coating with intermittent restoration plasma | |
| CN1205666C (zh) | 半导体装置及其制造方法 | |
| CN1222030C (zh) | 制造具有碳化硅膜的半导体器件的方法 | |
| US8263502B2 (en) | Forming substrate structure by filling recesses with deposition material | |
| CN107665811B (zh) | 使用复合peald和pecvd方法的可变深宽比特征的间隙填充 | |
| CN1539159A (zh) | 薄膜形成装置的洗净方法 | |
| CN101079379A (zh) | 集成工艺调制一种利用hdp－cvd间隙填充的新型方法 | |
| CN1943003A (zh) | 用于原位薄膜堆积制程的方法及装置 | |
| CN1706031A (zh) | 基板处理装置 | |
| CN1913123A (zh) | 制造半导体器件的沟槽隔离的方法 | |
| CN1767154A (zh) | 从基板上清除含碳的残余物的方法 | |
| CN1757105A (zh) | 形成沟槽隔离结构的方法 | |
| CN1512272A (zh) | 利用氟化氩曝光光源制造半导体器件的方法 | |
| CN1561540A (zh) | 处理方法 | |
| CN1728346A (zh) | 具有阻隔保护层的基板及形成阻隔保护层于基板上的方法 | |
| CN115803474A (zh) | 具有受控膜性质和高沉积速率的保形热cvd | |
| CN1532916A (zh) | 设有电容器的半导体装置的制造方法 | |
| CN1697154A (zh) | 具有沟道隔离的半导体器件的制造方法 | |
| CN1763944A (zh) | 半导体器件及其制造方法 | |
| CN1968819A (zh) | 用于对打印头的墨供应通道表面形状进行修正的方法 | |
| US7795151B2 (en) | Methods of forming a trench having side surfaces including a uniform slope | |
| CN1440049A (zh) | 半导体装置的制造方法 | |
| CN110416061A (zh) | 形成低k层的方法和形成半导体装置的方法 | |
| CN1630028A (zh) | 制造半导体器件的方法和装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |