JP5632280B2 - 異なるアスペクト比の構成を誘電層内にエッチングするための方法、及びその方法によって作成される半導体デバイス、並びにそのための装置 - Google Patents

異なるアスペクト比の構成を誘電層内にエッチングするための方法、及びその方法によって作成される半導体デバイス、並びにそのための装置 Download PDF

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Description

本発明は、異なるアスペクト比の構成を有する導電層のエッチングに関するものである。より詳しくは、本発明は、疎な構成および密な構成の両方を有する導電層のエッチング時におけるマイクロローディングを低減することに関するものである。
半導体ウエハ処理時において、半導体デバイスは、疎な構成および密な構成の両方を有することがある。疎な構成が、より広い幅を有する一方で、密な構成は、より狭い幅を有する。その結果、半導体デバイスは、異なるアスペクト比の構成を有することになる。構成のアスペクト比は、構成の高さと幅との比率である。したがって、もし半導体デバイスの全ての構成の高さがおおよそ同じであるならば、疎な構成が、比較的低いアスペクト比を有する一方で、密な構成は、比較的高いアスペクト比を有する。
異なるアスペクト比の構成を有するこのような半導体デバイスのエッチング時において、特に、それらの構成のアスペクト比が高いときは、マイクロローディングが共通の問題になる。その結果、疎な構成が、密な構成よりも速くエッチングされる。疎な構成のエッチングが完了したときに、密な構成のエッチングは、多くの場合、まだ部分的にしか完了していないであろう。これは、「アスペクト比依存性エッチング」として知られる。密な構成のエッチングを完了させるためにエッチングプロセスを継続させると、疎な構成は、被エッチング層の下にある基板などの（１枚または２枚以上の）層内までエッチングされ、半導体デバイスを損傷させる可能性がある。
アスペクト比依存性エッチングにとって、代表的なエッチングプロセスパラメータの変化は、疎な構成と密な構成との間におけるマイクロローティングを低減することに対してほとんどまたは全く効果がない。したがって、上記の問題に対処するためのシステムおよび方法が必要とされている。
以上を実現するため、そして本発明の目的にしたがって、一実施形態において、異なるアスペクト比の構成を導電層内にエッチングするための方法が提供される。方法は、アスペクト比依存性堆積によって導電層の上に堆積を行うこと、導電層のアスペクト比依存性エッチングによって導電層内に構成をエッチングすることと、堆積およびエッチングを、少なくとも１回ずつ繰り返すことと、を含む。
別の一実施形態では、異なるアスペクト比の構成を導電層内にエッチングするための方法が提供される。方法は、アスペクト比依存性堆積によって導電層の上に堆積を行うこと、導電層のアスペクト比依存性エッチングによって導電層内に構成をエッチングすることと、堆積およびエッチングを、少なくとも１回ずつ繰り返すことと、を含み、構成のアスペクト比は、７：１より大きく、より広い構成の幅は、より狭い構成の幅の少なくとも５倍広く、堆積は、より狭い構成の底部上および構成の側壁上よりも、より広い構成の底部上に多くを選択的に堆積させ、エッチングは、より狭い構成よりも、より広い構成を速く選択的にエッチングする。
さらに別の一実施形態では、異なるアスペクト比の構成を導電層内にエッチングするための装置が提供される。装置は、プラズマ処理チャンバと、ガス源と、コントローラとを含む。プラズマ処理チャンバは、プラズマ処理チャンバの外周部を形成するチャンバ壁と、プラズマ処理チャンバの外周部内においてウエハを支えるための基板サポートと、プラズマ処理チャンバの外周部内における圧力を調整するための圧力調整器と、プラズマを維持するためにプラズマ処理チャンバの外周部に電力を提供するための少なくとも１つの電極と、少なくとも１つの電極に電気的に接続された少なくとも１つのＲＦ電源と、プラズマ処理チャンバの外周部にガスを提供するためのガス入口と、プラズマ処理チャンバの外周部からガスを排出させるためのガス出口とを含む。
ガス源は、プラズマ処理チャンバのガス入口に流体接続されており、堆積ガス源と、エッチングガス源とを含む。
コントローラは、プラズマ処理チャンバのガス源および少なくとも１つのＲＦ電源に制御可能に接続され、少なくとも１つのプロセッサと、コンピュータ可読媒体とを含む。コンピュータ可読媒体は、アスペクト比依存性堆積によって導電層の上に堆積を行うためのコンピュータ可読コードと、導電層のアスペクト比依存性エッチングによって導電層内に構成をエッチングするためのコンピュータ可読コードと、堆積およびエッチングを少なくとも１回ずつ繰り返すためのコンピュータ可読コードと、を含む。
本発明のこれらの特徴およびその他の特徴は、本発明の詳細な説明において、添付の図面との関連のもとで、より詳しく後述される。
本発明は、限定目的ではなく例示目的で、添付の図面に示されている。図中、類似の参照符号は、類似の要素を示すものとする。
本発明の一実施形態のハイレベルフローチャートである。 エッチングに使用されえるプラズマ処理チャンバの概略図である。 本発明の実施形態において使用されるコントローラを実装するのに適したコンピュータシステムを図示している。 本発明の実施形態において使用されるコントローラを実装するのに適したコンピュータシステムを図示している。 本発明の一実施形態にしたがって処理されるスタックの概略図である。 本発明の一実施形態にしたがって処理されるスタックの概略図である。 本発明の一実施形態にしたがって処理されるスタックの概略図である。 本発明の一実施形態にしたがって処理されるスタックの概略図である。 本発明の一実施形態にしたがって処理されるスタックの概略図である。 本発明の一実施形態にしたがって処理されるスタックの概略図である。
本発明は、添付の図面に示された幾つかの好ましい実施形態を参照にして詳細に説明される。以下の説明では、本発明の完全な理解を可能にするために、多くの詳細が特定されている。しかしながら、当業者には明らかなように、本発明は、これらの一部または全部の詳細を特定しなくても実施されえる。また、本発明を不必要に不明瞭にするのを避けるため、周知のプロセスス工程および／または構造は詳細に説明されていない。
異なるアスペクト比または異なる幅の構成を有する半導体デバイスのエッチング時において、特に、構成のアスペクト比が高いときは、拡散のためにマイクロローディングが共通の問題になる。エッチング化学物質は、より狭い密な構成の内側よりも、より広い疎な構成の内側に速く進入する。同様に、エッチングプロセスの副生成物は、より狭い密な構成よりも、より広い疎な構成から速く脱出する。その結果、疎な構成、すなわちより広い幅を伴う構成は、密な構成、すなわち狭い幅を伴う構成よりも速くエッチングされる。
理解を促進するため、図１は、本発明の一実施形態において使用されるプロセスのハイレベルフローチャートである。導電層の上に、異なるアスペクト比の構成（すなわち疎な構成および密な構成）によってパターン化されたマスク層が形成される（工程１００）。疎な構成および密な構成は、最終的に、導電層内にエッチングされる。導電層の上に、アスペクト比依存性堆積がなされる（工程１１０）。この実施形態では、導電層の上のマスクまたはハードマスクを使用して、疎な（より広い）構成および密な（より狭い）構成がパターン化される。導電層の上への堆積は、密な（より狭い）構成の内側よりも、疎な（より広い）構成の内側に多くの材料が堆積可能であるように、アスペクト比に依存していなければならない。このアスペクト比依存性堆積は、エッチングチャンバ内において堆積が実施されるときにウエハ温度が比較的低いことに由来する。堆積プロセスは、特定の期間にわたって実施される。一実施形態では、堆積プロセスは、構成の開口が大幅に狭くされることのないように、構成の側壁の上に過度に多くの材料が堆積される前に停止される。
次に、導電層に対し、アスペクト比依存性エッチングがなされる（工程１２０）。エッチングプロセスは、先ず、工程１１０において導電層の上に予め堆積された堆積物をエッチングし、次いで、導電層内に引き続きエッチングする。疎な（より広い）構成および密な（より狭い）構成は、ともに、導電層内にエッチングされる。拡散ゆえに、疎な（より広い）構成は、密な（より狭い）構成よりも速く導電層内にエッチングされるので、導電層のエッチングは、やはりアスペクト比依存性である。しかしながら、疎な（より広い）構成内の堆積は、より分厚いので、その導電層のエッチングは、密な（より狭い）構成よりも遅れる。疎な（より広い）構成上における導電層のエッチングが、密な（より狭い）構成におけるよりも遅れて開始する限り、エッチングのマイクロローディングは、低減されるまたは逆転される。エッチングプロセスは、特定の期間にわたって実施される。
エッチングプロセスが完了したか否かに関して判定がなされる（工程１３０）。エッチングプロセスは、疎な構成および密な構成の全てが完全に導電層内にエッチングされたときに完了する。言い換えると、エッチングプロセスは、導電層内においてエッチング終点に達したときに完了する。エッチング終点は、構成をそこまでエッチングする必要がある導電層内における既定のレベル、すなわち深さである。もしエッチングプロセスがまだ完了していないならば、工程１１０および工程１２０は、繰り返される。もしエッチングプロセスが完了しているならば、エッチングプロセスは、停止される。この実施形態では、工程１１０および工程１２０は、少なくとも１回ずつ繰り返されるが、導電層のエッチングを完了するために必要とされる回数だけ繰り返されてよい。随意として、エッチングプロセスの完了後にマスク層が除去されてよい（工程１４０）。
導電層をエッチングするために、導電層および関連のスタックは、プラズマ処理チャンバ内に配されてよい。図２は、プラズマ処理ツール２０１を含むプラズマ処理システム２００の概略図である。プラズマ処理ツール２０１は、誘導結合プラズマエッチングツールであり、プラズマ処理チャンバ２０４を有するプラズマリアクタ２０２をその中に含む。トランス結合電力（ＴＣＰ）コントローラ２５０およびバイアス電力コントローラ２５５は、それぞれ、ＴＣＰ電力供給２５１およびバイアス電力供給２５６を制御し、プラズマチャンバ２０４内に形成されるプラズマ２２４に影響を及ぼす。
ＴＣＰ電力コントローラ２５０は、１３．５６ＭＨｚの高周波信号を供給するように構成されたＴＣＰ電力供給２５１に対しての設定点を設定する。高周波信号は、ＴＣＰ整合回路網２５２による調整を経て、プラズマチャンバ２０４の近くに位置するＴＣＰコイル２５３に供給される。ＴＣＰコイル２５３からプラズマチャンバ２０４へのエネルギの引き渡しを可能にしつつＴＣＰコイル２５３をプラズマチャンバ２０４から隔てるために、ＲＦ透明窓２５４が提供される。ＲＦ透明窓２５４の開口内に位置した直径おおよそ２．５ｃｍ（１インチ）の円形のサファイア片によって、光透過性窓２６５が提供される。
バイアス電力コントローラ２５５は、ＲＦ信号を供給するように構成されたバイアス電極供給２５６に対して設定点を設定する。ＲＦ信号は、バイアス整合回路網２５７による調整を経て、プラズマチャンバ２０４内に位置するチャック電極２０８に供給され、処理されている半導体ウエハワークピースなどの基板２０６を受け取るように適応された電極２０８の上方に、直流（ＤＣ）バイアスを形成する。
ガス供給メカニズム、すなわちガス源２１０は、プロセスに必要とされる適切な化学物質をプラズマチャンバ２０４の内部に供給するためにガスマニホールド２１７を通じて取り付けられたガス源を含む。ガス源の１つは、導電層のエッチングに適した化学物質を供給するエッチングガス源２１５であってよい。もう１つのガス源は、導電層上への堆積に適した化学物質を供給する堆積ガス源２１６であってよい。ガス排出メカニズム２１８は、圧力制御弁２１９および排出ポンプ２２０を含み、プラズマチャンバ２０４内から粒子を除去し、プラズマチャンバ２０４内を特定の圧力に維持する。
温度コントローラ２８０は、ヒータ電力供給２８４を制御することによって、チャック電極２０８内に設けられたヒータ２８２の温度を制御する。プラズマ処理システム２００は、また、電子制御回路２７０も含む。プラズマ処理システム２００は、また、終点検出器２６０を有していてもよい。
図３Ａおよび図３Ｂは、本発明の１つまたは２つ以上の実施形態において使用されるコントローラ２３５を実装するのに適したコンピュータシステムを図示している。図３Ａは、コンピュータシステム３００として可能な１つの物理的形態を示している。もちろん、コンピュータシステムは、集積回路、プリント回路基板、および小型携帯端末から巨大スーパーコンピュータに到る多くの物理的形態をとりえる。コンピュータシステム３００は、モニタ３０２、ディスプレイ３０４、筐体３０６、ディスクドライブ３０８、キーボード３１０、およびマウス３１２を含む。ディスク３１４は、コンピュータシステム３００との間でデータをやりとりするために使用されるコンピュータ可読媒体である。
図３Ｂは、コンピュータシステム３００のブロック図の一例である。システムバス３２０には、種々様々なサブシステムが取り付けられる。（１つまたは２つ以上の）プロセッサ３２２（中央演算処理装置、すなわちＣＰＵとも称される）は、メモリ３２４を含むストレージデバイスに接続される。メモリ３２４は、ランダムアクセスメモリ（ＲＡＭ）および読み出し専用メモリ（ＲＯＭ）を含む。当該分野において周知のように、ＲＯＭは、ＣＰＵに対してデータおよび命令を単方向的に伝送する働きをし、ＲＡＭは、通常は、データおよび命令を双方向的に伝送するために使用される。これらのメモリは、いずれのタイプも、後述される任意の適切なコンピュータ可読媒体を含みえる。ＣＰＵ３２２には、固定ディスク３２６も双方向的に接続され、これは、追加のデータストレージ容量を提供し、やはり、後述される任意のコンピュータ可読媒体を含みえる。固定ディスク３２６は、プログラムやデータなどを格納するために使用されてよく、通常は、一次ストレージより低速な二次ストレージ媒体（ハードディスクなど）である。なお、固定ディスク３２６内に保持される情報は、もし適切であれば、メモリ３２４内の仮想メモリとして標準的な形で組み入れられてよいことがわかる。取り外し可能ディスク３１４は、後述される任意のコンピュータ可読媒体の形態をとりえる。
ＣＰＵ３２２は、ディスプレイ３０４、キーボード３１０、マウス３１２、およびスピーカ３３０などの様々な入出力デバイスにも接続される。一般に、入出力デバイスは、ビデオディスプレイ、トラックボール、マウス、キーボード、マイクロフォン、タッチセンサ式ディスプレイ、トランスデューサカード読み取り装置、磁気テープもしくは紙テープ読み取り装置、タブレット、スタイラス、音声もしくは手書き文字認識装置、バイオメトリック読み取り装置、またはその他のコンピュータのうちの任意であってよい。ＣＰＵ３２２は、ネットワークインターフェース３４０を使用して、別のコンピュータまたは通信ネットワークに随意に接続されてよい。このようなネットワークインターフェースがあれば、ＣＰＵは、上述された方法の工程を実施する過程において、ネットワークから情報を受信可能である、またはネットワークに情報を出力可能であると考えられる。さらに、本発明の方法の実施形態は、ＣＰＵ３２２上のみで実行されるか、または処理の一部を共有するリモートＣＰＵと連携してインターネットなどのネットワークを通じて実行されるかしてよい。
また、本発明の実施形態は、さらに、様々なコンピュータ実行動作を実施するためのコンピュータコードを記録されたコンピュータ可読媒体を伴うコンピュータストレージ製品に関する。媒体およびコンピュータコードは、本発明の目的のために特別に設計および構成されたものか、またはコンピュータソフトウェア分野の当業者にとって周知で尚且つ利用可能なものであってよい。コンピュータ可読媒体の例は、ハードディスク、フロッピィディスク、および磁気テープなどの磁気媒体、ＣＤ−ＲＯＭおよびホログラフィックデバイスなどの光媒体、フロプティカルディスクなどの光磁気媒体、ならびに特定用途向け集積回路（ＡＳＩＣ）、プログラム可能論理デバイス（ＰＬＤ）、ＲＯＭデバイス、およびＲＡＭデバイスなどプログラムコードの格納および実行のために特別に構成されたハードウェアデバイスを含むが、これらに限定されない。コンピュータコードの例は、コンパイラによって生成されるなどのマシンコード、およびインタープリタを使用してコンピュータによって実行される高水準コードを含むファイルを含む。コンピュータ可読媒体は、搬送波に組み込まれたコンピュータデータ信号によって伝送され尚且つプロセッサによって実行可能な一連の命令を表すコンピュータコードであってもよい。
本発明の理解を促すために、図４Ａ〜４Ｆは、本発明の一実施形態にしたがって処理されるスタックの概略図である。
図４Ａは、エッチング層４２０を上に提供された基板４１０を伴うスタック４００の概略断面図である。エッチング層４２０は、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ2）、またはアルミニウム（Ａｌ）などの導電層である。導電層４２０の上に、マスク層４３０が形成される（工程１００）。マスク層４３０は、ＣＨもしくはＣＦなどの炭素ベースのマスクであるか、またはＳｉＯなどの酸化物ベースのハードマスクであってよい。マスク層４３０は、疎な構成４４０および密な構成４５０の両方によってパターン化される。
疎な構成４４０の幅４４１は、密な構成４５０の幅４５１よりも比較的大きい。言い換えると、疎な構成４４０は、密な構成４５０よりも広い開口を有する。したがって、疎な構成４４０は、「より広い」構成とも称されてよく、密な構成４５０は、「より狭い」構成とも称されてよい。好ましくは、疎な、すなわちより広い構成４４０は、密な、すなわちより狭い構成４５０の少なくとも５倍の広さである。より好ましくは、疎な、すなわちより広い構成４４０は、密な、すなわちより狭い構成４５０の少なくとも１０倍の広さである。最も好ましくは、疎な、すなわちより広い構成４４０は、密な、すなわちより狭い構成４５０の少なくとも２０倍の広さである。
一定期間にわたり、導電層の上に、アスペクト比依存性堆積がなされる（工程１１０）。図４Ｂは、堆積の完了後におけるスタック４００の概略断面図である。堆積化学物質は、密な構成４５０の内側よりも、疎な構成４４０の内側に速く進入するので、疎な（より広い低アスペクト比の）構成４４０の内側の、特にその底部上の堆積４４３は、密な（より狭い、高アスペクト比の）構成４５０の内側の堆積４５３よりも多い。したがって、堆積は、アスペクト比依存性である。好ましくは、疎な構成４４０の底面上の堆積は、密な構成４５０の底部上の堆積の少なくとも２倍の多さである。
さらに、堆積は、構成の側壁を覆う堆積よりも構成の底部上の堆積の方が遥かに多く、各部について均等ではない。構成の側壁を覆う堆積がほとんどまたは全くないことによって、構成の開口の狭まりを回避することができる。この例では、堆積は、ＳｉＣｌ4／Ｏ2プラズマを使用するなどのシリコン酸化物（ＳｉＯ）ベースであるか、またはＣＨ4／ＨＢｒプラズマを使用するなどの炭素もしくはヒドロフルオロカーボン（Ｃ−Ｈ−（Ｆ，Ｃｌ，Ｂｒ））ベースであってよい。マスク層４３０の上にも、幾らかの量の堆積４４６、４５６があってよい。
導電層に対し、アスペクト比依存性エッチングが一定期間にわたってなされる（工程１２０）。図４Ｃは、エッチングの完了後におけるスタック４００の概略断面図である。エッチングプロセスは、先ず、先の工程（工程１１０）において導電層４２０の上に堆積された堆積４４３、４５３をエッチングし、次いで、導電層４２０内に構成４４０、４５０を引き続きエッチングする。堆積４４３、４５３のエッチングは、導電層４２０上の疎な（より広い）構成内におけるエッチングに遅延を生じさせる。
導電層４２０のエッチングは、アスペクト比依存性であり、拡散によって制限される。疎な（より広い、低アスペクト比の）構成４４０は、密な（より狭い、高アスペクト比の）構成４５０よりも速くエッチングされる。しかしながら、疎な構成４４０の底部上の堆積４４３は、密な構成４５０の底部上の堆積４５３よりも多いので、疎な構成４４０に対する、より速いエッチングは相殺され、エッチング工程では、疎な構成４４０および密な構成４５０のいずれにおいてもおおよそ同じ深さの導電層４２０がエッチング除去される（ゼロマイクロローディング）。堆積工程およびエッチング工程の回数を変更することによって、逆または正のマイクロローディングを実現することもできる。
導電層のエッチングが完了したか否かに関して判定がなされる（工程１３０）。図４Ｃでは、導電層４２０は、完全にはエッチングされていない。すなわち、構成は、導電層４２０の底まで達していない。したがって、堆積工程およびエッチング工程は繰り返される。
図４Ｄは、第２の堆積の完了後におけるスタック４００の概略断面図を示している。この場合もやはり、疎な（より広い、低アスペクト比の）構成４４０の内側の堆積４４３は、密な（より狭い、高アスペクト比の）構成４５０の内側の堆積４５３よりも多い。密な構成４５０のなかには、その底部上にほとんど堆積４５３がないものもある。構成の側壁を覆う堆積よりも、構成の底部上の堆積の方が多い。そして、マスク層４３０の上にも、幾らかの量の堆積４４６があってよい。
図４Ｅは、第２のエッチングの完了後におけるスタック４００の概略断面図を示している。この時点において、導電層４２０は、完全にエッチングされている。すなわち、導電層４２０内においてエッチング終点に達している。プロセスは、停止されてよい。
必須ではないが、マスク層４３０が除去されてよい（工程１４０）。図４Ｆは、基板４１０および導電層４２０のみを伴うスタック４００の概略断面図を示しており、導電層４２０は、その中に疎な構成４４０および密な構成４５０をエッチングされている。マスク層４３０は、除去されている。
疎な（より広い）構成４４０の幅４４１は、密な（より狭い）構成４５０の幅４５１よりも比較的大きい。疎な（より広い）構成４４０および密な（より狭い）構成４５０の高さ４４２は、おおよそ同じである。したがって、疎な（より広い）構成４４０のアスペクト比は、密な（より狭い）構成４５０のアスペクト比よりも比較的低い、すなわち小さい。この例では、導電層４２０内の構成のアスペクト比は、１：１より大きくてよい。別の例では、導電層４２０内の構成のアスペクト比は、７：１より大きくてよい。第３の例では、導電層４２０内の構成のアスペクト比は、１５：１より大きくてよい。この例では、密な（より狭い）構成の幅は、おおよそ３０ナノメートル（ｎｍ）またはそれ未満である。構成の高さは、おおよそ２２０ｎｍまたはそれを上回る。
この例では、導電層４２０が完全にエッチングされたときにエッチング終点に達するので、堆積工程およびエッチング工程は、１回だけ繰り返される。その他の例では、堆積工程およびエッチング工程は、導電層４２０内において既定のエッチング終点に達するために必要とされる回数だけ繰り返されてよい。堆積およびエッチングのサイクルの複数回に及ぶ使用は、構成の側壁（プロファイル）の上への過度に多くの材料の堆積、およびそれゆえの構成の開口の狭まりを阻止する。方法は、また、マスクエロージョン速度を低くする。また、堆積工程およびエッチング工程は、同じプラズマリアクタ内においてin-situでなされるか、または別々の装置内においてなされるかしてよい。
本発明は、幾つかの好ましい実施形態の観点から説明されているが、本発明の範囲に含まれるものとして、代替、置き換え、変更、および代わりとなる各種の等価の形態がある。また、本発明の方法および装置を実現する多くの代替方法があることも、留意されるべきである。したがって、以下の特許請求の範囲は、本発明の真の趣旨および範囲に含まれるものとして、このようなあらゆる代替、置き換え、変更、および代わりとなる各種の等価な形態を含むものと解釈されることを意図している。
例えば、以下の形態を挙げることができる。
［形態１］
異なるアスペクト比の構成を導電層内にエッチングするための方法であって、
アスペクト比依存性堆積によって前記導電層の上に堆積を行うことと、
前記導電層のアスペクト比依存性エッチングによって前記導電層内に構成をエッチングすることと、
前記堆積および前記エッチングを少なくとも１回ずつ繰り返すことと、
を備える方法。
［形態２］
形態１に記載の方法であって、
前記堆積は、より広い構成の底部上に、より狭い構成の底部上および前記構成の側壁上よりも、多くを選択的に堆積させる、方法。
［形態３］
形態１ないし２のいずれかに記載の方法であって、
前記エッチングは、前記より広い構成を、選択的に、前記より狭い構成よりも速くエッチングする、方法。
［形態４］
形態１ないし３のいずれかに記載の方法であって、
前記エッチングは、前記堆積を除去し、
前記堆積のエッチングは、前記より広い構成よりも前に、前記より狭い構成において終了する、方法。
［形態５］
形態１ないし４のいずれかに記載の方法であって、
前記導電層のエッチングは、前記より広い構成よりも前に、前記より狭い構成において開始する、方法。
［形態６］
形態１ないし５のいずれかに記載の方法であって、
前記堆積は、前記構成が大幅に狭められる前に停止される、方法。
［形態７］
形態１ないし６のいずれかに記載の方法であって、
前記堆積は、シリコン酸化物またはヒドロフルオロカーボンをベースにした堆積物を堆積させる、方法。
［形態８］
形態１ないし７のいずれかに記載の方法であって、
前記導電層は、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ 2 ）、およびアルミニウム（Ａｌ）からなる群より選択される１つである。方法。
［形態９］
形態１ないし８のいずれかに記載の方法であって、
前記構成のアスペクト比は、７：１より大きい、方法。
［形態１０］
形態１ないし９のいずれかに記載の方法であって、
より広い構成の幅は、より狭い構成の幅の少なくとも５倍の広さである、方法。
［形態１１］
形態１ないし１０のいずれかに記載の方法であって、
より狭い構成の幅は、３０ナノメートル以下である、方法。
［形態１２］
形態１ないし１１のいずれかに記載の方法であって、さらに、
前記導電層の上にマスク層を形成することを備え、
前記マスク層は、異なる幅の構成によってパターン化され、
前記アスペクト比依存性堆積は、前記マスク層の上に形成される、方法。
［形態１３］
形態１２に記載の方法であって、
前記マスク層は、シリコン酸化物ベースまたは炭素ベースである、方法。
［形態１４］
形態１２ないし１３のいずれかに記載の方法であって、さらに、
前記マスク層を除去することを備える方法。
［形態１５］
形態１ないし１４のいずれかに記載の方法によって作成される半導体デバイス。
［形態１６］
異なるアスペクト比の構成を導電層内にエッチングするための方法であって、
アスペクト比依存性堆積によって前記導電層の上に堆積を行うこと、
前記導電層のアスペクト比依存性エッチングによって前記導電層内に構成をエッチングすることと、
前記堆積および前記エッチングを少なくとも１回ずつ繰り返すことと、を備え、
前記構成のアスペクト比は、７：１より大きく、
より広い構成の幅は、より狭い構成の幅の少なくとも５倍の広さであり、
前記堆積は、前記より広い構成の底部上に、前記より狭い構成の底部上および前記構成の側壁上よりも、多くを選択的に堆積させ、
前記エッチングは、前記より広い構成を、選択的に、前記より狭い構成よりも速くエッチングする、方法。
［形態１７］
形態１６に記載の方法であって、
前記エッチングは、前記堆積を除去し、
前記堆積のエッチングは、前記より広い構成よりも前に、前記より狭い構成において終了する、方法。
［形態１８］
形態１６ないし１７のいずれかに記載の方法であって、
前記導電層のエッチングは、前記より広い構成よりも前に、前記より狭い構成において開始する、方法。
［形態１９］
形態１６ないし１８のいずれかに記載の方法であって、
前記堆積は、前記構成が大幅に狭められる前に停止される、方法。
［形態２０］
異なるアスペクト比の構成を導電層内にエッチングするための装置であって、
プラズマ処理チャンバと、
ガス源と、
コントローラと、を備え、
前記プラズマ処理チャンバは、
プラズマ処理チャンバの外周部を形成するチャンバ壁と、
前記プラズマ処理チャンバの外周部内においてウエハを支えるための基板サポートと、
前記プラズマ処理チャンバの外周部内における圧力を調整するための圧力調整器と、
プラズマを維持するために前記プラズマ処理チャンバの外周部に電力を提供するための少なくとも１つの電極と、
前記少なくとも１つの電極に電気的に接続される少なくとも１つのＲＦ電源と、
前記プラズマ処理チャンバの外周部にガスを提供するためのガス入口と、
前記プラズマ処理チャンバの外周部からガスを排出させるためのガス出口と、を含み、
前記ガス源は、
前記ガス入口に流体接続されており、
堆積ガス源と、
エッチングガス源と、を含み、
前記コントローラは、
前記ガス源および前記少なくとも１つのＲＦ電源に制御可能に接続されており、
少なくとも１つのプロセッサと、
コンピュータ可読媒体と、を備え、
前記コンピュータ可読媒体は、
アスペクト比依存性堆積によって前記導電層の上に堆積を行うためのコンピュータ可読コードと、
前記導電層のアスペクト比依存性エッチングによって前記導電層内に構成をエッチングするためのコンピュータ可読コードと、
前記堆積および前記エッチングを少なくとも１回ずつ繰り返すためのコンピュータ可読コードと、を含む、装置。

Claims (14)

  1. 異なるアスペクト比の構成を導電層内にエッチングするための方法であって、
    前記導電層の上に、異なる幅の構成によってパターン化されたマスク層を形成することと、
    前記マスク層を形成後に、アスペクト比依存性堆積によって前記導電層の上に堆積を行う堆積プロセスと、
    前記導電層に対して、アスペクト比依存性エッチングを行うエッチングプロセスと、
    前記堆積プロセスおよび前記エッチングプロセスを少なくとも１回ずつ繰り返すことと、
    を備え、
    前記堆積プロセスは、より広い構成の底部上に、より狭い構成の底部上および前記より狭い構成の側壁上よりも、多くを選択的に堆積させ、
    前記導電層に対するエッチングは、前記より広い構成を、選択的に、前記より狭い構成よりも速くエッチングし、
    前記エッチングプロセスは、先ず、前記堆積をエッチングし、次いで、前記導電層内に引き続きエッチングし、
    前記堆積のエッチングは、前記より広い構成よりも前に、前記より狭い構成において終了し、
    前記導電層のエッチングは、前記より広い構成よりも前に、前記より狭い構成において開始する、方法。
  2. 請求項１に記載の方法であって、
    前記堆積は、前記構成が大幅に狭められる前に停止される、方法。
  3. 請求項１ないし２のいずれかに記載の方法であって、
    前記堆積は、シリコン酸化物またはヒドロフルオロカーボンをベースにした堆積物を堆積させる、方法。
  4. 請求項１ないし３のいずれかに記載の方法であって、
    前記導電層は、タングステン（Ｗ）、ケイ化タングステン（ＷＳｉ２）、およびアルミニウム（Ａｌ）からなる群より選択される１つである。方法。
  5. 請求項１ないし４のいずれかに記載の方法であって、
    前記構成のアスペクト比は、７：１より大きい、方法。
  6. 請求項１ないし５のいずれかに記載の方法であって、
    より広い構成の幅は、より狭い構成の幅の少なくとも５倍の広さである、方法。
  7. 請求項１ないし６のいずれかに記載の方法であって、
    より狭い構成の幅は、３０ナノメートル以下である、方法。
  8. 請求項１ないし７のいずれかに記載の方法であって、
    前記アスペクト比依存性堆積は、前記マスク層の上に形成される、方法。
  9. 請求項８に記載の方法であって、
    前記マスク層は、シリコン酸化物ベースまたは炭素ベースである、方法。
  10. 請求項８ないし９のいずれかに記載の方法であって、さらに、
    前記マスク層を除去することを備える方法。
  11. 請求項１ないし１０のいずれかに記載の方法によって作成される半導体デバイス。
  12. 異なるアスペクト比の構成を導電層内にエッチングするための方法であって、
    前記導電層の上に、異なる幅の構成によってパターン化されたマスク層を形成することと、
    前記マスク層を形成後に、アスペクト比依存性堆積によって前記導電層の上に堆積を行う堆積プロセスと、
    前記導電層に対して、アスペクト比依存性エッチングを行うエッチングプロセスと、
    前記堆積プロセスおよび前記エッチングプロセスを少なくとも１回ずつ繰り返すことと、を備え、
    前記構成のアスペクト比は、７：１より大きく、
    より広い構成の幅は、より狭い構成の幅の少なくとも５倍の広さであり、
    前記堆積プロセスは、前記より広い構成の底部上に、前記より狭い構成の底部上および前記より狭い構成の側壁上よりも、多くを選択的に堆積させ、
    前記導電層に対するエッチングは、前記より広い構成を、選択的に、前記より狭い構成よりも速くエッチングし、
    前記エッチングプロセスは、先ず、前記堆積をエッチングし、次いで、前記導電層内に引き続きエッチングし、
    前記堆積のエッチングは、前記より広い構成よりも前に、前記より狭い構成において終了し、
    前記導電層のエッチングは、前記より広い構成よりも前に、前記より狭い構成において開始する、方法。
  13. 請求項１２に記載の方法であって、
    前記堆積は、前記構成が大幅に狭められる前に停止される、方法。
  14. 異なるアスペクト比の構成を導電層内にエッチングするための装置であって、
    プラズマ処理チャンバと、
    ガス源と、
    コントローラと、を備え、
    前記プラズマ処理チャンバは、
    プラズマ処理チャンバの筺体を形成するチャンバ壁と、
    前記プラズマ処理チャンバの筺体内においてウエハを支えるための基板サポートと、
    前記プラズマ処理チャンバの筺体内における圧力を調整するための圧力調整器と、
    プラズマを維持するために前記プラズマ処理チャンバの筺体に電力を提供するための少なくとも１つの電極と、
    前記少なくとも１つの電極に電気的に接続される少なくとも１つのＲＦ電源と、
    前記プラズマ処理チャンバの筺体にガスを提供するためのガス入口と、
    前記プラズマ処理チャンバの筺体からガスを排出させるためのガス出口と、を含み、
    前記ガス源は、
    前記ガス入口に流体接続されており、
    堆積ガス源と、
    エッチングガス源と、を含み、
    前記コントローラは、
    前記ガス源および前記少なくとも１つのＲＦ電源に制御可能に接続されており、
    少なくとも１つのプロセッサと、
    コンピュータ可読媒体と、を備え、
    前記コンピュータ可読媒体は、
    前記導電層の上に、異なる幅の構成によってパターン化されたマスク層を形成するための第１のコンピュータ可読コードと、
    前記マスク層を形成後に、アスペクト比依存性堆積によって前記導電層の上に堆積を行うための第２のコンピュータ可読コードと、
    前記導電層に対して、アスペクト比依存性エッチングを行うための第３のコンピュータ可読コードと、
    前記第２のコンピュータ可読コードによる前記堆積および前記第３のコンピュータ可読コードによる前記アスペクト比依存性エッチングを少なくとも１回ずつ繰り返すための第４のコンピュータ可読コードと、を含み、
    前記第２のコンピュータ可読コードは、より広い構成の底部上に、より狭い構成の底部上および前記より狭い構成の側壁上よりも、多くを選択的に堆積させるためのコンピュータ可読コードであり、
    前記導電層に対するエッチングは、前記より広い構成を、選択的に、前記より狭い構成よりも速くエッチングし、
    前記第３のコンピュータ可読コードは、先ず、前記堆積をエッチングし、次いで、前記導電層内に引き続きエッチングするための可読コードであり、
    前記堆積のエッチングは、前記より広い構成よりも前に、前記より狭い構成において終了し、
    前記導電層のエッチングは、前記より広い構成よりも前に、前記より狭い構成において開始する、装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9771648B2 (en) 2004-08-13 2017-09-26 Zond, Inc. Method of ionized physical vapor deposition sputter coating high aspect-ratio structures
US7749398B2 (en) * 2006-09-29 2010-07-06 Tokyo Electron Limited Selective-redeposition sources for calibrating a plasma process
US8058176B2 (en) * 2007-09-26 2011-11-15 Samsung Electronics Co., Ltd. Methods of patterning insulating layers using etching techniques that compensate for etch rate variations
CN101952944B (zh) * 2007-11-21 2013-01-02 朗姆研究公司 控制对含钨层的蚀刻微负载的方法及其设备
JP5223878B2 (ja) * 2010-03-30 2013-06-26 株式会社デンソー 半導体装置の製造方法
US8563428B2 (en) * 2010-09-17 2013-10-22 Applied Materials, Inc. Methods for depositing metal in high aspect ratio features
US8304262B2 (en) * 2011-02-17 2012-11-06 Lam Research Corporation Wiggling control for pseudo-hardmask
US8377632B2 (en) * 2011-05-29 2013-02-19 Nanya Technology Corp. Method of reducing microloading effect
CN104067375B (zh) * 2012-02-01 2016-05-11 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
CN103663357B (zh) * 2012-09-18 2017-07-07 无锡华润上华半导体有限公司 硅的刻蚀方法
CN104658882B (zh) * 2013-11-25 2017-09-01 北京北方微电子基地设备工艺研究中心有限责任公司 控制浅沟槽深度微负载效应的刻蚀方法
JP6289996B2 (ja) * 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法
US9741563B2 (en) * 2016-01-27 2017-08-22 Lam Research Corporation Hybrid stair-step etch
US11289402B2 (en) 2019-02-22 2022-03-29 Samsung Electronics Co., Ltd. Semiconductor device including TSV and method of manufacturing the same
KR20210018633A (ko) 2019-08-07 2021-02-18 삼성전자주식회사 반도체 소자
JP2021028968A (ja) * 2019-08-13 2021-02-25 東京エレクトロン株式会社 基板および基板処理方法
CN115380365A (zh) * 2020-02-13 2022-11-22 朗姆研究公司 具有无穷大选择性的高深宽比蚀刻
CN117219506B (zh) * 2023-11-09 2024-03-12 深圳基本半导体有限公司 一种消除刻蚀负载效应的方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115900A (ja) 1994-10-18 1996-05-07 Sony Corp シリコン系材料層のパターニング方法
JP2000031128A (ja) * 1998-05-06 2000-01-28 Mitsubishi Electric Corp エッチング処理装置及びエッチング処理方法、並びに半導体装置の製造方法及び半導体装置
JP4163857B2 (ja) * 1998-11-04 2008-10-08 サーフィス テクノロジー システムズ ピーエルシー 基板をエッチングするための方法と装置
US6251791B1 (en) 1999-07-20 2001-06-26 United Microelectronics Corp. Eliminating etching microloading effect by in situ deposition and etching
US7105098B1 (en) * 2002-06-06 2006-09-12 Sandia Corporation Method to control artifacts of microstructural fabrication
US6905626B2 (en) * 2002-07-24 2005-06-14 Unaxis Usa Inc. Notch-free etching of high aspect SOI structures using alternating deposition and etching and pulsed plasma
US6828240B2 (en) * 2002-08-02 2004-12-07 Advanced Micro Devices, Inc. Method of manufacturing multi-level contacts by sizing of contact sizes in integrated circuits
JP2004241586A (ja) 2003-02-05 2004-08-26 Fujitsu Ltd 半導体装置の製造方法
US6916746B1 (en) 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US7397634B2 (en) * 2003-06-23 2008-07-08 Hitachi Global Storage Technologies Netherlands B.V. Magnetic head coil system and damascene/reactive ion etching method for manufacturing the same
JP5089850B2 (ja) * 2003-11-25 2012-12-05 ルネサスエレクトロニクス株式会社 半導体装置
TWI255502B (en) * 2005-01-19 2006-05-21 Promos Technologies Inc Method for preparing structure with high aspect ratio
US20060264054A1 (en) * 2005-04-06 2006-11-23 Gutsche Martin U Method for etching a trench in a semiconductor substrate

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