CN102201365A

CN102201365A - 用于制造半导体器件的方法

Info

Publication number: CN102201365A
Application number: CN2010101317650A
Authority: CN
Inventors: 孙武; 尹晓明; 黄怡; 武咏琴
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp; Semiconductor Manufacturing International Beijing Corp
Priority date: 2010-03-22
Filing date: 2010-03-22
Publication date: 2011-09-28
Anticipated expiration: 2030-03-22
Also published as: CN102201365B

Abstract

本发明提供了一种用于制造半导体器件的方法，包括：在待蚀刻的半导体衬底上沉积一有机介电层(501)；在有机介电层上形成一硬掩膜层(502)；在硬掩膜层上涂覆一光致抗蚀剂层(503)；以及对光致抗蚀剂层执行构图工艺以形成图案(504)。其中，所述形成硬掩膜层包括：在有机介电层上形成第一硬掩膜；以及在第一硬掩膜上形成第二硬掩膜。根据本发明的用于制造半导体器件的方法，不仅能够扩大光刻的DOF和工艺窗口，而且还能够得到较好的沟槽AEI顶视条痕和较好的VBD特性，从而改善半导体器件的电学性能。

Description

用于制造半导体器件的方法

技术领域

本发明涉及半导体器件制造工艺，具体而言，涉及一种用于铜(Cu)互连技术中以扩大光刻/蚀刻窗口的包含双硬掩膜层(dual-hard-mask layer)的三层掩膜层的形成方法。

背景技术

近年来，等离子体蚀刻作为一种半导体制造工艺而被广泛用于定义硅集成电路的结构。在Cu互连工艺中，由于Cu较难蚀刻，所以通常利用等离子体蚀刻在层间介电层(ILD)中蚀刻出通孔或沟槽以将金属填入其中从而实现导电性互连(大马士革法)。一般而言，ILD由基于二氧化硅的材料构成。更先进的电介质包含氟和其他掺杂剂以减小介电常数，另外，也可以使用其他电介质混合物。常规光刻工艺将通常为平面的光致抗蚀剂(PR)层沉积到没有图案的、中间可能含有抗反射涂层(ARC)的氧化物上。按照期望的图案对PR进行光学构图，之后对其进行显影以除去正光刻胶中未曝光的PR或负光刻胶中被曝光的PR。然后，将构图后的PR作为掩膜，用于蚀刻其中可能含有ARC的氧化物的后续工艺中。目前，电介质蚀刻工艺已经发展成为能够在氧化物和PR之间提供合理的蚀刻选择比的工艺。

在超大规模数字集成电路中，所使用的晶体管一般是互补金属氧化物半导体(CMOS)场效应晶体管。随着逻辑CMOS工艺继续急剧缩小至65nm节点或45nm节点甚至更小，ILD中的通孔或沟槽等的横向特征尺寸也不断缩小，其宽度现在已减小到100nm以下。

一方面，ILD厚度固定保持在1μm左右，并且还存在许多需要3μm厚或更厚的氧化物的结构。于是，由于在氧化层中蚀刻出的通孔或沟槽需要较高的深高比而使得光刻和蚀刻技术面临新的难题。为了保持光学构图的聚焦深度(DOF)，PR的厚度不应该比氧化层中定义的特征尺寸(例如，上面实例中的100nm)大。因而，如果掩膜要想保留到通孔蚀刻完成之前，则蚀刻选择比(即，氧化物蚀刻速率与PR蚀刻速率之比)必须大于或等于10。然而，PR一般为软有机材料，因而难以在深高比大的通孔或沟槽中获得垂直形貌的同时又获得高的PR选择比。

另一方面，为了获得更加精细的图案，目前的研究工作也开始专注于研发新的曝光设备。虽然已普遍采用KrF(248nm)和ArF(193nm)作为曝光光源，但也已尝试使用具有更短波长的光源，例如F₂(157nm)或极紫外线(EUV)(13nm)，并且尝试增加透镜的数值孔径(NA)。然而，如果使用较短波长的光源则需要新的曝光设备，从而导致制造成本增大。同时，虽然增大NA可使分辨率提高，但这也会导致DOF减小。为了解决上述问题，一种新的光刻技术便应运而生。传统的光刻技术是干法光刻技术，其使用折射率为1.0的空气作为曝光透镜与表面涂覆有PR的晶片之间的曝光光束通过的介质，而新的光刻技术则使用折射率大于1.0的水或有机溶剂，且通常将表面涂覆有PR的晶片浸没于其中，因而也被称为“浸没式光刻技术”。浸没式光刻技术通过增大曝光透镜与待曝光的晶片之间的浸没介质的折射率来获得与增大曝光系统的NA相同的成像效果。经实验证明，ArF(193nm)浸没式光刻(n＝1.05～1.23)与F₂(157nm)干法光刻(NA＝0.85～0.93)具有几乎相同的成像性能。

近来，为弥补PR厚度的不足，已开始在蚀刻工艺中采用三层掩膜(tri-layer mask)技术，即，另外增加一硬掩膜层，先将光刻胶的图案转印到硬掩膜层上，然后再以硬掩膜层作为掩膜来蚀刻出通孔或沟槽。由于硬掩膜层的材质通常较硬，因此可以承受持续时间较长的蚀刻而不会受到损伤。另外，与单层PR掩膜不同，三层掩膜层不易脱落，所以无需返工(rework)。目前所采用的三层掩膜层通常包括光致抗蚀剂层、硬掩膜层和有机介电层(ODL)。现有技术中，一般仅选择含硅抗反射涂层(Si-ARC)、低温氧化物(LTO)和无定形碳其中之一来构成硬掩膜层，即，单硬掩膜层。在这三者当中，无定形碳价格最贵，且由于其具有多孔性、质地疏松，因此在光刻和蚀刻工艺之后通过灰化工艺去除光刻胶时容易被损坏，如果改采用酸溶液清洗来去除光刻胶，则由于无定形碳的多孔性质，酸溶液又容易残留在无定形碳中，从而进一步伤及到下层已形成好的半导体器件的其他结构，所以通常情况下不使用无定形碳来构成硬掩膜。Si-ARC是一种抗反射涂层且有益于增大光刻的DOF，但容易将PR条痕转印(transfer)到图案中。LTO较之于其他两者要硬，所以不易将PR条痕转印到图案中。

图1A是示出了仅选择Si-ARC作为单硬掩膜层的三层掩膜层(现有技术1)的示意性剖面图，而图1B是示出了仅选择LTO作为单硬掩膜层的三层掩膜层(现有技术2)的示意性剖面图。

如图1A中所示，在制备好的CMOS晶体管的前端器件顶层110上提供一介电层101，例如为台阶覆盖性极佳的未掺杂硅玻璃(USG)。接着，在USG上提供一低k材料层102，例如为黑钻，用于减小寄生电容，从而减小RC延迟。然后，在低k材料层102上通过化学气相沉积(CVD)法沉积一正硅酸乙酯(TEOS)层103，用于在等离子体蚀刻时保护介电层表面不受等离子体轰击损伤。以上三层均用作金属互连的ILD 120，用于使器件与之后形成的金属互连层隔离。接下来，在ILD 120的顶层表面上旋涂一ODL层104。之后，在ODL层104上旋涂一Si-ARC层105。最后，在Si-ARC层105上旋涂一PR层106，并对其执行构图工艺以使其形成图案。这样，形成了留待后续工艺例如蚀刻工艺中使用的以Si-ARC作为硬掩膜层的三层掩膜层。

如图1B中所示，如上所述地在制备好的CMOS晶体管的前端器件顶层110上形成用于金属互连的ILD 120(即，介电层101、低k材料102和TEOS 103)。之后，与图1A所示相同，在ILD的顶层表面上旋涂一BARC层104’，例如为NFC(产品名称)，其是一种有机材料，具有较佳的填充能力和抗反射能力，可以作为通孔的填孔材料和光刻的抗反射材料，是三层掩膜法制程中必不可少的。之后，在低温下进行氧化，从而在BARC层104’上形成一LTO层105’。最后，在LTO层105’上旋涂一PR层106，并对其执行构图工艺以使其形成图案。这样，形成了留待后续工艺例如蚀刻工艺中使用的以LTO作为硬掩膜层的三层掩膜层。

图2A是威布尔(Weibull)分布图，示出了采用现有技术1和现有技术2处理的ILD的击穿电压(VBD)特性，并且图2B和图2C是分别示出了采用现有技术1和现有技术2制作的沟槽的扫描电子显微镜(SEM)顶视图。

如图2A中所示，采用Si-ARC作为硬掩膜层制作的器件的Vbd约为18伏且不到20伏，而采用LTO作为硬掩膜层制作的器件的Vbd约为24～25伏。由于晶体管的击穿电压越高说明晶体管的性能越好，显然，后者的VBD特性要优于前者。从图2B和图2C中可看出，前者的AEI CD线条边缘较为模糊，而后者的线条边缘较为平直，这说明前者沟槽的侧壁形貌较之于后者的要差，即是说，前者的沟槽底部比较圆，侧壁倾斜。因此，由于实际制造工艺中期望沟槽侧壁具有垂直的形貌，所以常规光刻和蚀刻工艺中通常选择由LTO构成硬掩膜层。

然而，在浸没式光刻技术中，如果浸没的PR在未涂覆抗反射涂层的情况下直接与下层膜接触且这层膜又是反光的(例如，金属和多晶硅)，则由于曝光时光线从该层膜反射而可能损害附近的PR，从而导致显影后检查(ADI)关键尺寸(CD)不佳。将由抗反射材料构成的Si-ARC作为硬掩膜恰好可以消除这一缺陷，因而在浸没式光刻中通常必须使用Si-ARC。因此，由于在浸没式光刻中选择Si-ARC作为硬掩膜而不使用LTO，所以在蚀刻构图过程中容易将PR条痕转印到图案中，即使采用蚀刻微调工艺以使Si-ARC的转印影响最小化，也会导致较差的沟槽蚀刻后检查(AEI)顶视条痕(top-view striation)和较差的击穿电压(VBD)特性。

鉴于上述原因，迫切需要一种质地较硬且具有抗反射特性的掩膜层，并且能够将其与浸没式光刻技术相结合而广泛应用于半导体制造中。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为解决上述问题，本发明在现有的三层掩膜层的基础上提出了一种包含双硬掩膜层的三层掩膜层，在半导体制造工艺中采用这类包含双硬掩膜层的三层掩膜层不但能扩大光刻的DOF和工艺窗口，而且还能得到较好的沟槽AEI顶视条痕和较好的VBD特性，从而能够克服上述缺陷。

根据本发明的一个方面，提供一种用于制造半导体器件的方法，包括：在待蚀刻的半导体衬底上沉积一有机介电层；在所述有机介电层上形成一硬掩膜层；在所述硬掩膜层上涂覆一光致抗蚀剂层；以及对所述光致抗蚀剂层执行构图工艺以形成图案，其中，所述形成硬掩膜层包括：在所述有机介电层上形成第一硬掩膜；以及在所述第一硬掩膜上形成第二硬掩膜。

优选地，所述第一硬掩膜选自低温氧化物、无定形碳、TiN和SiN。

优选地，所述第一硬掩膜由低温氧化物构成。

优选地，所述第二硬掩膜由含硅抗反射材料构成。

优选地，所述含硅抗反射材料中硅的百分比为10％～40％。

优选地，所述第一硬掩膜是在210℃的温度下以SiH₄和N₂O的混合气

体为源气体通过化学气相沉积法而形成的。

优选地，所述第一硬掩膜的厚度为

优选地，所述第一硬掩膜的厚度为

优选地，所述第二硬掩膜是通过旋涂法形成的。

优选地，所述旋涂法中旋涂的转速为250转每秒，时间为25秒。

优选地，所述第二硬掩膜的厚度为

优选地，所述第二硬掩膜的厚度为

本发明进一步提供一种包含通过根据本发明的一个方面的方法制造的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。

本发明进一步提供一种包含通过根据本发明的一个方面的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。

根据本发明的用于制造半导体器件的方法，不仅能够扩大光刻的DOF和工艺窗口，而且还能够得到较好的沟槽AEI顶视条痕和较好的VBD特性，从而改善半导体器件的电学性能。此外，应当认识到，根据本发明的用于制造半导体器件的方法并非限于在沟槽蚀刻中使用，而是可以用于任何使用三层法蚀刻工艺的场合。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中：

图1A和图1B是分别示出了仅选择Si-ARC作为单硬掩膜层的三层掩膜层(现有技术1)的示意性剖面图、以及仅选择LTO作为单硬掩膜层的三层掩膜层(现有技术2)的示意性剖面图；

图2A是威布尔分布图，示出了采用现有技术1和现有技术2处理的ILD的VBD特性，而图2B和图2C是分别示出了采用现有技术1和现有技术2制作的沟槽的扫描电子显微镜(SEM)顶视图；

图3是示出了根据本发明一个实施例的三层掩膜层的结构的示意性剖面图；

图4A至图4E是示出了用于形成根据本发明一个实施例的用于半导体器件制造工艺中的三层掩膜层的工艺步骤的示意性剖面图；

图5是示出了用于形成根据本发明一个实施例的三层掩膜层的方法的流程图；

图6A至图6C是示出了使用根据本发明的三层掩膜层的两步法蚀刻工艺步骤的示意性剖面图；

图7分别示出了现有技术1、2和使用根据本发明一个实施例的三层掩膜层的聚焦曝光矩阵(FEM)光刻工艺模拟分析图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，以下将参照附图详细描述本发明的具体实施例。显然，本发明的实施并不限于半导体领域的技术人员所熟知的特殊细节。虽然本发明的较佳实施例的详细描述如下，但除了这些详细描述以外，本发明还可以具有其他实施方式。

如前所述，为了解决现有技术中仅采用Si-ARC或LTO作为三层掩膜中的硬掩膜层而存在的问题，本发明提出了一种用于半导体器件制造工艺中的包含有一双硬掩膜层的三层掩膜层。

[根据本发明的三层掩膜层的结构]

图3是示出了根据本发明一个实施例的三层掩膜层的结构的示意性剖面图。如图3中所示，在制备好的CMOS晶体管的前端器件310顶层上层叠有一层间介电层320，用于在后续金属互连工艺中隔离器件与金属互连层。接着，在该层间介电层320上层叠有一有机介电层304。然后，在该有机介电层304上层叠有一低温氧化物层305’，且在该低温氧化物层305’上层叠有一含硅抗反射涂层305”。最后，在该含硅抗反射涂层305”上旋涂有一光致抗蚀剂层306，其经曝光和显影而具有图案。其中，低温氧化物层305’和含硅抗反射涂层305”都用作硬掩膜，共同构成双硬掩膜层305，并与有机介电层304和光致抗蚀剂层306一起构成根据本发明的三层掩膜层。

[根据本发明的三层掩膜层的形成方法]

下面，将参照图4A至图4F以及图5详细描述用于根据本发明的三层掩膜层的形成方法，以进一步具体说明图3中所示的三层掩膜层的剖面结构。图4A至图4F是示出了用于形成根据本发明一个实施例的用于半导体器件制造工艺中的三层掩膜层的工艺步骤的示意性剖面图。

图4A示出了根据本发明的待蚀刻的半导体衬底的示意性剖面图。如图4A中所示，在制备好的CMOS晶体管的前端器件410顶层上提供有一层间介电层420，用于使器件与之后形成的金属互连层隔离。如前所述，该层间介电层420例如可以包括三层：第一介电层，例如可以是台阶覆盖性极佳的USG、掺磷硅玻璃(PSG)，用于平坦化前端器件410顶层的台阶；第二介电层，例如可以是黑钻这类低k材料，用于减小寄生电容C，从而减小RC延迟；第三介电层，例如可以是正硅酸乙酯(TEOS)，用于在等离子体蚀刻时保护介电层表面不受等离子体轰击损伤。

接着，如图4B中所示，在层间介电层420的顶表面上旋涂一有机介电层404，作为底部抗反射涂层(BARC)，厚度约为

这里所采用的BARC的材料是有机材料，例如为NFC(产品名称)，其具有较佳的填充能力和抗反射能力，可以作为通孔的填孔材料和光刻的抗反射材料。

然后，在210℃的温度下，以SiH₄和N₂O的混合气体为源气体，通过化学气相沉积法在有机介电层404上形成一低温氧化物层405’，如图4C中所示，作为第一硬掩膜，其厚度约为且优选为

此外，也可通过在700～750℃的温度下热分解TEOS源气体来形成该低氧化物层405’。

接着，通过旋涂法，其中旋涂的转速为250转每秒，时间为25秒，在该低温氧化物层405’上涂覆一含硅抗反射涂层405”，如图4D中所示，作为第二硬掩膜。该含硅抗反射涂层405”的厚度约为

且优选为

并且其中硅的百分比为10％～40％。这里，作为第一硬掩膜层的低温氧化物层405’和作为第二硬掩膜层的含硅抗反射涂层405”共同构成双硬掩膜层405。

最后，如图4E中所示，在含硅抗反射涂层405”上通过旋涂法涂覆一光致抗蚀剂层406，并且经曝光和显影在其上形成图案。在本实施例中，采用正光刻胶。这样，最终形成了根据本发明一个实施例的三层掩膜层。

图5是示出了用于形成根据本发明一个实施例的三层掩膜层的方法的流程图。

首先，在步骤501中，在已制备好的待蚀刻的半导体衬底的顶表面上旋涂一有机介电层504，作为底部抗反射涂层(BARC)。

接着，在步骤502中，在210℃的温度下，以SiH₄和N₂O的混合气体为源气体，通过化学气相沉积法在有机介电层504上形成一低温氧化物层505’，并且然后通过旋涂法，其中旋涂的转速为250转每秒，时间为25秒，在该低温氧化物层505’上涂覆一含硅抗反射涂层505”。

接着，在步骤503中，在含硅抗反射涂层505”上通过旋涂法涂覆一光致抗蚀剂层506。

最后，在步骤504中，对光致抗蚀剂层506执行构图工艺在其上形成图案。

[使用根据本发明的三层掩膜层的两步法蚀刻工艺]

为了进一步说明根据本发明的三层掩膜层在蚀刻工艺中所取得的效果，以下将参照图6A至图6C来说明在如上所述地形成三层掩膜层之后执行的后续蚀刻工艺。

如图6A中所示，以其上形成有图案的光致抗蚀剂层606作为掩膜，采用诸如等离子体蚀刻等干法蚀刻工艺，在低温氧化物层605’和含硅抗反射涂层605”以及有机介电层604上蚀刻出沟槽，蚀刻终止于层间介电层620的表面，从而将光致抗蚀剂层606上的图案转印到双硬掩膜层605和有机介电层604上。

作为示例，蚀刻含硅抗反射涂层605”可采用Ar、CF₄和O₂的混合气体，其中，Ar的流速为50～200sccm、CF₄的流速为50～200sccm，O₂的流速为2～8sccm，这里，sccm是标准状态下，也就是1个大气压、25摄氏度下每分钟1立方厘米(1ml/min)的流量。

作为示例，蚀刻低温氧化物层605’的源气体可采用Ar、CF₄、CHF₃和O₂TG的混合气体，其中，Ar的流速为70～300sccm、CF₄的流速为60～240sccm，CHF₃的流速为10～60sccm，O₂TG流速为2～10sccm，通入到晶片边缘。其中，O₂TG是指专门通入到晶片边缘或者晶片中心的一管作为调整气体(tuning gas)的氧气，主要用于调整整个晶片的均匀性。

另外，作为一个示例，蚀刻有机介电层604的源气体可采用CF₄和O₂的混合气体，其中，CF₄的流速为50～300sccm，优选为100sccm，且O₂的流速为10～100sccm，优选为20sccm。作为另一示例，蚀刻有机介电层604的源气体可采用CO₂气体，其流速为200～1000sccm，优选为500sccm。此外，可以在蚀刻有机介电层604的源气体中加入适量的CHF₃来调整蚀刻后的CD的大小。

然后，进行灰化工艺，例如使用O₂或O₂/H₂O作为灰化剂的等离子体增强灰化处理，以去除光致抗蚀剂层606和作为第二硬掩膜的含硅抗反射涂层605”。

接着，如图6B中所示，以双硬掩膜层605中作为第一硬掩膜的低温氧化物层605’和有机介电层604作为掩膜，采用诸如等离子体蚀刻等干法蚀刻工艺，在层间介电层620上蚀刻出沟槽。作为示例，蚀刻层间介电层620的源气体可采用Ar、CF₄、O₂和CHF₃的混合气体，其中，Ar的流速为200～500sccm、CF₄的流速为100～500sccm，O₂的流速为10～100sccm，且CHF₃的流速为0～200sccm，优选地，Ar的流速为300sccm、CF₄的流速为200sccm，O₂的流速为20sccm，且CHF3的流速为50sccm。同样，可以在蚀刻层间介电层620的源气体中加入适量的CH₂F₂或CH₃F来调整剖面(profile)的角度。此时，低温氧化物层605’同样也被蚀刻掉。

然后，如图6C中所示，采用灰化工艺去除残留的有机介电层102，最后形成通过在蚀刻工艺中采用根据本发明的三层掩膜层而形成的沟槽。

[本发明所获得的有益效果]

随着集成电路集成度的提高，每个晶片中包含的晶体管数目增多，每个成像块中包含的芯片数目也随之增多。为了提高工艺线的制造效率，可能会将实现不同功能的电路芯片集合在同一晶片、甚至是同一成像块中，因此不同的电路芯片由于其结构不同，例如沉积的层数和层厚等不一致，会导致在工艺过程中在晶片表面呈现的高度不同。在光刻工艺的曝光过程中，不同的高度会导致满足清晰成像的最佳成像距离不一致，因此需要较大的DOF，以满足在一次曝光中为不同结构的芯片提供清晰的成像图案。

由此可见，在投影光刻工艺中，光束聚焦的DOF是非常重要的指标。DOF是指能够满足光刻分辨率(即光刻机在晶片表面能曝光的最小特征尺寸)的关键尺寸(CD)均匀性的晶片最大离焦范围。具体而言，当晶片表面位于成像的焦平面上时，不仅在焦平面上成像的各点是清晰的，而且在此平面的上下一定高度范围内成像也是清晰的。这个能够提供清晰成像的最大范围就是DOF。因此，DOF越大，说明器件表面能够通过曝光设备清晰成像的垂直范围也就越大，从而允许器件表面呈现的台阶高度在较大范围内变化。

图7是分别示出了现有技术1、2和使用根据本发明一个实施例的三层掩膜层的聚焦曝光矩阵(FEM)光刻工艺模拟分析图。如图7中所示，在仅使用LTO作为硬掩膜层时，DOF仅为0.2。而在仅使用Si-ARC作为硬掩膜时，DOF为0.32，从这一点来看，后者优于前者。但如前所述，从图2的ILD_VBD威布尔分布图中可看出，对于ILD的VBD特性来说，在仅使用LTO作为硬掩膜层时，Vbd约为24～25伏，而在仅使用Si-ARC作为硬掩膜时，Vbd仅仅不到20V，显然，前者又优于后者。综合两者的优点，在三层掩膜中采用根据本发明的双硬掩膜层，能够在使DOF从0.2扩大到0.26的同时，使蚀刻出的沟槽的侧壁保持较好的垂直形貌，如图7中“侧壁角度”和“CD”两曲线所示，从而能够获得较好的VBD特性。

[本发明的工业适用性]

根据如上所述的实施例来制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中，尤其是射频产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种用于制造半导体器件的方法，包括：

在半导体衬底上沉积一有机介电层；

在所述有机介电层上形成一硬掩膜层；

在所述硬掩膜层上涂覆一光致抗蚀剂层；以及

对所述光致抗蚀剂层执行构图工艺以形成图案，

其中，所述形成硬掩膜层包括：

在所述有机介电层上形成第一硬掩膜；以及

在所述第一硬掩膜上形成第二硬掩膜。

2.根据权利要求1所述的方法，其特征在于，所述第一硬掩膜选自低温氧化物、无定形碳、TiN和SiN。

3.根据权利要求2所述的方法，其特征在于，所述第一硬掩膜由低温氧化物构成。

4.根据权利要求1所述的方法，其特征在于，所述第二硬掩膜由含硅抗反射材料构成。

5.根据权利要求4所述的方法，其特征在于，所述含硅抗反射材料中硅的百分比为10％～40％。

6.根据权利要求3所述的方法，其特征在于，所述第一硬掩膜是在210℃的温度下以SiH₄和N₂O的混合气体为源气体通过化学气相沉积法而形成的。

7.根据权利要求3所述的方法，其特征在于，所述第一硬掩膜的厚度为

8.根据权利要求7所述的方法，其特征在于，所述第一硬掩膜的厚度为

9.根据权利要求4所述的方法，其特征在于，所述第二硬掩膜是通过旋涂法形成的。

10.根据权利要求9所述的方法，其特征在于，所述旋涂法中旋涂的转速为250转每秒，时间为25秒。

11.根据权利要求9所述的方法，其特征在于，所述第二硬掩膜的厚度为

12.根据权利要求11所述的方法，其特征在于，所述第二硬掩膜的厚度为

13.一种包含通过根据权利要求1所述的方法制造的半导体器件的集成电路，其中所述集成电路选自随机存取存储器、动态随机存取存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和射频电路。

14.一种包含通过根据权利要求1所述的方法制造的半导体器件的电子设备，其中所述电子设备选自个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机。