CN103311101B - 制造半导体器件的方法 - Google Patents

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Abstract

本发明提供一种制造半导体器件的方法。该方法包括在衬底的上方形成多个电路器件。该方法包括在衬底的上方形成有机层。有机层形成在多个电路器件的上方。该方法包括抛光有机层以平坦化有机层的表面。在抛光之前，不高温热处理有机层。有机材料在抛光期间是未交联的。该方法包括在有机层的平坦化的表面的上方沉积LT-膜。在低于约150摄氏度的温度下实施沉积。也在不使用旋转涂布的情况下实施沉积。该方法包括在LT-膜的上方形成经图案化的光刻胶层。

Description

制造半导体器件的方法
技术领域
本发明涉及制造半导体器件的方法。
背景技术
半导体集成电路(IC)产业经历了快速发展。IC材料和设计方面的技术进步产生了若干IC代，其中每个代都具有比上一个代更小和更复杂的电路。然而，这些进步增加了加工和生产IC的复杂度，因此，为了实现这些进步，需要在IC加工和生产方面的同样发展。在IC发展过程中，功能密度(即每芯片面积上互连器件的数量)大幅增加而几何尺寸(即使用制造工艺可以做出的最小的元件)降低。
降低的几何尺寸导致半导体制造中的挑战。例如，随着几何尺寸不断降低，制造工艺公差减少，来自晶圆形貌变化的影响将限制诸如光刻工艺窗口或者蚀刻工艺窗口的工艺窗口。传统的制造工艺方案没有充分解决由晶圆形貌变化引起的这些问题。
因此，虽然传统的光刻方法对于其预期目的已经大体上足够，但是它们不是在每个方面都令人完全满意。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：在衬底的上方形成第一可图案化层；抛光所述第一可图案化层以使所述第一可图案化层的表面平坦，其中，所述第一可图案化层的材料能够被交联但是在抛光期间未被交联；以及在所述第一可图案化层的平坦表面的上方沉积第二可图案化层，其中，所述第一可图案化层和所述第二可图案化层具有不同的蚀刻速率。
在上述方法中，还包括：在所述第二可图案化层的上方形成经图案化的光刻胶层；以及将所述经图案化的光刻胶层用作掩模实施光刻工艺。
在上述方法中，还包括：在所述第二可图案化层的上方形成经图案化的光刻胶层；以及将所述经图案化的光刻胶层用作掩模实施光刻工艺，还包括：在形成所述经图案化的光刻胶层之前，在所述第二可图案化层的上方形成抗反射层，其中，所述抗反射层和所述第一可图案化层以及所述第二可图案化层具有不同的蚀刻速率，并且其中，所述光刻胶层形成在所述抗反射层的上方。
在上述方法中，还包括：在所述衬底的上方形成多个部件，其中，所述第一可图案化层形成在所述多个部件的上方。
在上述方法中，其中，在低于有机层Tg点的温度下执行低温沉积所述第二可图案化层的步骤。
在上述方法中，其中，以使得所述第二可图案化层的厚度在约10埃至约100埃的范围内的方式执行沉积所述第二可图案化层的步骤。
在上述方法中，其中，不使用旋转涂布执行沉积所述第二可图案化层的步骤。
在上述方法中，其中：所述第一可图案化层包含有机材料；以及所述第二可图案化层包含LT-材料。
根据本发明的另一方面，还提供了一种制造半导体器件的方法，包括：在衬底的上方形成多个图案；在所述衬底的上方形成有机层，所述有机层包含未交联的材料并且所述有机层形成在所述多个图案的上方并包围所述多个图案；对所述有机层的所述未交联的材料实施抛光工艺，所述抛光工艺平坦化所述有机层的表面；在所述有机层的平坦化的表面的上方沉积膜，其中，所述膜和所述有机层之间存在蚀刻选择性；以及在所述膜的上方形成光刻胶层。
在上述方法中，其中，在实施所述抛光工艺之前，不高温热处理所述有机层。
在上述方法中，还包括：在所述膜和所述光刻胶层之间形成抗反射层，其中，所述抗反射层、所述有机层、和所述膜之间存在蚀刻选择性。
在上述方法中，其中，在约30摄氏度至约150摄氏度的温度范围内执行沉积所述膜的步骤。
在上述方法中，还包括：对所述膜实施蚀刻工艺，其中，所述光刻胶层在所述蚀刻工艺中用作蚀刻掩模。
在上述方法中，其中，以使得所述膜包含介电材料并且厚度在约10埃至约100埃的范围内的方式执行沉积所述膜的步骤。
在上述方法中，其中，不使用旋转涂布执行沉积所述膜的步骤。
根据本发明的又一方面，还提供了一种制造半导体器件的方法，包括：在衬底的上方形成多个电路器件；在所述衬底的上方形成有机层，所述有机层形成在所述多个电路器件的上方；抛光所述有机层以平坦化所述有机层的表面，其中，在抛光之前，不高温热处理所述有机层，并且其中，所述有机材料在抛光期间是未交联的；在所述有机层的平坦化的表面的上方沉积膜，其中，在低于约150摄氏度的温度下并且不采用旋转涂布工艺实施沉积；以及在所述膜的上方形成经图案化的光刻胶层。
在上述方法中，还包括：将所述经图案化的光刻胶层用作掩模实施光刻工艺。
在上述方法中，还包括：在所述膜和所述经图案化的光刻胶层之间形成抗反射层，其中，所述抗反射层、所述有机层和所述膜之间存在蚀刻选择性。
在上述方法中，其中，以使得所述膜的厚度在约10埃至约100埃的范围内的方式执行沉积所述膜的步骤。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的方面。应该强调的是，根据工业中的标准实践，各种元件没有被按比例绘制。实际上，为了清楚的讨论，各种元件的尺寸可以被任意增加或减少。
图1是根据本发明的各个方面示出制造半导体器件的方法的流程图。
图2至图8是根据本发明的各个方面制造半导体器件的各个阶段的示意性片段横截面侧视图。
具体实施方式
据了解为了实施各个实施例的不同元件，以下公开提供了许多不同的实施例或实例。以下描述元件和布置的特定实例以简化本公开。当然这些仅仅是实例并不打算限定。例如，以下描述中第一元件形成在第二元件上可包括其中第一元件和第二元件以直接接触形成的实施例，并且也可包括其中额外的元件形成在第一元件和第二元件之间的实施例，使得第一元件和第二元件不直接接触。此外，本公开可能在各个实例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
图1是制造半导体器件的方法20的流程图。方法20开始于框22，其中，在衬底的上方形成多个图案。方法20包括框24，其中，在衬底的上方形成有机层。有机层包含未交联材料/工艺并形成在多个图案的上方或者包围多个图案。方法20包括框26，其中，对有机层的未交联材料实施抛光工艺。抛光工艺使有机层的表面平坦。在实施抛光工艺之前，不热处理有机层。方法20包括框28，其中，在有机层的平坦表面上方沉积膜。膜和有机层之间存在蚀刻选择性。在一些实施例中，在约30摄氏度至约150摄氏度的温度范围内沉积膜。在一些实施例中，不使用旋转涂布沉积膜。在一些实施例中，将膜沉积成具有约10埃至约300埃范围内的厚度。方法20包括框30，其中，在膜的上方形成光刻胶层。
应该理解，在框22至框30之前、期间、或者之后可以实施其他工艺。例如，可以对膜实施蚀刻工艺，在蚀刻工艺中光刻胶层用作蚀刻掩模。同样，在一些实施例中，可以在膜和光刻胶层之间形成抗反射层。抗反射层、有机层、和膜之间存在蚀刻选择性。
图2至图8是根据本发明各个方面的处于各个制造阶段的半导体器件40的一部分的示意性局部横截面侧视图。应该理解，已经简化了图2至图8以便更好地理解本发明的发明构思。因此，应该注意到，可以在图2至图8示出的工艺之前、期间、和之后提供其他工艺，本文仅简单描述这些其他工艺。
参考图2，半导体器件40可以是半导体集成电路(IC)芯片、片上系统(SoC)、或这些的一部分，包括存储电路、逻辑电路、高频电路、图像传感器、以及各种无源元件和有源元件，诸如电阻器、电容器、电感器、P-沟道场效应晶体管(pFET)、N-沟道FET(nFET)、金属氧化物半导体场效应晶体管(MOSFET)、或者互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、横向扩散MOS(LDMOS)晶体管、高功率MOS晶体管、或者其他类型的晶体管。应当注意到，可以用CMOS工艺流程制造半导体器件40的一些部件。
半导体器件40包括衬底45。在示出的实施例中，衬底45是掺杂有P-型掺杂剂(诸如硼)的硅衬底。在另一实施例中，衬底45是掺杂有N-型掺杂剂(诸如砷或磷)的硅衬底。衬底可以可选地由一些其他合适的诸如金刚石或者锗的元素半导体材料；合适的诸如碳化硅、砷化铟、或磷化铟的化合物半导体；或者诸如碳化锗硅、磷化砷镓、或磷化铟镓的合适的合金半导体制成。此外，在一些实施例中，衬底45可以包括外延层(epi层)，可以应变用于性能提高，并可以包括绝缘体上硅(SOI)结构。
在衬底45中形成诸如隔离结构50的隔离结构。隔离结构50包括浅沟槽隔离(STI)器件。STI器件包含介电材料，其可以是氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、和/或本领域公知的低-k介电材料。通过在衬底45中蚀刻沟槽然后用介电材料填充沟槽形成STI器件。在其他实施例中，也可以形成深沟槽隔离(DTI)器件代替STI器件(或者与STI器件组合)用作隔离结构。
也可以在衬底45中形成掺杂阱(诸如掺杂阱60和掺杂阱61)。掺杂阱60-61形成在隔离结构50的任一侧上。在一些实施例中，掺杂阱60-61掺杂有诸如砷或磷的N-型掺杂剂。在一些其他实施例中，掺杂阱60-61可以掺杂有P-型掺杂剂。可以采用本领域公知的离子注入工艺或者扩散工艺实施掺杂。
在衬底45的上方形成一个或多个器件图案80。器件图案80可以是IC电路器件的元件，例如多晶硅或者MOS晶体管的金属栅极或者其他合适的半导体部件。可以通过一个或多个沉积和图案化工艺形成器件图案80。沉积工艺可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、或者其他合适的沉积工艺。图案化工艺可以包括涉及一个或多个掩模、曝光、烘烤、显影、和清洗工艺(不一定按这个次序)的光刻工艺。随后一个或多个器件图案80可能需要进一步图案化以形成IC电路器件元件。
现参考图3，在衬底45的上方形成层100。层100形成在器件图案80的上方并且包围器件图案80。在一些实施例中，可以通过旋转涂布工艺形成层100。在其他实施例中，可以通过另一合适的沉积工艺形成层100。层100包含可图案化的材料。在一些实施例中，层100包含有机材料。有机材料可以包含多个未交联的单体或者聚合物。结果，层100相对柔软。
如图3中示出的，层100具有不平坦表面110，这至少部分是由于形成在器件图案80的上方而导致的结果。换句话说，因为器件图案80本身具有高度或者厚度，层100形成在器件图案80上方的部分比层100仅仅形成在衬底45的表面上方的部分厚或高。衬底45本身也可能不是完全平坦的，从而也导致层100的表面110不平坦。此外，其他因素诸如高温处理中的波动也可能导致晶圆扭曲或翘曲。由于这些因素，层100的表面110是不平坦的。这可以称为晶圆形貌的变化，由于晶圆形貌的变化带来加工难度和/或降低器件性能而不受欢迎。
根据本发明的各个方面，层100构成三层图案化方案的下层。将使用这种三层图案化方案实施光刻工艺。
现参考图4，为了减少晶圆形貌的变化，换句话说，为了使晶圆100的表面110更平坦，对层100实施抛光工艺130。在一些实施例中，抛光工艺130包括化学机械抛光(CMP)工艺。抛光工艺130研磨去除层100的材料从而使其转变为更平坦的层100A。层100A具有基本上平坦的表面110A。层100A具有厚度140。
应该理解，在实施抛光工艺130之前，不对层100实施热处理。热处理意味着被处理的材料遭受高温，例如在几百摄氏度范围内的高温。通常，有机材料(诸如层100中的有机材料)受到热处理时，材料中的分子(诸如单体或者聚合物)将变成交联的。交联的分子大大地增加了材料的强度或硬度。因此，如果对层100实施热处理工艺，层中的材料就会交联，而层100就会非常硬。但是，根据本发明的各个方面，不对层100实施热处理，因此在不实施热处理的情况下，层100的材料保持不交联。从而，层100仍然保持柔软。
层100仍然柔软的事实允许其被抛光工艺130抛光。如上所述，通过抛光工艺130得到层100的基本上平的或者平坦的表面110A。相比之下，传统半导体制造工艺通常对有机层实施热处理工艺，从而交联其分子并使层太硬以至于不能抛光。换句话说，在传统制造工艺中，不能实施类似抛光工艺130的抛光工艺平坦化有机层的表面。再次，不对层100实施热处理工艺使得层100的材料仍然是未交联的并在实施抛光工艺130时保持柔软，其使得通过抛光工艺130形成基本上平坦和光滑的表面110A。
现参考图5，在层100(或者层100A)的平坦的或者平的表面110A的上方形成用作可图案化层的低温(LT)膜150。低温膜150包括具有合适的折光率(n)和合适的消光系数(k)的膜。在一些实施例中，低温膜150包含氧化硅、氮化硅、或者氮氧化硅。
在不旋转涂布的情况下形成低温膜150。在一些实施例中，通过低温原子层沉积(LT-ALD)工艺170形成低温膜150。在一些方面，低温沉积工艺170类似于CVD或ALD工艺，在沉积室中在表面110A上沉积低温膜150的材料。但是，不同于传统的CVD工艺，实施低温沉积工艺170的温度大幅低于与大多数CVD工艺或CVD加工室相关的温度。
在一些实施例中，实施低温沉积工艺170的工艺温度小于约150摄氏度。例如，低温沉积工艺170的工艺温度在约30摄氏度至约150摄氏度的范围内。沉积室的低工艺温度是可取的，因为沉积室的高工艺温度会导致光刻胶材料损伤并且产生室污染。因此使用低温膜可以解决室污染问题。
低温膜150构成本发明的三层图案化方案的中间层。许多传统制造工艺可以形成用作常规三层图案化方案的中间层的富硅材料。这种富硅材料包含溶剂。如果使用这种常规的富硅中间层而不使用低温膜150，富硅中间层中的溶剂将可能泄漏或者渗透到下层100A中，因为下层100A仍然是软的(由于没有经历热处理工艺而未交联)。溶剂泄漏进入下层100A将损害下层100A。为了防止这种溶剂导致的损伤，根据本发明的各个方面形成低温膜150。低温膜150不包含溶剂，因此没有溶剂泄漏到下层100A中。
因为通过抛光工艺130已经使层100的表面110A平坦化，低温膜150也形成为具有基本上平的或者平坦化的表面180。低温膜150具有厚度190。如上所述，通过非旋转涂布沉积工艺形成低温膜150。对于典型的旋转涂布工艺，可以形成多薄的膜是有限制的。换句话说，通过旋转涂布工艺形成的膜可能不薄于下限阈值，下限阈值可以是几百埃。相比之下，本文中的低温膜150可以形成得很薄，因为它的形成不涉及旋转涂布工艺。在一些实施例中，低温沉积工艺170可以使厚度190达到约10埃至约300埃的范围内。这种薄低温膜150是可取的，尤其随着器件按比例缩小工艺的继续。随后将论述低温膜150的厚度的优势的一些方面。
现参考图6，在低温膜150的上方形成经图案化的光刻胶层200。可以通过在膜150上形成光刻胶材料(例如通过旋转涂布工艺)来形成经图案化的光刻胶层200，随后将光刻胶材料图案化成多个光刻胶部分，从而形成经图案化的光刻胶层200。经图案化的光刻胶层200具有厚度210。在一些实施例中，厚度210在约500埃至约1000埃的范围内。经图案化的光刻胶层200可以构成上述三层图案化方案的上层。应该注意到，图6中示出的经图案化的光刻胶层200的光刻胶部分仅仅是实例，应该理解，实际的经图案化的光刻胶层可以被配置成任何合适的形状。
现参考图7，实施光刻工艺220以将经图案化的光刻胶层200的图案蚀刻至下面的层。在光刻工艺220中，经图案化的光刻胶层200用作蚀刻掩模。例如，光刻工艺220可以蚀刻开口至膜150中。光刻工艺220也可以蚀刻开口至层100A和/或图案80中。选择用于膜150和层100A的材料组分使它们具有高蚀刻选择性(通过蚀刻速率的比值测量)。
光刻胶层200的厚度210与膜150和层100A的厚度190和厚度140相关。换句话说，随着膜150或层100A变得更厚，光刻胶层200也更厚。在采用常规三层图案化方案的传统制造工艺中，通过旋转涂布形成中间层，因此是有些厚的。因此，其上形成的光刻胶层也厚。同时，随着器件继续按比例缩小，晶圆上的图案具有更小的横向尺寸，从而也导致光刻胶图案具有更小的横向尺寸(即，宽度)。结果是，光刻胶图案的纵横比(高度/宽度)增加了。形成并且保持具有高纵横比的光刻胶图案是困难的，而且具有高纵横比的光刻胶图案也可能具有更大的坍塌风险，其导致制造缺陷。
相比之下，膜150(即，本发明的三层方案的中间层)不是通过旋转涂布工艺而是通过低温沉积工艺170形成。如此，膜150基本上薄于传统的三层图案化方案的中间层。更薄的膜150也使得光刻胶层200的厚度210降低，从而降低光刻胶层200的纵横比。因此，本文中的光刻胶层200在制造工艺中不容易坍塌。
图8根据本发明的各个方面示出四层图案化方案。除了层100A，低温膜150、经图案化的光刻胶层200，四层图案化方案包括抗反射层250。在一些实施例中，抗反射层250包含有机材料。抗反射层250具有厚度260。在一些实施例中，厚度260在约300埃至约800埃的范围内。在抗反射层250、膜150、和层100A之间存在高蚀刻选择性。图8中示出的四层图案化方案也经历与上面参考图7讨论的光刻工艺220类似的光刻工艺。
应该理解，随后可以实施其他工艺(采用三层图案化方案或者四层图案化方案)以完成半导体器件40的制造。例如，这些其他工艺可以包括互连结构(诸如，为包括已经形成的金属栅极的器件提供电互连的线和通孔、金属层和层间电介质)的形成(如果还没有形成互连结构)、钝化层的沉积、封装、晶圆切割和测试。为了简明的目的，本文不示出这些其他工艺。
本发明的实施例提供优势，应该理解，不同的实施例可以提供不同的优势，本文不讨论所有优势，并且没有特定的优势是所有实施例都需要的。这些优势之一是：因为下层没有经历热处理工艺，它的材料不交联从而保持柔软。从而，可以通过诸如CMP工艺的工艺有效地使下层抛光。下层的抛光基本上减少不期望的形貌变化，该形貌变化由位于下层下方的器件图案的形成引起。此外，缺少热处理工艺本身减少晶圆形貌的变化，因为热处理可以导致晶圆翘曲的发生。
另一优势是低温膜(即，中间层)不含有溶剂，因此没有溶剂渗透到下层中以损伤下层。
又一优势是：因为不使用旋转涂布形成低温膜，其可以形成得很薄。因为在低温膜上方形成的光刻胶层的厚度与低温膜的厚度有关，光刻胶层也可以形成得更薄。更薄的光刻胶层具有更小的纵横比，从而在制造期间降低光刻胶坍塌的风险。
此外，本发明可以轻易地整合到现有工艺流程中。从而，其可以轻易地被实施并且对制造成本具有重大的影响。
本发明的更广泛的形式之一涉及一种制造半导体器件的方法。该方法包括：在衬底的上方和多个部件的上方形成第一可图案化层；抛光第一可图案化层使第一可图案化层的表面平坦，其中第一可图案化层的材料是能够交联的但是在抛光中不被交联；以及在第一可图案化层的平坦表面的上方沉积第二可图案化层，其中第一可图案化层和第二可图案化层具有不同的蚀刻速率。
在一些实施例中，该方法还包括：在第二可图案化层的上方形成经图案化的光刻胶层；以及将经图案化的光刻胶层用作掩模来实施光刻工艺。
在一些实施例中，该方法还包括：在形成经图案化的光刻胶层之前，在第二可图案化层的上方形成抗反射层，其中抗反射层、第一可图案化层和第二可图案化层具有不同的蚀刻速率，并且其中光刻胶层形成在抗反射层的上方。
在一些实施例中，该方法还包括：在衬底的上方形成多个部件，其中在多个部件的上方形成第一可图案化层。
在一些实施例中，在低于有机层Tg点的温度下沉积第二可图案化层。
在一些实施例中，沉积第二可图案化层的温度低于约150摄氏度。
在一些实施例中，以使得第二可图案化层的厚度在约10埃至约300埃的范围内的方式沉积第二可图案化层。
在一些实施例中，不使用旋转涂布沉积第二可图案化层。
在一些实施例中，第一可图案化层包含有机材料；第二可图案化层包含LT-材料。
本发明的另一更广泛的形式涉及一种制造半导体器件的方法。该方法包括：在衬底上方形成多个图案；在衬底上方形成有机层，有机层包含未交联的材料并且该有机层在多个图案的上方形成和包围多个图案形成；对未交联的材料实施抛光工艺，抛光工艺平坦化有机层的表面；在有机层的平坦的表面上方沉积膜，其中膜和有机层之间存在蚀刻选择性；以及在膜的上方形成光刻胶层。
在一些实施例中，在实施抛光工艺之前，不热处理有机层。
在一些实施例中，该方法还包括：在膜和光刻胶层之间形成抗反射层，其中抗反射层、有机层、和膜之间存在蚀刻选择性。
在一些实施例中，在约30摄氏度至约150摄氏度的温度范围内执行沉积膜的步骤。
在一些实施例中，该方法还包括：对膜实施蚀刻工艺，其中在蚀刻工艺中，光刻胶层用作蚀刻掩模。
在一些实施例中，以使得膜包含介电材料并且厚度在约10埃至约100埃的范围内的方式沉积膜。
在一些实施例中，不使用旋转涂布沉积膜。
本发明的又一更广泛的形式涉及一种制造半导体器件的方法。该方法包括：在衬底上方形成多个电路器件；在衬底上方形成有机层，有机层形成在多个电路器件的上方；抛光有机层以平坦化有机层的表面，其中在抛光之前，不热处理有机层，其中有机材料在抛光期间是未交联的；在有机层的平坦表面上方沉积LT-膜，其中在低于约150摄氏度的温度下实施沉积并且不使用旋转涂布工艺；以及在LT-膜的上方形成经图案化的光刻胶层。
在一些实施例中，该方法还包括：将经图案化的光刻胶层用作掩模实施光刻工艺。
在一些实施例中，该方法还包括：在介电膜和经图案化的光刻胶层之间形成抗反射层，其中在抗反射层、有机层、和介电膜之间存在蚀刻选择性。
在一些实施例中，以使得介电膜的厚度在约10埃至约100埃的范围内的方式执行沉积介电膜的步骤。
上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解以下的详细描述。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。例如，高电压器件可以不限于NMOS器件并且可以扩展至具有相似结构和配置的PMOS器件，但是要改变所有的掺杂类型和根据PMOS设计改变尺寸。此外，PMOS器件可以设置在用于隔离器件的深n-阱凹穴(pocket)中。

Claims (20)

1.一种制造半导体器件的方法，包括：
在衬底的上方形成第一可图案化层；
抛光所述第一可图案化层以使所述第一可图案化层的表面平坦，其中，所述第一可图案化层的材料能够被交联但是在抛光期间未被交联；以及
在所述第一可图案化层的平坦表面的上方沉积第二可图案化层，其中，所述第一可图案化层和所述第二可图案化层具有不同的蚀刻速率。
2.根据权利要求1所述的方法，还包括：
在所述第二可图案化层的上方形成经图案化的光刻胶层；以及
将所述经图案化的光刻胶层用作掩模实施光刻工艺。
3.根据权利要求2所述的方法，还包括：在形成所述经图案化的光刻胶层之前，在所述第二可图案化层的上方形成抗反射层，其中，所述抗反射层和所述第一可图案化层以及所述第二可图案化层具有不同的蚀刻速率，并且其中，所述光刻胶层形成在所述抗反射层的上方。
4.根据权利要求1所述的方法，还包括：在所述衬底的上方形成多个部件，其中，所述第一可图案化层形成在所述多个部件的上方。
5.根据权利要求1所述的方法，其中，在低于有机层Tg点的温度下执行低温沉积所述第二可图案化层的步骤。
6.根据权利要求5所述的方法，其中，沉积所述第二可图案化层的温度低于120摄氏度。
7.根据权利要求1所述的方法，其中，以使得所述第二可图案化层的厚度在10埃至100埃的范围内的方式执行沉积所述第二可图案化层的步骤。
8.根据权利要求1所述的方法，其中，不使用旋转涂布执行沉积所述第二可图案化层的步骤。
9.根据权利要求1所述的方法，其中：
所述第一可图案化层包含有机材料；以及
所述第二可图案化层包含LT-材料。
10.一种制造半导体器件的方法，包括：
在衬底的上方形成多个图案；
在所述衬底的上方形成有机层，所述有机层包含未交联的材料并且所述有机层形成在所述多个图案的上方并包围所述多个图案；
对所述有机层的所述未交联的材料实施抛光工艺，所述抛光工艺平坦化所述有机层的表面；
在所述有机层的平坦化的表面的上方沉积膜，其中，所述膜和所述有机层之间存在蚀刻选择性；以及
在所述膜的上方形成光刻胶层。
11.根据权利要求10所述的方法，其中，在实施所述抛光工艺之前，不高温热处理所述有机层以避免所述有机层中的分子变成交联的。
12.根据权利要求10所述的方法，还包括：在所述膜和所述光刻胶层之间形成抗反射层，其中，所述抗反射层、所述有机层、和所述膜之间存在蚀刻选择性。
13.根据权利要求10所述的方法，其中，在30摄氏度至120摄氏度的温度范围内执行沉积所述膜的步骤。
14.根据权利要求10所述的方法，还包括：对所述膜实施蚀刻工艺，其中，所述光刻胶层在所述蚀刻工艺中用作蚀刻掩模。
15.根据权利要求10所述的方法，其中，以使得所述膜包含介电材料并且厚度在10埃至100埃的范围内的方式执行沉积所述膜的步骤。
16.根据权利要求10所述的方法，其中，不使用旋转涂布执行沉积所述膜的步骤。
17.一种制造半导体器件的方法，包括：
在衬底的上方形成多个电路器件；
在所述衬底的上方形成有机层，所述有机层形成在所述多个电路器件的上方；
抛光所述有机层以平坦化所述有机层的表面，其中，在抛光之前，不高温热处理所述有机层，并且其中，所述有机层的有机材料在抛光期间是未交联的；
在所述有机层的平坦化的表面的上方沉积膜，其中，在低于150摄氏度的温度下并且不采用旋转涂布工艺实施沉积；以及
在所述膜的上方形成经图案化的光刻胶层。
18.根据权利要求17所述的方法，还包括：将所述经图案化的光刻胶层用作掩模实施光刻工艺。
19.根据权利要求17所述的方法，还包括：在所述膜和所述经图案化的光刻胶层之间形成抗反射层，其中，所述抗反射层、所述有机层和所述膜之间存在蚀刻选择性。
20.根据权利要求17所述的方法，其中，以使得所述膜的厚度在10埃至100埃的范围内的方式执行沉积所述膜的步骤。
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