TWI662359B - 次20奈米之形貌體的均勻壓印圖案轉移方法 - Google Patents

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Abstract

於此說明增加壓印微影術中蝕刻選擇性的方法,該方法使用材料沉積技術對該多層材料堆疊給予一獨有的外部形貌,從而增強蝕刻製程窗口以及改良蝕刻選擇性。例如,能夠達到一圖案化抗蝕劑層與沉積的金屬、類金屬或是非有機氧化物之間50:1或更高之蝕刻選擇性,大大地保持該蝕刻製程之前該圖案形貌體高度,轉移該圖案進入該基板,容許在高保真度下次20奈米圖案轉移。

Description

次20奈米之形貌體的均勻壓印圖案轉移方法 相關申請案之交叉參考
本申請案主張根據35 U.S.C.§ 119(e)(1)之於2013年12月30日提出申請的美國臨時申請案第61/921,647號之權益;於此係以全文參照方式併於本文中。
本發明係有關於次20奈米之形貌體的均勻壓印圖案轉移方法。
奈米製造包括具有大約100奈米或是更小的形貌體之極小結構的製造。奈米製造已具有極大影響的一應用係為用於積體電路之加工。半導體加工業持續地致力於較大的生產量,同時增加一基板上每單位面積構成的電路,因此奈米製造變得越來越重要。奈米製造提供較大的製程控制,同時容許持續地減小所構成的該等結構之該最小形貌體尺寸。已利用奈米製造的其他發展領域包括光伏電池、生物科技、光學技術、機械系統以及相似領域。
今日使用上的一示範性奈米製造技術係為通常所說的壓印微影術。在複數個公開案中詳細地說明示範性壓印微影術,諸如美國專利第8,349,241號,美國專利公開 案第2004/0065252號以及美國專利第6,936,194號,於此皆以全文參照方式併入本文中。
於前述的每一美國專利公開案及專利中揭示的壓印微影技術包括在一可形成(可聚合)層中形成一起伏圖案並將與該起伏圖案相對應的一圖案轉移進入一下伏基板中。該基板可耦合至一移動平台以獲得一需要的定位,有助於該圖案化製程。該圖案化製程使用一與該基板間隔開的模板以及一施用在該模板與該基板之間的可成形液體。該可成形液體係經固化以形成一堅硬層,該層具有一圖案與和該可成形液體接觸的該模板之該表面的一形狀一致的。在固化後,該模板係自該堅硬層分開以致該模板與該基板係為間隔開的。該基板與該固化層接著進行附加的製程以將一起伏影像轉移進入該基板,與該固化層中的該圖案相一致。
依據本發明之一具體實施例,係特地提出一種壓印微影方法,其包含以下步驟:在一基板上壓印一有機可聚合材料之一圖案化層,該圖案化層具有一剩餘層及一或更多的界定該圖案化層之形貌體的突出部分及凹部分,該等突出部分具有由該剩餘層延伸20奈米或較小的一高度;將一蝕刻選擇性材料沉積在該圖案化層的至少該等突出部分及該等凹部分上,該蝕刻選擇性材料包含具有相對於該有機可聚合材料的一50:1或更高之蝕刻選擇性的金屬、類金屬或是非有機氧化物;回蝕該沉積的選擇性材料以顯露 該等突出部分;回蝕該等突出部分以顯露該基板;以及蝕刻該基板以於該基板中形成該圖案化層的一逆圖案。
10‧‧‧微影系統
12‧‧‧基板
14‧‧‧基板卡盤
16‧‧‧平台
18‧‧‧模板
20‧‧‧台面/模具
22‧‧‧圖案化表面
24‧‧‧凹部分
26‧‧‧突出部分
28‧‧‧卡盤
30‧‧‧壓印頭
32‧‧‧流體分配系統
34‧‧‧可成形的材料
38‧‧‧能量來源
40‧‧‧能量
42‧‧‧路徑
44‧‧‧表面
46‧‧‧圖案化層
48‧‧‧殘留層
50‧‧‧突出部分
52‧‧‧凹部分
54‧‧‧處理器
56‧‧‧記憶體
146‧‧‧圖案化層
150‧‧‧突出部分
152‧‧‧孔洞
160,162,460‧‧‧沉積層
250‧‧‧支柱
252‧‧‧凹入的區域
260,360‧‧‧沉積層
262‧‧‧平坦化層
264,462‧‧‧沉積層之部分
t1,t2‧‧‧厚度
因此能夠詳細地瞭解本發明之特徵及優點,藉由參考附加圖式中所圖示之該等具體實施例可完成本發明之具體實施例的一更加特別的說明。然而,應注意的是該等附加的圖式僅圖示本發明之典型的具體實施例,並不因此視為限定其之範疇,因為本發明可允許其他等效的具體實施例。
圖1圖示一示範性壓印微影系統之一簡化側視圖。
圖2圖示於圖1中所示該其上具有一具奈米結構的圖案化層的基板之一簡化側視圖。
圖3A-G圖示根據本發明之一具體實施例將一基板圖案化的方法。
圖4A-F圖示根據本發明之另一具體實施例將一基板圖案化的方法。
圖5A-F圖示根據本發明之又一具體實施例將一基板圖案化的方法。
圖6A-E圖示根據本發明之進一步具體實施例將一基板圖案化的方法。
參考該等圖式,並特別地參考圖1,圖中所示係為用以在基板12上構成一起伏圖案的一微影系統10。基板 12可與基板卡盤14耦合。如所圖示,基板卡盤14係為一真空卡盤。然而,基板卡盤14可為任何卡盤包括,但非限定在,真空、插銷型式、溝槽型式、靜電的、電磁的及/或相似的型式。示範的卡盤係揭示在美國專利第6,873,087號中,其以參照方式併入本文中。
基板12及基板卡盤14可進一步地由平台16支撐。平台16可提供沿著、該等x、y及z軸之平移運動及/或轉動。平台16、基板12及基板卡盤14亦可位設在一底座上(未顯示)。
模板18係與基板12間隔開。模板18可包括一主體其具有一第一側邊及一第二側邊,讓具有自其延伸的一台面20的一側邊朝向基板12。台面20上具有一圖案化表面22。再者,台面20可視為模具20。可交替地,模板18可構成為不具台面20。
模板18及/或模具20可由該等材料構成包括,但非限定在,熔凝矽、石英、矽、有機聚合物、矽氧烷聚合物、硼矽酸鹽玻璃、氟碳聚合物、金屬、硬化藍寶石及/或相似物。如所圖示,圖案化表面22包含由複數之間隔開的凹部分24及/或突出部分26界定的特徵,雖然本發明之具體實施例並未限定在該等構態(例如,平坦的表面)。圖案化表面22可界定構成將於基板12上形成的一圖案之基礎的任何原始的圖案。
模板18可與卡盤28耦合。卡盤28可經組配,但非限定為,真空、插銷型式、溝槽型式、靜電的、電磁的 及/或相似的卡盤型式。示範性卡盤係進一步地於美國專利第6,873,087號中說明,其以參照方式併入本文中。再者,卡盤28可與壓印頭30耦合,以致卡盤28及/或壓印頭30可經組配以有助於模板18移動。
系統10可進一步包含一流體分配系統32。流體分配系統32可用以在基板12上沉積可成形的材料34(例如,可聚合材料)。可成形的材料34可使用諸如滴落分配、旋轉塗佈、浸塗佈、化學蒸氣沉積(CVD)、物理蒸氣沉積(PVD)、薄膜沉積、厚膜沉積及/或相似者的技術定位在基板12上。可成形的材料34可視設計考量在模具22與基板12之間界定一需要容積之前及/或之後沉積在基板12上。可成形的材料34可為功能性奈米顆粒,用於生物領域、太陽能電池工業、電池工業,及/或其他需要功能性奈米顆粒的工業。例如,可成形的材料34可包含一單體混合物,如於美國專利第7,157,036號及美國專利公開案第2005/0187339號中說明,二者以參照方式併入本文中。可交替地,可成形的材料34可包括,但非限定在,生物材料(例如,PEG)、太陽能電池材料(例如,N型,P型材料)及/或相似者。
參考圖1及2,系統10可進一步包含耦合的能量來源38,沿著路徑42引導能量40。壓印頭30及平台16可經組配以將模板18及基板12定位與路徑42重疊。系統10可藉由與平台16、壓印頭30、流體分配系統32及/或來源38連通的處理器54調節,並可以一儲存於記憶體56中的電腦可 讀取程式操作。
無論是壓印頭30、平台16或是二者改變介於模具20與基板12之間的一段距離,以界定其間由可成形材料34填注的一需要容積。例如,壓印頭30可對模板18施加一力量,以致模具20接觸可成形材料34。在該需要容積係以可成形材料34填注後,來源38產生能量40,例如,紫外光輻射,致使可成形材料34固化及/或交聯以符合基板12之表面44及圖案化表面22的一形狀,在基板12上界定圖案化層46。圖案化層46可包含一殘留層48以及複數之顯示為突出部分50及凹部分52的特徵,突出部分50具有一厚度t1及殘留層具有一厚度t2
該以上提及的系統及製程可進一步地用於在美國專利第6,932,934號,第7,077,992號,第7,179,396號及第7,396,475號中提到的壓印微影製程及系統,所有該等專利以全文參照方式併入本文中。
如先前提及,壓印微影製程能夠將形貌體圖案化為100奈米般小或是更小,並已進一步證實能夠圖案化趨近次20奈米(亦即,小於20奈米)的高保真度形貌體。在複數之應用中,壓印該等次20奈米形貌體的能力具有重要的含意。例如,壓印微影術能夠應用在硬碟機(HDD)工業,將該下伏媒體以磁格(或位元)圖案化,容許有較以其他方式所能夠達到之較大的表面密度。目前,高容量硬碟具有的儲存能量上至0.5Tbsi(每平方吋一兆位元),但為了達到具有所需之1Tbsi及更大容量之儲存密度的圖案化媒 體,該圖案形貌體尺寸必需為至少18奈米或是更小,並且優選地約小如10奈米或是甚至約小如5奈米。同樣地,半導體工業具有對於該小形貌體(次20奈米)圖案化的需求,包括壓印平行線路或光柵供,例如,於反及(NAND)快閃記憶體中使用。然而,利用減小該形貌體的尺寸,該壓印形貌體高度同時必需亦必然地降低,由壓印微影術賦予該等寬高比限制(亦即,能夠在至多上至約3:1的一寬高比下可靠地壓印該等最小的形貌體,並且於某些應用中,諸如多數具有小於20奈米之形貌體尺寸的應用,該寬高比可必然地低如1.5:1)。如此致使用於執行精確地圖案轉移進入該基板所必需的該蝕刻製程窗口的嚴重地限制縮減。例如,為了圖案化一5奈米寬的形貌體,該壓印形貌體高度典型地係約為10-15奈米,上至5奈米係與該殘留層相關連。在圖案轉移的第一步驟係為去除殘留層。在一5奈米殘留層蝕刻製程之後,一10-15奈米總形貌體高度典型地將侵蝕或是降低至3-8奈米。可靠地持續該圖案轉移進入該基板而僅具有3-8奈米剩餘抗蝕劑形貌體高度係極為困難的,就該一高度而言係太小以致無法以合理的製程控制確保均勻圖案轉移,以及供商業應用的生產量。
可交替的翻轉調性圖案化壓印法,諸如,例如於美國專利第7,241,395號及第7,186,656號中所說明者,每一者係以全文參照方式併入本文中,能夠減輕在較大形貌體尺寸上,例如,20奈米及以上,形貌體侵蝕之影響。該等方法典型地利用形成一第二共形的含矽聚合抗蝕劑層 (例如,20%矽-80%聚合物)覆蓋一第一圖案化的非含矽有機聚合抗蝕劑層。該第二含矽聚合抗蝕劑層能夠例如,藉由旋轉塗覆或使用無形貌體(亦即,胚料)模板壓印作業構成。執行胚料蝕刻以回蝕該共形層,暴露該圖案化層的突出部分。使用一第二電漿蝕刻將該含矽聚合抗蝕劑氧化,同時去除該第一圖案化之非含矽聚合抗蝕劑層。藉此製程,產生一反轉(或相反)圖案其接著能夠經由進一步蝕刻作業轉移進入該基板。然而,在極小的形貌體高度下,於該等方法中該蝕刻選擇性係最佳地為3:1至4:1且不足以在次20奈米形貌體範圍中提供高保真度圖案轉移。發生此較低的選擇性係因該含矽抗蝕劑中有機材料將於該蝕刻製程期間持續侵蝕,甚至具100%矽氧化。例如,為了可靠地完成具有1Tbsi之所需儲存密度的圖案化媒體,蝕刻選擇性理想地應趨近7:1至8:1。此外,利用某些抗蝕劑材料結合,觀察到該第一圖案化之非含矽聚合抗蝕劑層與該第二共形之含矽聚合抗蝕劑層之互混。該互混作業導致形貌體分解以及一顯著的形貌體保真度之損失。
就次20奈米圖案轉移而言,本發明提供方法於圖案蝕刻期間併入增加選擇性之特別的硬質遮罩材料進入基板。亦即,與使用含矽聚合抗蝕劑作為該硬質遮罩的製程比較,所選擇供該壓印製程之後使用的材料大大地增加該壓印抗蝕劑蝕刻製程與基板圖案轉移蝕刻製程期間蝕刻選擇性。用於蝕刻有機物,例如,諸如鉻(Cr)、矽(Si)、Al2O3及SiO2的材料在電漿化學性質方面侵蝕極慢,並能 夠在一夠低的溫度下施用覆蓋一壓印圖案化層。該沉積方法對該多層材料堆疊(亦即,基板/圖案化抗蝕劑層/沉積材料層)給予一獨有的外部形貌,其依次地確定該蝕刻製程窗口(例如,過度蝕刻所需,等等)以及對於蝕刻選擇性有顯著的改良。例如,能夠達到一圖案化有機抗蝕劑層與金屬、類金屬或是非有機氧化物(例如,Cr、Si、Al2O3及SiO2)之間50:1或更高之蝕刻選擇性,大大地保持該蝕刻製程期間該圖案形貌體高度,轉移該圖案進入該基板,容許在高保真度下次20奈米圖案轉移。於如於此進一步說明的本發明之某些觀點中,能夠根據不同的技術,諸如間隙填充法(例如,F-CVD)、共形法(例如,原子層沉積)、小角度噴濺沉積及不同類型的CVD製程,沉積金屬、類金屬或是非有機氧化物(例如,Cr、Si、Al2O3及SiO2)。
圖3A-3G圖示本發明之一示範方法。圖3A-3C圖示在基板12構成的圖案化層146,該圖案化層146包含具環繞、升高區域(亦即,突出部分)150的孔洞152。根據以上相關於圖1-2說明的方法,使用一柱調性(pillar-tone)壓印微影模板(未圖示)由沉積在基板12上的一可聚合材料構成圖案化層146,針對相對應尺寸及形狀的圖案化層146之孔洞152提供該等模板柱。一旦在基板12上構成圖案化層146,該基板即如圖3D-3G中所顯示般進行進一步的加工。
首先,圖案化層146進行除渣蝕刻以去除位在每一孔洞152之底部的殘留層部分,以致基板12在每一孔洞152處暴露,如於圖3D中所示。將殘留層由一圖案化層去 除的方法包括,但未限制在,電漿基(例如,氧氣電漿)及真空紫外光(VUV)蝕刻製程。該等製程係能夠進行固化可聚合材料之方向性(亦即,主要為垂直的)蝕刻,以致利用對該等孔洞之橫向尺寸改變最小的方式將該殘留層去除。該圖案化層接著進行一間隙填注沉積製程以將所選擇材料(例如,Cr、Si、Al2O3及SiO2)沉積在圖案化層146上,以致構成沉積層162覆蓋位在孔洞152之底部處的暴露基板12,如於圖3E中所顯示。示範性間隙填注沉積製程包括,但未限制在,SiO2之低溫FCVD沉積。
間隙填注沉積同樣地造成一些選擇的材料沉積在突出部分150上,形成沉積層160覆蓋該等突出部分。能夠使用電漿蝕刻製程去除沉積層160以暴露突出部分150,同時讓沉積層162殘留在該等孔洞之底部處(如於圖3F中顯示)。接著能夠藉由使用一氧或氟碳化物基蝕刻製程去除突出部分150,留下沉積層162,如於圖3G中所示。使用沉積層162作為一硬質遮罩圖案,接著蝕刻基板12以於基板12中與原始圖案化孔洞152相對應地形成柱(未顯示),之後由該等形成柱之頂部去除殘留的沉積層162。
於圖4A-4E中圖示本發明之另一示範性方法。如以上所述,具有孔洞152的圖案化層146係構成位在基板12上(圖4A),並接著同樣地進行進一步的加工作業(圖4B-4E)。首先,圖案化層146接受一共形沉積製程以將選定材料(例如,Cr、Si或SiO2)沉積在圖案化層146上,以致其形成沉積層260覆蓋整個圖案化層146,如於圖4B中顯 示。示範性共形沉積製程包括,但未限制在,SiO2或Al2O3之低溫原子層沉積。
在圖案化層146上形成該共形沉積層260後,形成一附加的平坦化層262覆蓋層260,如於圖4C中顯示。能夠使用壓印微影製程,諸如以上所說明,或是經由業界所熟知的其他技術,諸如旋塗(spin-on)或浸漬(dip)平坦化製程形成平坦化層262。接著回蝕平坦化層262以暴露沉積層260,如於圖4D中顯示。部分之沉積層260接著係經回蝕,以致暴露突出部分150同時沉積層260之部分264殘留於圖案化層146之孔洞250內,如於圖4E中顯示。接著去除突出部分150,留下沉積層260之部分264,其係與圖案化層146之孔洞152相對應,殘留,如於圖4F中顯示。部分264其之作用為一用於蝕刻基板12的硬質遮罩圖案,用於在基板12中形成支柱(未顯示)。之後藉由自該等形成的支柱之頂部去除殘留的部分264及圖案化層146。
本發明之尚有的一進一步示範性方法係圖示於圖5A-5F中。圖5A-C圖示基板12上形成的圖案化層246,於此例子中,讓圖案化層246具有由環繞的、凹入的區域252延伸的支柱250。一孔調性(hole-tone)壓印微影模板(未圖示)係用以由基板12上沉積的一可聚合材料形成圖案化層246,根據以上相關於圖1-2說明的方法,提供該等模板孔洞用於形成相對應尺寸及形狀之圖案化層246的支柱250。一旦在基板12上形成圖案化層246,該基板接受如於圖5D-5F中所顯示的進一步加工。首先,圖案化層246接受 一小角度的選定材料(例如,Cr、Si或SiO2)之沉積在圖案化層246上,以致其形成沉積層360封蓋突出部分250,如於圖5D中顯示。特別地,控制材料沉積之該角度,以致該材料並未積聚在凹部分252內。示範性小角度沉積製程包括,但未限制在,小角度濺鍍。圖案化層146接著接受一除渣蝕刻(例如,氧反應離子蝕刻(O2 RIE))以去除殘留層部分(凹入區域部分252),以致基板12係暴露覆蓋環繞支柱250的該等區域,如於圖5E中圖示。接著完成接續的蝕刻作業以將支柱的圖案蝕刻進入基板12。
圖6A-6E圖示本發明之另一示範性方法。圖案化層146係形成為上方具有構成覆蓋基板12之孔洞152(圖6A),如上,於此例子中,之後該選定材料(例如,Cr、Si或SiO2)藉由PECVD沉積在圖案化層146上,以致其形成延伸覆蓋整個沉積層146的沉積層460(圖6B)。沉積層460係足夠厚,以致其完全地填充孔洞152並延伸覆蓋提高(升高的)區域150。示範性PECVD製程包括,但未限定在,原子層沉積及FCVD。可交替地,能夠藉由一旋塗製程(例如,SOG)施加該沉積層。此之後藉由回蝕沉積層460以暴露孔洞152,以致沉積層460之部分462殘留在圖案化層146之孔洞152內,如於圖6C中所示。接著,例如,藉由於一電漿蝕刻機中使用氧或氦基製程蝕刻突出部分150,留下殘留沉積層460之部分462,其係與圖案化層146之孔洞152相對應,如於圖6D中所顯示。部分462其作為一硬質遮罩圖案供蝕刻基板12所用,於基板12中形成與原始圖案化孔洞 152相對應的支柱(未顯示)。此接著由該等構成的支柱的頂部去除殘留的部分462與圖案化層146。
於進一步的具體實施例中,該硬質遮罩能夠由二種以上具有能夠於其間達到高蝕刻選擇性之蝕刻劑的材料組成。該雙遮罩層製程能夠克服由於某些薄膜沉積技術所產生該薄膜表面粗糙度所導致的該圖案轉移問題。
熟知此技藝之人士由於此說明將對進一步的修改及不同觀點之可交替的具體實施例將為顯而易見的。因此,此說明係視為僅具說明性的。應瞭解的是與此顯示及說明的該等形式係採用作為具體實施例之實例。元件及材料可取代該等於此所說明及描述者,部件與製程能夠反向,以及可獨立地利用某些特性,所有者在熟知此技藝之人士具有此說明之優點後將為顯而易見的。可於此說明的該等元件中作改變而未背離在以下的申請專利範圍中說明的精神與範疇。

Claims (20)

  1. 一種壓印微影方法,其包含以下步驟:在一基板上壓印一有機可聚合材料之一圖案化層,該圖案化層具有一剩餘層及一或更多的界定該圖案化層之形貌體的突出部分及凹部分,該等突出部分具有由該剩餘層延伸20奈米或較小的一高度;將一蝕刻選擇性材料沉積在該圖案化層的至少該等突出部分及該等凹部分上,該蝕刻選擇性材料包含具有相對於該有機可聚合材料的一50:1或更高之蝕刻選擇性的金屬、類金屬或是非有機氧化物;回蝕該沉積的蝕刻選擇性材料以顯露該等突出部分;回蝕該等突出部分以顯露該基板;以及蝕刻該基板以於該基板中形成該圖案化層的一逆圖案。
  2. 如請求項1之方法,其中該蝕刻選擇性材料係選自由SiO2、Cr、Al2O3或Si所組成的群組。
  3. 如請求項1之方法,其中沉積該蝕刻選擇性材料進一步包含一間隙填充沉積製程。
  4. 如請求項1之方法,其進一步包含在沉積該蝕刻選擇性材料之前回蝕該剩餘層。
  5. 如請求項1之方法,其中沉積該蝕刻選擇性材料進一步包含形成一由該蝕刻選擇性材料層覆蓋該圖案化層所得之共形層。
  6. 如請求項5之方法,其中進一步包含完全地以該蝕刻選擇性材料填充於該等凹部分中。
  7. 如請求項6之方法,其中沉積該蝕刻選擇性材料進一步包含一旋塗製程。
  8. 如請求項5之方法,其進一步包含形成一由可聚合材料覆蓋該共形層所得之平坦化層,並接著回蝕該平坦化層,以暴露部分之該共形層。
  9. 如請求項1之方法,其中該等凹部分界定複數之孔洞。
  10. 如請求項1之方法,其中該等突出部分界定複數之平行線。
  11. 一種壓印微影方法,其包含以下步驟:在一基板上壓印一有機可聚合材料之一圖案化層,該圖案化層具有一剩餘層及一或更多的界定該圖案化層之形貌體的突出部分及凹部分,該等突出部分具有由該剩餘層延伸20奈米或較小的一高度;形成一由蝕刻選擇性材料層覆蓋該圖案化層所得之共形層,並以該蝕刻選擇性材料填充於該圖案化層之該等凹部分,該蝕刻選擇性材料包含具有相對於該有機可聚合材料的一50:1或更高之蝕刻選擇性的金屬、類金屬或是非有機氧化物;回蝕該蝕刻選擇性材料以顯露該等突出部分;回蝕該等突出部分以顯露該基板;以及蝕刻該基板以於該基板中形成該圖案化層的一逆圖案。
  12. 如請求項11之方法,其中該蝕刻選擇性材料係選自由SiO2、Cr、Al2O3或Si所組成的群組。
  13. 如請求項11之方法,其中該蝕刻選擇性材料係SiO2,以及其中該填充作業進一步包含一旋塗製程。
  14. 如請求項11之方法,其中該等凹部分界定複數之孔洞。
  15. 如請求項11之方法,其中該等突出部分界定複數之平行線。
  16. 一種壓印微影方法,其包含以下步驟:在一基板上壓印一有機可聚合材料之一圖案化層,該圖案化層具有一剩餘層及一或更多的界定該圖案化層之形貌體的突出部分及凹部分,該等突出部分具有由該剩餘層延伸20奈米或較小的一高度;將一蝕刻選擇性材料單獨地沉積在該圖案化層的該等突出部分上,該蝕刻選擇性材料包含具有相對於該有機可聚合材料的一50:1或更高之蝕刻選擇性的金屬、類金屬或是非有機氧化物;回蝕該剩餘層以顯露該基板;以及蝕刻該基板以於該基板中形成一與該圖案化層相對應之圖案。
  17. 如請求項16之方法,其中該蝕刻選擇性材料係選自由SiO2、Cr、Al2O3或Si所組成的群組。
  18. 如請求項16之方法,其中沉積該蝕刻選擇性材料進一步包含一小角度沉積製程。
  19. 如請求項16之方法,其中該等突出部分界定複數之支柱。
  20. 如請求項16之方法,其中該等突出部分界定複數之平行線。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10211051B2 (en) * 2015-11-13 2019-02-19 Canon Kabushiki Kaisha Method of reverse tone patterning
US10515847B2 (en) * 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming vias and method for forming contacts in vias
CN108091552B (zh) * 2017-12-29 2021-03-02 长沙新材料产业研究院有限公司 一种在透光衬底上制备微纳米结构图案的方法
KR102462051B1 (ko) * 2018-01-05 2022-11-01 도쿄엘렉트론가부시키가이샤 진보된 콘택 홀 패터닝 방법
US10606171B2 (en) 2018-02-14 2020-03-31 Canon Kabushiki Kaisha Superstrate and a method of using the same
JP6960351B2 (ja) * 2018-02-19 2021-11-05 東京エレクトロン株式会社 処理方法
CN112219164A (zh) * 2018-03-26 2021-01-12 应用材料公司 用于生产多层压印母版的方法、多层压印母版及多层压印母版的用途
US10566194B2 (en) 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning
US10304744B1 (en) 2018-05-15 2019-05-28 International Business Machines Corporation Inverse tone direct print EUV lithography enabled by selective material deposition
US10615037B2 (en) * 2018-08-17 2020-04-07 International Business Machines Corporation Tone reversal during EUV pattern transfer using surface active layer assisted selective deposition
US11501969B2 (en) * 2019-01-22 2022-11-15 International Business Machines Corporation Direct extreme ultraviolet lithography on hard mask with reverse tone

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040211754A1 (en) * 2003-04-25 2004-10-28 Molecular Imprints, Inc. Method of forming stepped structures employing imprint lithography
US20090166317A1 (en) * 2007-12-26 2009-07-02 Canon Kabushiki Kaisha Method of processing substrate by imprinting
TW201125717A (en) * 2009-08-17 2011-08-01 Jsr Corp Pattern forming method

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6873087B1 (en) 1999-10-29 2005-03-29 Board Of Regents, The University Of Texas System High precision orientation alignment and gap control stages for imprint lithography processes
US6932934B2 (en) 2002-07-11 2005-08-23 Molecular Imprints, Inc. Formation of discontinuous films during an imprint lithography process
US7077992B2 (en) 2002-07-11 2006-07-18 Molecular Imprints, Inc. Step and repeat imprint lithography processes
US6936194B2 (en) 2002-09-05 2005-08-30 Molecular Imprints, Inc. Functional patterning material for imprint lithography processes
US20040065252A1 (en) 2002-10-04 2004-04-08 Sreenivasan Sidlgata V. Method of forming a layer on a substrate to facilitate fabrication of metrology standards
US8349241B2 (en) 2002-10-04 2013-01-08 Molecular Imprints, Inc. Method to arrange features on a substrate to replicate features having minimal dimensional variability
US7186656B2 (en) 2004-05-21 2007-03-06 Molecular Imprints, Inc. Method of forming a recessed structure employing a reverse tone process
US7179396B2 (en) 2003-03-25 2007-02-20 Molecular Imprints, Inc. Positive tone bi-layer imprint lithography method
US7157036B2 (en) 2003-06-17 2007-01-02 Molecular Imprints, Inc Method to reduce adhesion between a conformable region and a pattern of a mold
US8076386B2 (en) 2004-02-23 2011-12-13 Molecular Imprints, Inc. Materials for imprint lithography
SG147417A1 (en) * 2004-09-21 2008-11-28 Molecular Imprints Inc Method of forming an in-situ recessed structure
US7205244B2 (en) * 2004-09-21 2007-04-17 Molecular Imprints Patterning substrates employing multi-film layers defining etch-differential interfaces
US7241395B2 (en) 2004-09-21 2007-07-10 Molecular Imprints, Inc. Reverse tone patterning on surfaces having planarity perturbations
US20060144814A1 (en) * 2004-12-30 2006-07-06 Asml Netherlands B.V. Imprint lithography
US7256131B2 (en) * 2005-07-19 2007-08-14 Molecular Imprints, Inc. Method of controlling the critical dimension of structures formed on a substrate
US20070298176A1 (en) * 2006-06-26 2007-12-27 Dipietro Richard Anthony Aromatic vinyl ether based reverse-tone step and flash imprint lithography
JP5144127B2 (ja) * 2007-05-23 2013-02-13 キヤノン株式会社 ナノインプリント用のモールドの製造方法
JP5067848B2 (ja) * 2007-07-31 2012-11-07 キヤノン株式会社 パターンの形成方法
JP2009105252A (ja) * 2007-10-24 2009-05-14 Cheil Industries Inc 微細パターンの製造方法および光学素子
JP5438959B2 (ja) * 2008-12-24 2014-03-12 東京応化工業株式会社 パターン形成方法
JP2011165855A (ja) * 2010-02-09 2011-08-25 Toshiba Corp パターン形成方法
NL2005992A (en) 2010-03-22 2011-09-23 Asml Netherlands Bv Imprint lithography.
CN103091747B (zh) * 2011-10-28 2015-11-25 清华大学 一种光栅的制备方法
JP5818710B2 (ja) * 2012-02-10 2015-11-18 東京応化工業株式会社 パターン形成方法
JP2013172082A (ja) * 2012-02-22 2013-09-02 Toshiba Corp パターン形成方法、半導体装置の製造方法および塗布装置
US8802569B2 (en) * 2012-03-13 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040211754A1 (en) * 2003-04-25 2004-10-28 Molecular Imprints, Inc. Method of forming stepped structures employing imprint lithography
US20090166317A1 (en) * 2007-12-26 2009-07-02 Canon Kabushiki Kaisha Method of processing substrate by imprinting
TW201125717A (en) * 2009-08-17 2011-08-01 Jsr Corp Pattern forming method

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Publication number Publication date
SG11201604539QA (en) 2016-07-28
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