KR20080029256A - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR20080029256A
KR20080029256A KR1020060095078A KR20060095078A KR20080029256A KR 20080029256 A KR20080029256 A KR 20080029256A KR 1020060095078 A KR1020060095078 A KR 1020060095078A KR 20060095078 A KR20060095078 A KR 20060095078A KR 20080029256 A KR20080029256 A KR 20080029256A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
interlayer insulating
plug
contact
Prior art date
Application number
KR1020060095078A
Other languages
English (en)
Inventor
김현정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060095078A priority Critical patent/KR20080029256A/ko
Publication of KR20080029256A publication Critical patent/KR20080029256A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 스토리지 노드와 콘택플러그간 오버랩 면적을 확보하여 콘택저항을 감소시킬 수 있는 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 게이트들이 구비되며, 상기 게이트들 사이의 공간 내에 비트라인용 제1랜딩플러그와 캐패시터용 제2랜딩플러그가 형성된 반도체 기판 상에 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상에 상기 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막 및 제1층간절연막을 식각하여 상기 제2랜딩플러그 부분과 이에 인접한 게이트의 일부분을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀이 매립되도록 상기 절연막 상에 콘택플러그용 도전막을 형성하는 단계와, 상기 콘택플러그용 도전막 상에 제1랜딩플러그 영역을 노출시키는 마스크패턴을 형성하는 단계와, 상기 마스크패턴을 식각마스크로 이용해서 상기 콘택플러그용 도전막을 식각하여 상기 콘택홀 내부를 포함하며, 상기 식각방지용 절연막의 일부 상면을 덮는 콘택플러그를 형성하는 단계와, 상기 마스크패턴을 제거하는 단계와, 상기 콘택플러그를 포함한 기판 전면 상에 제3층간절연막을 형성하는 단계와, 상기 콘택플러그가 노출되도록 상기 제3층간절연막을 CMP하는 단계와, 상기 콘택플러그 및 제3층간절연막 상에 상기 콘택플러그를 노출시키면서 스토리지 노드가 형성될 영역을 한정하는 홀이 구비된 몰드절연막을 형성하는 단계 및 상기 콘택플러그를 포함한 상기 홀의 표면 상에 스토리지 노드를 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정 평면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11: 반도체기판 12: 소자분리막
13a: 게이트 절연막 13b: 게이트 도전막
13c: 게이트 하드마스크막 13: 게이트
14: 게이트 스페이서 15: 절연막
16: 제1랜딩플러그 17: 제2랜딩플러그
18: 제1층간절연막 19: 비트라인
20: 제2층간절연막 21: 식각방지용 절연막
22: 콘택홀 23: 스페이서용 절연막
24: 콘택플러그 25: 제3층간절연막
26: 몰드절연막 27: 홀
28: 스토리지 노드
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 스토리지 노드 콘택 저항을 감소시킬 수 있는 방법에 관한 것이다.
반도체 소자, 특히, 디램(DRAM)은 무수히 많은 셀과 주변회로로 구성되어 있으며, 단위 셀은 직렬로 연결된 한 개의 트랜지스터와 데이터를 저장할 수 있는 한 개의 캐패시터로 이루어진다.
여기서, 상기 캐패시터는 스토리지 노드(storage node)와 플레이트 노드(plate node) 사이에 유전체(dielectric)막이 개재된 구조로 이루어져 있으며, 이는, 데이터를 저장하거나 저장된 데이터를 내보내는 역할을 하게 된다.
한편, 반도체 소자의 고집적화로 인하여 셀이 차지하는 면적이 감소되고 있고, 더불어 셀의 구성 요소 또한 차지하는 공간이 줄어듬에 따라, 상기 스토리지 노드로 데이터를 전송하는 스토리지 노드 콘택플러그(이하, 콘택플러그)의 면적도 축소하고 있다.
그 결과, 상기 스토리지 노드와 상기 콘택플러그간 오버랩되는 면적, 즉, 접촉면적 확보가 용이하지 않다는 문제가 발생되는데, 이는, 상기 스토리지 노드와 상기 콘택플러그간의 콘택 연결을 어렵게 하며, 또는, 상기 콘택플러그의 콘택 저항을 증가시켜 데이터를 저장하거나 저장된 데이터를 전송시킬 수 있는 특성을 저하시킨다.
따라서, 본 발명은 상기와 같은 문제점들을 해결하기 위해 안출된 것으로서, 스토리지 노드와 콘택플러그간의 오버랩되는 면적을 증가시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트들이 구비되며, 상기 게이트들 사이의 공간 내에 비트라인용 제1랜딩플러그와 캐패시터용 제2랜딩플러그가 형성된 반도체 기판 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 및 제1층간절연막을 식각하여 상기 제2랜딩플러그 부분과 이에 인접한 게이트의 일부분을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 매립되도록 상기 제2층간절연막 상에 콘택플러그용 도전막을 형성하는 단계; 상기 콘택플러그용 도전막 상에 제1랜딩플러그 영역을 노출시키는 마스크패턴을 형성하는 단계; 상기 마스크패턴을 식각마스크로 이용해서 상기 콘택플러그용 도전막을 식각하여 상기 콘택홀 내부를 포함하며, 상기 제2층간절연막의 일부 상면을 덮는 콘택플러그를 형성하는 단계; 상기 마스크패턴을 제거하는 단계; 상기 콘택플러그를 포함한 기판 전면 상에 제3층간절연막을 형성하는 단계; 상기 콘택플러그가 노출되도록 상기 제3층간절연막을 CMP하는 단계; 상기 콘택플러그 및 제3층간절연막 상에 상기 콘택플러그를 노출시키면서 스토리지 노드가 형성될 영역을 한정하는 홀이 구비된 몰드절연막을 형성하는 단계; 및 상기 콘택플러그를 포함한 상기 홀의 표면 상에 스토리지 노드를 형성하는 단계;를 포함하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 게이트 사이의 공간은 비트라인용 형성영역 및 스토리지 형성영역인 것을 특징으로 한다.
상기 제1층간절연막 상에 상기 제2층간절연막을 형성하는 단계 후, 상기 제2층간절연막 및 제1층간절연막을 식각하여 상기 제2랜딩플러그를 노출시키는 콘택홀을 형성하는 단계 전, 상기 제2층간절연막 상에 식각방지용 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 캐패시터의 하부전극인 스토리지 노드로 데이터를 전송하는 콘택플러그 형성시, 상기 콘택플러그는 스토리지 노드용 랜딩플러그 영역을 포함하며, 상기 랜딩플러그 영역 양측의 게이트 영역까지 형성하도록 한다.
이렇게 하면, 상기 콘택플러그의 면적이 넓어지게 됨에 따라, 스토리지 노드와 콘택플러그간 오버랩되는 면적, 즉, 접촉면적이 증가하게 된다.
따라서, 본 발명은 상기 스토리지 노드와 콘택플러간의 오버랩되는 면적을 용이하게 증가시킴으로서, 상기 콘택플러그의 콘택 저항을 감소시킬 수 있어, 상기 스토리지 노드로의 전류 이동 특성을 개선시킬 수 있다.
자세하게, 도 2a 내지 도 2e 및 도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a 내지 도 2e는 도 1을 X-X' 방향으로 자른 공정별 단면도이다.
도 3a 내지 도 3e는 도 1을 Y-Y' 방향으로 자른 공정별 단면도이다.
도 2a 및 3a을 참조하면, 공지된 공정에 따라 소자분리막(12)이 형성된 반도체기판(11) 상에 게이트절연막(13a)과 폴리실리콘막 및 금속계 막으로 적층된 게이트 도전막(13b)과 질화막 계열의 게이트 하드마스크막(13c)으로 이루어진 게이트(13)들을 형성한 후, 상기 게이트(13) 양측벽에 게이트 스페이서(14)를 형성한다.
그런다음, 상기 스페이서(14)를 포함한 게이트를 덮도록 기판 전면 상에 산화막을 형성한 후, 상기 절연막(15)을 식각하여 비트라인 형성영역 및 스토리지 노드 형성영역을 노출시키는 랜딩플러그용 콘택홀을 형성한 후, 상기 콘택홀 내에 랜딩플러그용 도전막을 매립하여 상기 콘택홀 내에 비트라인용 제1랜딩플러그(16)와 캐패시터용 제2랜딩플러그(17)를 형성한다.
도 2b 및 도 3b를 참조하면, 상기 절연막(15)과 제1랜딩플러그(16) 및 제2랜딩플러그(17) 상에 제1층간절연막(18)을 형성한 후, 상기 제1층간절연막(18) 상에 공지된 공정에 따라 비트라인(19)을 형성한다.
그런다음, 상기 비트라인(19)을 덮도록 기판 전면 상에 제2층간절연막(20)을 형성한 후, 상기 제2층간절연막(20)을 상기 비트라인(19)이 노출되도록 CMP(Chemical Mechanical Polishing)하여 평탄화 시킨다.
다음으로, 상기 CMP된 제2층간절연막(20) 상에 식각방지용 절연막(21)을 형성한다.
도 2c 및 도 3c를 참조하면, 상기 비트라인(19) 및 상기 식각방지용 절연막(21) 상에 상기 제2랜딩플러그(17) 및 이에 인접한 게이트(13)의 일부분을 노출시키는 하드마스크 패턴(미도시)을 형성한 후, 상기 하드마스크 패턴을 식각마스크로 이용해서, 상기 식방지용 절연막(21) 제2층간절연막(20) 및 제1층간절연막(18)을 식각하여 콘택홀(22)을 형성한다.
그런다음, 상기 하드마스크 패턴이 제거된 상태에서, 상기 콘택홀(22)의 양측면, 그리고, 노출된 제2랜딩플러그(17) 및 게이트(13)의 일부 상면에 스페이서용 절연막(23)을 형성한다.
한편, 도 3c에서는, 상기 스페이서용 절연막(23)이 제1층간절연막을 포함한상기 비트라인 양측벽에 형성된 모습으로 나타나게 된다.
도 2d 및 도 3d를 참조하면, 상기 콘택홀(22)이 매립하도록 기판 전면 상에 콘택플러그용 도전막을 형성한다. 그런다음, 상기 콘택플러그용 도전막 상에 제1랜딩플러그(16) 영역을 노출시키는 마스크패턴(미도시)을 형성한 후, 상기 마스크패턴을 식각마스크로 이용해서 상기 콘택플러그용 도전막을 식각하여 상기 콘택홀(22) 내부를 포함하며, 상기 식각방지용 절연막(21)의 일부 상면을 덮는 콘택플 러그(24)를 형성한다. 다음으로, 상기 마스크패턴을 제거한다.
여기서, 본 발명은 상기 콘택플러그를 스토리지 노드용 랜딩플러그 영역을 포함하며, 상기 랜딩플러그 영역 양측의 게이트 영역까지 형성함으로서, 상기 콘택플러그의 면적(폭)을 넓게 가져갈 수 있다.
이와 같이, 상기 콘택플러그의 면적이 넓어지게 됨에 따라, 스토리지 노드와 콘택플러그간 오버랩되는 면적이 증가하게 되면서, 콘택플러그의 콘택저항을 감소시킬 수 있다.
그러므로, 상기 콘택플러그의 콘택저항 증가로 인해 발생되는 데이터를 저장하거나 저장된 데이터를 전송시킬 수 있는 특성이 저하되는 문제점을 개선시킬 수 있다.
도 2e 및 도 3e를 참조하면, 상기 콘택플러그(24)를 포함한 기판 전면 상에 제3층간절연막(25)을 형성한 후, 상기 콘택플러그(24)가 노출되도록 상기 제3층간절연막(25)을 CMP한다.
그런다음, 상기 콘택플러그(24) 및 제3층간절연막(25) 상에 몰드절연막(26)을 형성한 후, 상기 몰드절연막(26)을 식각하여 상기 콘택플러그(24)를 노출시키면서 스토리지 노드가 형성될 영역을 한정하는 홀(27)을 형성한다.
그런다음, 상기 홀(27)을 포함한 몰드절연막(26) 상에 스토리지 노드용 도전막을 형성한 후, 상기 도전막을 식각하여 상기 콘택플러그(24)를 포함한 상기 홀(27)의 표면 상에 스토리지 노드(28)를 형성한다.
이후, 도시하지는 않았으나, 습식 식각 공정을 통해 몰드절연막(26)을 제거 한 후, 상기 스토리지 노드(28) 상에 유전체막과 플레이트전극을 차례로 형성하여 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조를 완료한다.
이상, 본 발명의 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통사의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 캐패시터의 하부전극인 스토리지 노드로 데이터를 전달하는 콘택플러그를 상기 콘택플러그에 인접한 게이트 영역을 포함해서 형성함으로서, 상기 콘택플러그의 면적(폭)을 넓게 가질 수 있다.
이와 같이, 상기 콘택플러그의 면적이 넓어지게 됨에 따라, 스토리지 노드와 콘택플러그간 오버랩되는 면적이 증가하게 되면서, 상기 콘택플러그의 콘택저항을 감소시킬 수 있다.
그러므로, 상기 콘택플러그의 콘택저항 증가로 인해 발생되는 데이터를 저장하거나 저장된 데이터를 전송시킬 수 있는 특성이 저하되는 문제점을 개선시킬 수 있다.

Claims (3)

  1. 게이트들이 구비되며, 상기 게이트들 사이의 공간 내에 비트라인용 제1랜딩플러그와 캐패시터용 제2랜딩플러그가 형성된 반도체 기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 및 제1층간절연막을 식각하여 상기 제2랜딩플러그 부분과 이에 인접한 게이트의 일부분을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀이 매립되도록 상기 제2층간절연막 상에 콘택플러그용 도전막을 형성하는 단계;
    상기 콘택플러그용 도전막 상에 상기 제1랜딩플러그 영역을 노출시키는 마스크패턴을 형성하는 단계;
    상기 마스크패턴을 식각마스크로 이용해서 상기 콘택플러그용 도전막을 식각하여 상기 콘택홀 내부를 포함하며, 상기 제2층간절연막의 일부 상면을 덮는 콘택플러그를 형성하는 단계;
    상기 마스크패턴을 제거하는 단계;
    상기 콘택플러그를 포함한 기판 전면 상에 제3층간절연막을 형성하는 단계;
    상기 콘택플러그가 노출되도록 상기 제3층간절연막을 CMP하는 단계;
    상기 콘택플러그 및 제3층간절연막 상에 상기 콘택플러그를 노출시키면서 스토리지 노드가 형성될 영역을 한정하는 홀이 구비된 몰드절연막을 형성하는 단계; 및
    상기 콘택플러그를 포함한 상기 홀의 표면 상에 스토리지 노드를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 게이트 사이의 공간은 비트라인용 형성영역 및 스토리지 형성영역인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계 후, 상기 제2층간절연막 및 제1층간절연막을 식각하여 상기 제2랜딩플러그를 노출시키는 콘택홀을 형성하는 단계 전, 상기 제2층간절연막 상에 식각방지용 절연막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
KR1020060095078A 2006-09-28 2006-09-28 반도체 소자의 캐패시터 형성방법 KR20080029256A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060095078A KR20080029256A (ko) 2006-09-28 2006-09-28 반도체 소자의 캐패시터 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060095078A KR20080029256A (ko) 2006-09-28 2006-09-28 반도체 소자의 캐패시터 형성방법

Publications (1)

Publication Number Publication Date
KR20080029256A true KR20080029256A (ko) 2008-04-03

Family

ID=39531852

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060095078A KR20080029256A (ko) 2006-09-28 2006-09-28 반도체 소자의 캐패시터 형성방법

Country Status (1)

Country Link
KR (1) KR20080029256A (ko)

Similar Documents

Publication Publication Date Title
KR101602451B1 (ko) 콘택 플러그를 갖는 반도체소자의 형성방법 및 관련된 소자
KR101116359B1 (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR101087779B1 (ko) 반도체 소자 및 그 형성방법
KR101096835B1 (ko) 반도체 소자의 형성 방법
US11018141B2 (en) Contacts and method of manufacturing the same
KR101910129B1 (ko) 반도체 소자 및 그 형성 방법
KR101168606B1 (ko) 반도체 장치의 배선 구조물 및 이의 형성 방법
KR101400061B1 (ko) 커패시터, 커패시터를 포함하는 반도체 장치, 커패시터의형성 방법 및 커패시터를 포함하는 반도체 장치의 제조방법
KR20120128518A (ko) 반도체 소자의 제조 방법
KR101095739B1 (ko) 반도체 소자 및 그 형성 방법
KR101095787B1 (ko) 반도체 소자 및 그 형성방법
KR101213728B1 (ko) 반도체 소자의 형성 방법
KR101120185B1 (ko) 반도체 소자의 형성 방법
KR20080029256A (ko) 반도체 소자의 캐패시터 형성방법
CN100397620C (zh) 存储器的制造方法
KR101139483B1 (ko) 반도체 소자 및 그의 형성 방법
KR20120086624A (ko) 반도체 소자 및 그 형성 방법
KR20100048762A (ko) 반도체 소자 및 그의 제조방법
KR100844939B1 (ko) 미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조방법
KR100755059B1 (ko) 반도체 소자의 랜딩 플러그 형성방법
KR20120120793A (ko) 반도체 소자 및 그 형성 방법
KR20120097713A (ko) 반도체 장치의 제조방법
KR20120087586A (ko) 반도체 소자 및 그 형성 방법
KR20080060385A (ko) 반도체 소자 제조방법
KR20080010658A (ko) 반도체 소자의 커패시터 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060928

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid