KR20070027954A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20070027954A KR1020050079944A KR20050079944A KR20070027954A KR 20070027954 A KR20070027954 A KR 20070027954A KR 1020050079944 A KR1020050079944 A KR 1020050079944A KR 20050079944 A KR20050079944 A KR 20050079944A KR 20070027954 A KR20070027954 A KR 20070027954A
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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 반도체기판 상에 게이트절연막과 폴리실리콘막을 차례로 형성하는 단계와, 상기 폴리실리콘막과 게이트절연막을 게이트 형태로 식각하여 적층패턴을 형성하는 단계와, 상기 적층패턴을 덮도록 결과물 상에 버퍼막을 형성하는 단계와, 상기 버퍼막을 적층패턴이 노출될 때까지 CMP하는 단계와, 상기 결과물 전면 상에 몰드절연막을 형성하는 단계와, 상기 몰드절연막의 게이트 형성 영역을 경사 식각하여 적층패턴을 노출시키는 역사다리꼴의 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 금속계막을 형성하는 단계와, 상기 금속계막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막, 금속계막, 몰드절연막 및 버퍼막을 상기 적층패턴 보다 큰 폭을 갖도록 식각하여 적층패턴을 포함하며 역사다리꼴의 금속계막을 갖는 게이트를 형성하는 단계와, 상기 게이트 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트를 덮도록 결과물 상에 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 역사다리꼴 금속계막과 콘택되는 금속배선을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
300 : 반도체기판 310 : 게이트산화막
320 : 폴리실리콘막 325 : 적층패턴
330 : 텅스텐실리사이드막 340 : 하드마스크 질화막
350 : 게이트 360 : 스페이서
370 : 층간절연막 380 : 비트라인
BO : 버퍼산화막 MN : 몰드절연막
T : 트렌치 SN : 스페이서용 질화막
H : 비트라인용 콘택홀
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 주변회로지역에서의 게이트와 비트라인간 콘택저항을 낮출 수 있는 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자의 배선 재료로서는 전기 전도도가 우수한 알루미늄과 텅스텐이 주로 이용되고 있다. 이중에서 상기 텅스텐은 알루미늄에 비해 전기 전도성은 다소 떨어지지만 열안정성이 우수하고 매립특성 또한 우수하다는 장점이 있어서 셀지역의 비트라인 물질로서 많이 이용되고 있다. 상기 비트라인은 셀지역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(sense amplifier)에 전달하는 역할을 한다.
또한, 상기 텅스텐은 셀지역을 전기적으로 제어하는 역할을 하는 주변회로지역에서도 배선 물질로서 이용되는데, 주변회로지역의 텅스텐 배선의 경우 셀지역에서와는 달리 게이트와도 콘택되도록 형성한다. 여기서, 상기 주변회로지역의 게이트와 콘택되는 텅스텐 배선은 셀지역의 비트라인과는 그 역할에 있어서 큰 차이가 있지만, 통상 셀지역의 비트라인과 동일한 단계에서 동일한 재질로 함께 형성하므로 이를 비트라인이라 명명한다.
이하에서는 도 1a 및 도 1b를 참조하여 종래 기술에 따른 주변회로지역에서의 비트라인 형성방법을 설명하도록 한다.
도 1a를 참조하면, 반도체기판(100) 상에 게이트산화막(110), 폴리실리콘막(120), 텅스텐실리사이드막(130) 및 하드마스크 질화막(140)을 차례로 형성한다. 그런다음, 상기 막들(140, 130, 120, 110)을 순차로 식각하여 게이트(150)를 형성하고, 상기 게이트(150) 양측벽에 버퍼산화막(BO)과 질화막(SN)의 적층막으로 이루어진 스페이서(160)를 형성한다.
도 1b를 참조하면, 상기 스페이서(160)를 포함한 게이트(150)를 덮도록 결과물 상에 층간절연막(170)을 형성하고, 상기 층간절연막(170) 및 하드마스크 질화막(140)을 식각하여 텅스텐실리사이드막(130)을 노출시키는 비트라인용 콘택홀(H)을 형성한다. 다음으로, 상기 비트라인용 콘택홀(H)을 매립하도록 텅스텐막을 증착하고, 상기 텅스텐막을 식각하여 게이트(150)의 텅스텐실리사이드막(130)과 콘택되는 비트라인(180)을 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 차례로 수행하여 반도체 소자를 제조한다.
그러나, 전술한 종래 기술에서는, 반도체 소자의 고집적화로 게이트 선폭이 감소함에 따라, 비트라인(180)과 게이트도전막인 텅스텐실리사이드막(130) 간의 콘택면적이 축소되어 배선 저항이 증가하는 문제점이 있다. 더욱이, 도 2에 도시된 바와 같이, 게이트 오정렬이 발생하는 경우 상기 비트라인(180)과 게이트도전막 간의 콘택면적 확보는 더욱 어렵게 되어 배선 불량률이 급격히 증가하게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으 로서, 주변회로지역에서 게이트와 콘택되는 비트라인 형성시 비트라인과 게이트간 콘택저항을 낮출 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체기판 상에 게이트절연막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막과 게이트절연막을 게이트 형태로 식각하여 적층패턴을 형성하는 단계; 상기 적층패턴을 덮도록 결과물 상에 버퍼막을 형성하는 단계; 상기 버퍼막을 적층패턴이 노출될 때까지 CMP하는 단계; 상기 결과물 전면 상에 몰드절연막을 형성하는 단계; 상기 몰드절연막의 게이트 형성 영역을 경사 식각하여 적층패턴을 노출시키는 역사다리꼴의 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 금속계막을 형성하는 단계; 상기 금속계막 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막, 금속계막, 몰드절연막 및 버퍼막을 상기 적층패턴 보다 큰 폭을 갖도록 식각하여 적층패턴을 포함하며 역사다리꼴의 금속계막을 갖는 게이트를 형성하는 단계; 상기 게이트 양측벽에 스페이서를 형성하는 단계; 상기 스페이서를 포함한 게이트를 덮도록 결과물 상에 층간절연막을 형성하는 단계; 및 상기 층간절연막 상에 역사다리꼴 금속계막과 콘택되는 금속배선을 형성하는 단계;를 포함한다.
여기서, 상기 몰드절연막의 식각은 게이트 형성용 마스크와 네가티브 타입의 감광막를 사용하여 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 반도체기판(300) 상에 게이트용 절연막으로서 게이트산화막(310)과 게이트용 제1도전막으로 폴리실리콘막(320)을 차례로 형성한다. 그런다음, 상기 폴리실리콘막(320) 상에 게이트 형성을 위한 마스크패턴(미도시)을 형성하고, 상기 마스크패턴을 식각장벽으로 이용해서 폴리실리콘막(320)과 게이트산화막(310)을 순차로 식각하여 게이트 형태의 적층패턴(325)을 형성한다.
다음으로, 상기 적층패턴(325)을 덮도록 결과물 상에 버퍼산화막(BO)을 증착한 후, 상기 버퍼산화막(BO)을 적층패턴(325)이 노출될 때까지 CMP한다. 여기서, 상기 버퍼산화막(BO)은 종래 기술에서의 게이트 스페이서 형성시 게이트산화막 및 폴리실리콘막의 측벽에 형성되는 스페이서용 버퍼막과 같은 역할을 한다.
도 3b를 참조하면, 상기 결과물 전면 상에 질화막 재질의 몰드절연막(MN)을 형성한 후, 상기 몰드절연막(MN)의 게이트 형성 영역을 경사 식각하여 적층패턴(325)을 노출시키면서 상부 폭이 하부 폭 보다 큰 역사다리꼴 형태의 트렌치(T)를 형성한다. 여기서, 상기 몰드절연막(MN)의 식각은 게이트 형성용 마스크(mask)와 네가티브 타입의 감광막을 이용한 노광 및 현상 공정을 통하여 형성되는 마스크패턴(미도시)을 사용하여 수행한다.
그런 후, 상기 트렌치(T)를 매립하도록 결과물 상에 게이트용 제2도전막으로서 텅스텐실리사이드막(330)을 형성하고, 계속해서, 상기 텅스텐실리사이드막(330) 상에 하드마스크 질화막(340)을 형성한다. 본 발명의 실시예에서는 게이트의 저저항을 구현하기 위한 금속계막으로서 상기 텅스텐실리사이드막(330)을 사용하였지만, 텅스텐실리사이드막 대신에 다른 금속실리사이드막을 사용하거나 텅스텐과 같은 금속막을 사용할 수도 있다.
도 3c를 참조하면, 상기 하드마스크 질화막(340), 텅스텐실리사이드막(330), 몰드절연막(MN) 및 버퍼산화막(BO)을 상기 적층패턴(325) 보다 큰 폭을 갖도록 식각하여 적층패턴(325)을 포함하며 역사다리꼴의 텅스텐실리사이드막(330)을 갖는 게이트(350)를 형성한다. 여기서, 상기 게이트(350) 형성을 위한 식각 공정은 상기 적층패턴(325) 형성을 위한 식각 공정에서 사용된 게이트용 마스크를 이용하되, 상기 적층패턴(325) 보다 큰 폭을 갖는 게이트(350)를 형성할 수 있도록 노광 조건을 변경하여 진행한다.
도 3d를 참조하면, 상기 게이트(350)를 덮도록 스페이서용 질화막(SN)을 증착한 후, 상기 스페이서용 질화막(SN)을 이방성 식각하여 게이트(350) 양측벽에 스페이서용 질화막(SN)과 버퍼산화막(BO) 및 몰드절연막(MN)으로 구성된 스페이서(360)를 형성한다. 그런다음, 상기 스페이서(360)를 포함한 게이트(350)를 덮도록 결과물 상에 층간절연막(370)을 형성하고, 상기 층간절연막(370)과 하드마스크 질화막(340)을 식각하여 텅스텐실리사이드막(330)을 노출시키는 비트라인용 콘택홀(H)을 형성한다.
다음으로, 상기 비트라인용 콘택홀(H)을 매립하도록 결과물 상에 텅스텐막을 형성한 후, 상기 텅스텐막을 배선 형태로 식각하여 역사다리꼴 형태의 텅스텐실리 사이드막(330)과 콘택되는 비트라인(380)을 형성한다.
이와 같이, 본 발명은 주변회로지역에서 게이트와 콘택되는 비트라인을 형성함에 있어서, 상부 폭이 하부 폭 보다 큰 역사다리꼴 모양의 게이트 금속계막을 형성한 후, 상기 금속계막과 콘택되도록 비트라인을 형성한다. 이 경우 게이트와 비트라인간 콘택면적을 종래 보다 증가시킬 수 있기 때문에 공정 마진이 개선되고 콘택저항이 감소하므로 제조 수율을 개선할 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 주변회로지역의 게이트와 콘택되는 비트라인을 형성함에 있어서, 게이트의 금속계막을 상부 폭이 하부 폭 보다 큰 역사다리꼴 모양으로 형성함으로써, 게이트와 비트라인간 콘택면적을 증가시켜 콘택저항을 감소시킬 수 있다. 이에 따라, 본 발명은 비트라인용 콘택홀 형성시 공정 마진을 개선할 수 있고, 비트라인 오정렬에 따른 저항 증가에 기인하는 불량 발생을 억제하여 제조 수율을 향상시킬 수 있다.

Claims (2)

  1. 반도체기판 상에 게이트절연막과 폴리실리콘막을 차례로 형성하는 단계;
    상기 폴리실리콘막과 게이트절연막을 게이트 형태로 식각하여 적층패턴을 형성하는 단계;
    상기 적층패턴을 덮도록 결과물 상에 버퍼막을 형성하는 단계;
    상기 버퍼막을 적층패턴이 노출될 때까지 CMP하는 단계;
    상기 결과물 전면 상에 몰드절연막을 형성하는 단계;
    상기 몰드절연막의 게이트 형성 영역을 경사 식각하여 적층패턴을 노출시키는 역사다리꼴의 트렌치를 형성하는 단계;
    상기 트렌치를 매립하도록 금속계막을 형성하는 단계;
    상기 금속계막 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막, 금속계막, 몰드절연막 및 버퍼막을 상기 적층패턴 보다 큰 폭을 갖도록 식각하여 적층패턴을 포함하며 역사다리꼴의 금속계막을 갖는 게이트를 형성하는 단계;
    상기 게이트 양측벽에 스페이서를 형성하는 단계;
    상기 스페이서를 포함한 게이트를 덮도록 결과물 상에 층간절연막을 형성하는 단계; 및
    상기 층간절연막 상에 역사다리꼴 금속계막과 콘택되는 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 몰드절연막의 식각은 게이트 형성용 마스크와 네가티브 타입의 감광막를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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PA0109 Patent application

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WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid