KR20060045165A - 멀티 비트 플래시 메모리 소자 및 동작 방법 - Google Patents

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Abstract

멀티 비트(multi-bit) 플래시 메모리 소자 및 동작 방법을 제시한다. 본 발명에 따르면, 기판 상에 메사(mesa) 형태로 형성된 제1활성층, 제1활성층 상에 형성되되 제1활성층과 반대되는 도전형의 제2활성층, 제1활성층과 제2활성층 사이에 형성되되 전기적 격리를 위한 활성층간분리층, 제1활성층 및 제2활성층의 스택(stack)의 서로 대향되는 두 측면 상에 각각 도입된 공통 소스 및 드레인, 소스 및 드레인이 형성된 제1활성층 및 제2활성층의 스택(stack)의 측면과 다른 서로 대향되는 두 측면 상에 각각 도입된 공통 제1게이트 및 공통 제2게이트, 제1 및 제2게이트들과 제1 및 제2활성층들 간의 사이에 도입된 터널(tunnel) 유전층, 제2활성층에 연결되어 바디 전압(body voltage)을 인가하기 위한 보조제어전극, 및 터널 유전층과 제1 및 제2게이트들 사이에 도입되어 터널 유전층을 터널링한 전하를 저장하는 전하포획층을 포함하는 플래시 메모리 소자를 제시한다.
플래시, 멀티 비트, 멀티 레벨, pMOS, nMOS

Description

멀티 비트 플래시 메모리 소자 및 동작 방법{Multi-bit flash memory device and method of operating the same}
도 1은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 개략적으로 도시한 등가 회로도이다.
도 2는 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 위한 활성층들의 스택(stack)을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 개략적으로 도시한 사시도이다.
도 4는 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 개략적으로 도시한 단면사시도이다.
도 5는 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자의 전하포획층의 위치를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 6은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 개략적으로 도시한 pMOS 트랜지스터의 단면도이다.
도 7은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 개략적으로 도시한 nMOS 트랜지스터의 단면도이다.
도 8은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 도핑 정도에 따른 문턱 전압값을 개략적으로 도시한 그래프(graph)이다.
도 9는 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 게이트 전압에 따른 드레인-소스 전류를 개략적으로 도시한 그래프이다.
도 11 내지 도 26은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자의 동작을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자(semiconductor device)에 관한 것으로, 특히, 시모스(CMOS: Complementary Metal Oxide Semiconductor)를 이용한 멀티 비트(multi-bit) 플래시(flash) 메모리(memory) 소자 및 동작 방법에 관한 것이다.
현재 메모리 밀도(memory density)가 증가함에 따라 메모리 셀(memory cell)의 크기를 줄이려는 시도가 많이 주목되고 있다. 이와 함께, 메모리 셀의 메모리 가능한 상태들의 수(number of states)를 증가시켜 메모리 밀도의 증가를 기대하고자하는 시도들 또한 크게 주목되고 있다. 예를 들어, 미국 특허 제6,734,055 B1호(Chrong Jung Lin 등에 의한 "Multi-level(4 state/2-bit) stacked gate flash memory cell), 2004년 5월 11일 등록)에는 멀티 플로팅 게이트(multi floating gate)를 가지는 플래시 메모리 셀을 제시하며, 이러한 셀의 플로팅 게이트가 4 개의 전하 상태들을 가질 수 있어 동시에 2 비트를 저장할 수 있다고 개시하고 있다.
그런데, 이제까지 제시되고 있는 메모리 셀들은 2차원 소자로 구현되고 있 다. 2차원 메모리 셀은 기판에 소스/드레인 영역(source/drain region) 형성되고, 소스 영역과 드레인 영역 사이의 기판 영역에 채널(channel)이 구비되고, 채널 상에 게이트가 구비되는 평면적 트랜지스터(planar transistor) 구조를 기본적으로 채용하고 있다.
이러한 2차원 소자에서는 2비트는 구현될 수 있다고 보고되고 있다. 예컨대, 플로팅 게이트나 전하포획층(charge trap layer)을 채용하는 2차원 평면 트랜지스터 구조에서, 플로팅 게이트 또는 전하포획층의 소스/드레인 영역에 인근하는 양단 부위의 국부 영역을 전하 저장 위치 또는 저장 노드(storage node)로 설정하여 2비트 동작을 구현하고 있다. 그럼에도 불구하고, 이러한 2차원 구조의 소자에서 3비트 이상의 멀티 비트를 구현하기는 매우 어렵다고 평가되고 있으며 또한 쓰기/소거(program/erase) 및 읽기(reading)의 동작을 구현하기가 매우 어렵다.
2차원 구조에서 플로팅 게이트에 서로 다른 전하 레벨(multi level)들을 구현하는 멀티 레벨 메모리 셀 또한 제시되고 있으나, 2비트 이상의 동작, 예컨대, 4비트 동작을 구현하기 위해서는 적어도 24 , 즉, 16 가지의 전하 레벨(level)들이 필요하게 된다. 실질적으로 nMOSFET의 단일 소자의 경우 문턱 전압(Vth)의 윈도우(window)가 채널 또는 기판의 도핑(doping) 농도에 따라 달라지나, 도너(donner)의 수(Nd)의 증가에 따라 증가하여 Nd가 대략 1E+18/㎤의 도핑 농도에서 대략 3V 정도로 예측된다. 따라서, 문턱 전압 윈도우(??Vth)는 3V이게 예측된다. 이러한 문턱 전 압 윈도우에서 십여 개 이상의 다른 전압 상태 레벨을 구현하기는 매우 어렵고, 또한 쓰기/소거 및 읽기 동작을 구현하기가 어렵다고 예측된다.
따라서, 하나의 메모리 셀에서 2비트보다 많은 비트, 예컨대, 4비트이나 8비트를 구현하기 위해서는 적어도 2곳 보다 많은 전하 저장 위치 또는 저장 노드들을 가질 수 있는 새로운 구조의 메모리 셀이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 2비트 보다 많은 멀티 비트 동작을 구현할 수 있는 메모리 셀 구조를 가지는 멀티 비트 플래시 메모리 소자를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 기판 상에 메사(mesa) 형태로 형성된 제1활성층, 상기 제1활성층 상에 형성되되 상기 제1활성층과 반대되는 도전형의 제2활성층, 상기 제1활성층과 상기 제2활성층 사이에 형성되되 전기적 격리를 위한 활성층간분리층, 상기 제1활성층 및 상기 제2활성층의 스택(stack)의 서로 대향되는 두 측면 상에 각각 도입된 공통 소스 및 드레인, 상기 소스 및 드레인이 형성된 상기 제1활성층 및 상기 제2활성층의 스택(stack)의 측면과 다른 서로 대향되는 두 측면 상에 각각 도입된 공통 제1게이트 및 공통 제2게이트, 상기 제1 및 제2게이트들과 상기 제1 및 제2활성층들 간의 사이에 도입된 터널(tunnel) 유전층, 상기 제2활성층에 연결되어 바디 전압(body voltage)을 인가하기 위한 보조제어전극, 및 상기 터널 유전층과 상기 제1 및 제2게이트들 사이에 도입 되어 상기 터널 유전층을 터널링한 전하를 저장하는 전하포획층을 포함하는 플래시 메모리 소자를 제시한다.
이러한 메모리 소자의 쓰기 동작은, 상기 전하포획층에 전하가 국부적으로 포획되게 하기 위해 상기 제1게이트, 상기 제2게이트, 상기 보조제어전극 및 상기 제1활성층에 각각 인가되는 전압들의 조합들에 의해 상기 메모리 셀에 각기 다른 상태의 쓰기 동작을 수행함으로써 이루어진다.
이때, 상기 제1게이트에는 -15V 내지 15V 사이에서 선택되는 전압이 인가될 수 있고, 상기 제2게이트에는 -15V 내지 15V 사이에서 선택되는 전압이 인가될 수 있고, 상기 보조제어전극에는 -10V 내지 10V 사이에서 선택되는 전압이 인가될 수 있고, 상기 제1활성층에는 기판을 통한 0V가 인가되거나 또는 접지 될 수 있다. 이러한 전압 조건들의 변화에 의해서 각기 다른 상태의 쓰기 동작이 수행될 수 있다.
이때, 상기 전하가 FN 터널링 기구로 상기 전하포획층으로 터널링되게 하기 위해 상기 소스 및 드레인은 접지 또는 플로팅될 수 있다.
상기 전하가 CHEI 기구로 상기 전하포획층으로 주입되게 하기 위해 상기 소스 및 드레인 사이에는 핫 전자(hot electron)를 발생하기 위한 전계가 인가될 수 있다.
본 발명에 따르면, 2비트 보다 많은 멀티 비트 동작을 구현할 수 있는 메모리 셀 구조를 가지는 멀티 비트 플래시 메모리 소자를 제공할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는 3차원 구조의 멀티 비트 플래시 메모리 소자를 제시한다. 본 발명의 실시예에 따른 메모리 소자는 각각 채널이 형성될 활성층들이 2개 적층되고 그 사이에 절연층으로서 활성층간분리층이 도입된 육면체의 스택(stack)을 포함하여 이러한 스택의 측면들 상에 소스/드레인 및 게이트들이 도입되어 형성된다. 스택의 마주보는 두 측면 상에 각각 공통 소스/드레인들이 도입되고, 스택의 다른 마주보는 두 측면 상에는 각각 공통 게이트들이 도입된다. 게이트들과 활성층들의 측면 사이에는 전하 포획을 위한 전하포획층이 도입된다. 추가적으로, 스택의 상면 상에는 상대적으로 상측에 위치하는 활성층에 바디 전압(body voltage)을 인가하기 위한 별도의 보조 제어 전극이 도입되고, 하측에 위치하는 활성층은 기판에 전기적으로 연결되어 기판을 통해 바디 전압이 인가되게 된다.
이러한 3차원 구조의 메모리 소자를 포함하는 셀은 활성층들을 서로 다른 도전형으로 도입함으로써, 활성층들의 스택의 어느 한 측면에 전하를 저장하는 저장 노드들을 하나의 게이트 아래에 적어도 두 개씩 구현할 수 있다. 이에 따라, 하나의 메모리 셀에 적어도 총 4개의 저장 위치, 경우에 따라 8개의 저장 위치를 구현할 수 있다. 적층된 활성층들이 각각 p형 및 n형 도전형을 가지게 형성됨에 따라, 두 활성층의 측면 상에 형성되는 하나의 게이트에 nMOS형 트랜지스터와 pMOS형 트 랜지스터가 상보형으로 공통되게 된다. 이에 따라, 하나의 게이트 아래에 적어도 2개 이상의 저장 위치들이 구현된다. 이와 같이 분리된 저장 노드들에 전하를 상호 독립적으로 저장하는 것이 가능하므로, 적어도 4 비트 이상의 멀티 비트 쓰기/소거 및 읽기 방식이 가능하다.
도 1은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 개략적으로 도시한 등가 회로도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 소자는 pMOS 트랜지스터와 nMOS 트랜지스터가 공통 드레인, 공통 소스 및 공통 게이트에 의해서 작동되도록 구성된다. 공통 드레인을 통해 드레인 전압(VD)이 nMOS 트랜지스터와 pMOS 트랜지스터에 공통으로 인가되고, 공통 소스를 통해 소스 전압(VS)이 공통으로 인가된다. 이와 같이 공통 드레인, 공통 소스 및 공통 게이트에 nMOS 트랜지스터와 pMOS 트랜지스터가 공통으로 접속되어 제어되기 위해서, nMOS 트랜지스터의 n채널을 위한 제1활성층과 pMOS 트랜지스터의 p채널을 위한 제2활성층은 상호 간에 적층된 형태로 도입될 수 있다.
도 2는 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 위한 활성층들의 스택(stack)을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2를 참조하면, nMOS 트랜지스터와 pMOS 트랜지스터가 공통된 소스/드레인 및 게이트에 의해 제어되도록 소자의 구조를 구성하기 위해서, 기판(100) 상에 제1활성층(110) 및 제2활성층(130)이 적층된 활성층의 스택을 고려할 수 있다. 예컨 대, p형의 도전형의 반도체 기판(110), 예컨대, 어셉터(acceptor)의 도펀트(dopant)가 대략 10E18/㎤ 정도 도핑된 실리콘 기판 상에 바닥 산화물층(BOX: Bottom Oxide)과 같은 활성층간분리층(210)이 도입되고, 활성층간분리층(210) 상에 제2활성층(130)이 n형의 도전형의 기판으로 도입된 적층 구조를 고려할 수 있다. 이때, 바닥 산화물층(210) 아래의 일정 두께의 영역은 제1활성층(110)으로 설정될 수 있다.
이러한 제1활성층(110) 및 제2활성층(130), 그 사이의 활성층간분리층(210)의 적층 구조는 알려진 SOI(Silicon On Insulating) 기판을 형성하는 기술을 이용하여 형성할 수 있다. 단지, 알려진 SOI 기술을 이용하되, 제1활성층(110)과 제2활성층(130)의 도전형이 반대가 되도록 하면 도 2에 제시된 바와 같은 적층 구조를 얻을 수 있다.
이러한 활성층 적층 구조를 가지는 기판에 패터닝 과정을 수행하여 육면체의 활성층 스택을 형성함으로써, 육면체의 스택의 측면들에 공통 소스/드레인 및 공통 게이트들을 도입할 수 있다.
도 3은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 개략적으로 도시한 사시도이다. 도 4는 도 3의 Ⅳ-Ⅳ' 절단선을 따른 단면사시도이다. 도 5는 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자의 전하포획층의 위치를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 메모리 소자는, 기판(100) 상에 메사(mesa) 형태의 제1활성층(110), 활성층간분리층(210) 및 제2활성층 (130)의 스택의 패턴을 포함하여 형성된다. 제1활성층(110)과 제2활성층(130)은 서로 반대 도전형의 반도체 물질층으로 형성될 수 있다. 이러한 활성층들(110, 130)의 스택은, 예컨대, 도 2에 제시된 바와 같은 SOI 기판에서 제1활성층(110)이 메사 형태로 패터닝되도록, 제2활성층(130), 활성층간분리층(210) 및 기판(100)을 선택적 식각 등으로 패터닝하여 형성될 수 있다. 이때, 활성층들(110, 130)의 스택은 육면체 형상의 메사 구조로 형성될 수 있다.
기판(100)은 어셉터 수(Na)가 대략 10E18/㎤ 정도의 도핑 농도로 도핑된 p형 실리콘 기판일 수 있으며, 이에 따라, 제1활성층(110)은 기판(100)과 같은 p형 실리콘층일 수 있다. 제2활성층(130)은 실리콘 산화물과 같은 절연층을 포함하는 BOX일 수 있는 활성층간분리층(210) 상에 형성되는 n형 실리콘층일 수 있다. 이때, 도너의 수(Nd)가 대략 10E18/㎤ 정도의 도핑 농도로 도핑된 p형 실리콘층일 수 있다. 이러한 제1활성층(110)에는 nMOS 트랜지스터의 n채널이 형성될 수 있으며, 제2활성층(130)에는 pMOS 트랜지스터의 p채널이 형성될 수 있다.
이와 같이 패터닝된 제1활성층(110), 활성층간분리층(210) 및 제2활성층들(130)의 스택은 도 3에 제시된 바와 같이 바람직하게 육면체 메사 형태로 형성된다. 육면체 메사 형태의 스택의 서로 마주보는 두 측면 상에는 소스(510) 및 드레인(550)이 각각 형성된다. 소스(510) 및 드레인(550)은 도전 물질이나 도전성이 부여된 반도체 물질을 포함하여 형성될 수 있다. 또한, 소스(510) 및 드레인(550) 각각은 스택을 구성하는 두 제1 및 제2활성층들(110, 130)의 측면 상의 영역을 덮도 록 연장된다. 이에 따라, 소스(510) 및 드레인(550)은 공통 소스 및 공통 드레인으로 도입된다.
공통 소스 및 드레인(510, 550)이 형성된 스택의 두 측면 이외의 다른 서로 마주보는 두 측면 상에는 제1게이트(410) 및 제2게이트(430)가 형성된다. 제1 및 제2게이트(410, 430)는 도전 물질층을 포함하여 형성될 수 있는 데, 이때, 두 활성층들(110, 130)의 측면 상을 덮게 연장되게 형성된다. 따라서, 제1 및 제2게이트(410, 430)는 모두 제1 및 제2활성층들(110, 130)들 상에 형성될 채널들 영역에 중첩되게 형성되는 공통 게이트들로 도입된다.
이에 따라, 제1 또는 제2게이트(410, 430)는 그 아래의 제1 및 제2활성층들(110, 130)들에 형성되는 두 채널을 동시에 제어할 수 있게 된다. 즉, 제1게이트(410)(또는 제2게이트(430))에 전압을 인가함에 따라, 제1활성층(110)에 형성된 n채널을 통해 선택적으로 전류가 흐르거나 또는 제2활성층(130)에 형성된 p채널을 통해 선택적으로 전류가 흐르게 된다.
제1 및 제2게이트(410, 430)와 제1 및 제2활성층(110, 130)의 측벽 사이에는 터널 유전층(tunnel dielectric layer: 230)이 유전 물질층, 예컨대, 실리콘 산화물층을 포함하여 도입된다. 터널 유전층(230)은 제1 또는 제2활성층(410, 430)에 형성되는 채널을 통해 이동하는 전하들이 터널링(tunneling)할 수 있도록 허용하는 유전층으로 해석될 수 있다.
또한, 터널 유전층(230)과 제1게이트(410)(또는 제2게이트(430)) 사이에는 터널링된 전하들이 포획되는 전하포획층(300)이, 도 5에 제시된 바와 같이, 도입된 다. 전하포획층(300)은 전하를 국부적(local)으로 저장할 수 있도록 전하 포획 사이트(charge trap site)들을 가지는 물질층, 예컨대, 실리콘점(silicon dot)들의 층, 금속점(metal dot)들의 층, 탄소나노튜브(carbon nanotube)들, SONOS(Silicon Oxide Nitride Oxide Silicon) 소자에서 포획층으로 사용되는 ONO층, 강자성층(ferromagnetic layer), 강유전층(ferroelectric layer), 나노 와이어(nano-wire)들의 층 또는 양자점(quantum dot)들의 층을 포함하여 형성될 수 있다. 전하들은 FN 터널링(Fowler-Nordheim tunneling)이나 또는 CHEI(Channel Hot Electron injection) 기구에 의해서 터널 유전층(230)을 지나 전하포획층(300)에 포획되게 된다. 전하들이 포획된 위치 및 포획된 여부에 따라 다른 전하 상태들이 구현될 수 있다.
도 4는 이러한 전하포획층(300)으로 실리콘 질화물층(310)을 도입하고, 실리콘 질화물층(Si3N4 layer: 310) 상에 실리콘 산화물층(330)을 도입한 경우를 예시하고 있다. 이러한 전하포획층(300)은 제1게이트(410)(또는 제2게이트(430))가 제1 및 제2활성층(110, 130)에 공통되게 연장됨에 따라, 제1 및 제2활성층(110, 130)의 측벽 상을 영역을 덮게 연장된다.
한편, 본 발명의 실시예에 따른 메모리 소자를 프로그램할 때 서로 구분되는 저장 노드들에 독립적으로 각각 전하들을 포획시킬 때, 제1활성층(410) 또는 제2활성층(430)의 바디(body)에 바디 전압을 각각 인가할 필요가 있다. 기판(100)과 전기적으로 접속되고 있는 하측의 제1활성층(110)에는 기판(100)에 제1바디 전압을 인가함으로써, 실질적으로 제1활성층(110)에 바디 전압을 인가하는 효과를 얻을 수 있다. 상측의 제2활성층(130)에 제1활성층(110)과 독립적으로 제2바디 전압이 인가될 필요가 있으므로, 제2바디 전압을 인가하기 위한 보조 제어 전극(450)을 제2활성층(130)의 상면에 전기적으로 연결되게 형성한다. 이러한 보조 제어 전극(450)은 도전 물질층을 포함하여 형성될 수 있다.
한편, 제1 및 제2게이트들(410, 430)이 수직으로 활성층 스택 측면에 부착되므로, 제1 및 제2게이트들(410, 430)과 제1활성층(110) 하부의 반도체 기판(100)의 표면과의 사이에는 절연을 위한 제1절연층(610)이 도입될 수 있다. 이러한 제1절연층(610)은 실리콘 산화물층을 포함하여 형성될 수 있다. 또한, 보조 제어 전극(450)을 제1 및 제2게이트들(410, 430)과 전기적으로 격리시키기 위해 제2절연층(630)이 실리콘 산화물층 등을 포함하여 형성될 수 있다.
이제까지 설명한 바와 같이 본 발명의 실시예에 따른 메모리 소자는 하나의 셀에 pMOS 트랜지스터와 nMOS 트랜지스터가 상보적으로 융합된 형태로 이해될 수 있다. 이에 따라, 하나의 게이트(410 또는 430)에 일정 범위 내의 불연속적인 전압들, 예컨대, 대략 -5V에서 +5V의 전압들을 순차적으로 스캔(scan)하여 인가하고, 드레인(530)에 대략 1V 정도의 전압(VD)을 인가하고 소스(510)를 접지(VS=0)함으로써 읽기 동작을 수행할 수 있다. pMOS 트랜지스터와 nMOS 트랜지스터는 채널 형성과 전류 소통(current flow)을 위한 전압 조건들이 다르므로, 공통 게이트(410 또는 430) 및 공통 소스/드레인(510, 550)에 의해서 독립적으로 동작할 수 있다.
도 6은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 개략적으로 도시한 pMOS 트랜지스터의 단면도이다. 도 7은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자를 설명하기 위해서 개략적으로 도시한 nMOS 트랜지스터의 단면도이다.
도 6을 참조하면, 플래시 소자로서의 pMOS 트랜지스터는 드레인과 소스간의 전압(VDS)이 대략 -3V이고, 게이트와 소스간의 전압(VGS)이 대략 -3V일 때, 채널 형성 및 전류 소통(current flow)을 구현할 수 있다. 이때, 기판 바디와 소스간의 전압(VBS)은 플로팅(floating)시키거나 접지시킬 수 있다. 또한, 도 7에 제시된 바와 같이, 전형적인 플래시 소자로서의 nMOS 트랜지스터는 드레인과 소스간의 전압(VDS)이 대략 -3V이고, 게이트와 소스간의 전압(VGS)이 대략 -3V일 때 채널 형성 및 전류 소통(current flow)을 구현할 수 있다. 한편, pMOS 트랜지스터의 경우 FN-터널링을 위한 전압(VGS(p))은 nMOS 트랜지스터의 경우의 전압(VGS(n)) 보다 상대적으로 크게 된다.
따라서, 도 4에 제시된 바와 같은 본 발명의 실시예에 따른 메모리 조사에서, 하나의 게이트(도 4의 410 또는 430)에 공통된 pMOS 트랜지스터 및 nMOS 트랜지스터들은 각각 게이트 및 소스/드레인에 인가되는 전압 조건에 따라 도 7에서와 같이 nMOS 트랜지스터가 동작되거나 이에 독립적으로 도 6에서와 같이 pMOS 트랜지스터가 동작되게 할 수 있다.
결국, pMOS 트랜지스터와 nMOS 트랜지스터는 서로 다른 문턱 전압(Vth)을 가지는 데, 본 발명의 실시예에서는 이러한 문턱 전압 차이를 이용하여 하나의 게이트(도 4의 410 또는 430) 아래에 공통되는 nMOS 트랜지스터와 pMOS 트랜지스터를 선택하여 쓰기 또는/ 및 읽기 동작하게 한다. 이러한 문턱 전압(Vth)은 실질적으로 기판 도핑 정도, 즉, 제1활성층(도 4의 110) 및 제2활성층(도 4의 130)의 도핑 농도에 따라 달라질 수 있다.
도 8은 도핑 정도에 따른 문턱 전압값을 개략적으로 도시한 그래프(graph)이다. 도 9는 게이트 전압에 따른 드레인-소스 전류를 개략적으로 도시한 그래프이다.
도 8을 참조하면, 제1활성층(도 4의 410) 및 제2활성층(도 4의 430)에 도핑된 도너 또는 어셉터와 같은 도펀트의 농도(Nd 또는 Na)가 증대됨에 따라 문턱 전압은, 극성이 다르지만, 증가하게 된다. Na 및 Nd 가 10E18/㎤일 때 게이트 전압(V gate)에 따른 드레인-소스 전류(IDS) 변화는 도 9에 제시된 바와 같을 수 있다. 이러한 도 9는 결국 본 발명에서와 같이 pMOS 트랜지스터와 nMOS 트랜지스터를 상보적으로 융합시킬 경우 대략 7V의 문턱 전압 윈도우(??Vth)를 활용할 수 있음을 보여준다. 따라서, 트랜지스터 별로 문턱 전압(Vth)을 달리 설정하면, 데이터를 저장할 레벨(level)들을 여러 개로 설정할 수 있다. 이러한 멀티 레벨 동작을 위해서는 문턱 전압 윈도우(??Vth)를 넓게 구현하는 것이 중요하다. 일반적인 nMOS 트랜지스터는 (-)3V의 문턱 전압 윈도우(??Vth)를 구현하고 pMOS 트랜지스터는 (+)4V의 문턱 전압 윈도우(??Vth)를 구현하는 데 불과한 데 비해, 본 발명에서는 도 9에 제시된 바와 같이 더 넓은 -3V에서 +4V에 이르는 대략 7V의 문턱 전압 윈도우(??Vth)를 구현할 수 있다. 이에 따라 동작 비트 수를 크게 늘릴 수 있다.
도 10은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자의 전하저장위치를 설명하기 위해서 개략적으로 도시한 단면도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 메모리 소자는 FN 터널링에 의해 전하를 포획시킬 때, 4 개의 전하저장위치들 또는 전하저장노드들(700)을 가질 수 있다. 4 개의 전하저장노드들(700)은 소자에 인가되는 바이어스(bias) 조건에 따라 각기 다른 크기와 방향의 전계가 인가되게 된다. 따라서, 게이트 전압(VG), 드레인 전압(VD), 소스 전압(VS) 및 바디 전압들(VB) 등의 조건 변수들에 따라 소자에 전계를 달리 인가하여 FN 터널링을 이용하여 전자를 포획시키게 된다. 이와 같은 FN 터널링에 의한 쓰기 동작의 예들을 다음과 같이 예시될 수 있다.
도 11 내지 도 26은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자에의 쓰기 동작을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 11을 참조하면, 제1활성층(110)이 p형 기판이고 제2활성층(130)이 n형 기판일 경우, 제1 및 제2게이트(410, 430)에 각각 대략 -10V를 인가하고, 보조 제어 전극(450) 및 기판(100)에 각각 0V를 인가하는 경우를 고려할 수 있다. 이러한 경 우 실질적인 전하의 터널링 및 포획은 이루어지지 않는다. 따라서, 이러한 전계 또는 전압 조건의 경우 [0000]의 데이터를 소자에 쓰기 위한 전압 조건으로 이해될 수 있다.
도 12를 참조하면, 제1게이트(410)에 대략 0V, 제2게이트(430)에 대략 10V, 기판(100)을 통한 제1바디전압을 대략 0V를 인가하고, 보조 제어 전극(450)을 통한 제2바디전압을 대략 10V 인가하면, 제1활성층(110)과 제2게이트(430) 사이에 걸린 10V의 전계에 의해서 제1활성층(110)과 제2게이트(430) 사이의 전하포획층(300)에 전하가 국부적으로 포획되게 된다. 따라서, 이러한 전계 또는 전압 조건의 경우 [0001]의 데이터를 소자에 쓰기 위한 전압 조건으로 이해될 수 있다.
도 13을 참조하면, 제1게이트(410)에 대략 -10V, 제2게이트(430)에 대략 0V, 기판(100)을 통한 제1바디전압을 대략 0V를 인가하고, 보조 제어 전극(450)을 통한 제2바디전압을 대략 -10V 인가하면, 제2활성층(130)과 제2게이트(430) 사이에 걸린 10V의 전계에 의해서 제2활성층(130)과 제2게이트(430) 사이의 전하포획층(300)에, 즉, 전하저장노드(700)에 전하가 국부적으로 포획되게 된다. 따라서, 이러한 전계 또는 전압 조건의 경우 [0010]의 데이터를 소자에 쓰기 위한 전압 조건으로 이해될 수 있다.
도 14를 참조하면, 제1게이트(410)에 대략 0V, 제2게이트(430)에 대략 10V, 제1바디전압을 대략 0V, 제2바디전압을 대략 0V 인가하면, 제1 및 제2활성층(110, 130)과 제2게이트(430) 사이에 각각 걸린 10V의 전계에 의해서 제1 및 제2활성층(110, 130)과 제2게이트(430) 사이의 두 전하저장노드(700)들에 전하가 국부적으로 포획되게 된다. 따라서, 이러한 전계 또는 전압 조건의 경우 [0011]의 데이터를 소자에 쓰기 위한 전압 조건으로 이해될 수 있다.
도 15 내지 도 18을 참조하면, 제1게이트(410)에 대략 10V를 인가하고, 제2게이트(430)에 대략 0V, 10V, 5V, 15V를 각각 인가하고, 제1바디전압을 대략 0V 인가하고, 제2바디전압을 대략 5V, 10V, -5V, 5V를 각각 인가하면, 이러한 전계 또는 전압 조건들에 의해 [0100], [0101], [0110], [0111]의 데이터가 각각 소자에 프로그램(program) 또는 쓰여지게 된다.
도 19 내지 도 22를 참조하면, 제1게이트(410)에 대략 5V, -5V, 5V, 5V를 각각 인가하고, 제2게이트(430)에 대략 0V, 10V, 5V, 10V를 각각 인가하고, 제1바디전압을 대략 0V 인가하고, 제2바디전압을 대략 -5V, 5V, -5V, 5V를 각각 인가하면, 이러한 전계 또는 전압 조건들에 의해 [1000], [1001], [1010], [1011]의 데이터가 소자에 프로그램(program) 또는 쓰여지게 된다.
도 23 내지 도 26을 참조하면, 제1게이트(410)에 대략 10V, -15V, 10V, 10V를 각각 인가하고, 제2게이트(430)에 대략 0V, 10V, 5V, 10V를 각각 인가하고, 제1바디전압을 대략 0V 인가하고, 제2바디전압을 대략 0V, 5V, -5V, 0V를 각각 인가하면, 이러한 전계 또는 전압 조건들에 의해 [1100], [1101], [1110], [1111]의 데이터가 소자에 프로그램(program) 또는 쓰여지게 된다.
이와 같이 네 개의 저장 노드(700)에는 소자에 인가되는 바이어스 조건에 따라 각각 다른 크기와 방향의 전계가 인가되며, 이러한 전계에 의해서 내 개의 저장 노드(700)들에 전하가 포획되게 된다. 이와 같이 FN 터널링 기구(mechanism)를 이 용하여 16 가지의 다른 전계 상태들을 구현할 수 있어, 본 발명의 실시예에 따른 메모리 소자는 4비트 동작을 구현할 수 있다. 이와 같이 쓰기 동작 시 각 전하저장노드(700) 별로 분리된 동작이 가능해 쓰기 동작 시 고속 동작이 구현될 수 있다.
한편, 도 11 내지 도 26에 제시된 바와 같이 FN 터널링 기구를 이용하여 프로그램 쓰기 동작을 수행할 수 있지만, CHEI 기구를 이용하여 쓰기 동작을 수행할 수도 있다. CHEI 기구를 이용할 경우 전하를 국부적으로 저장하는 것이 가능하여 보다 많은 가지 수의 전계 상태들을 구현할 수 있다. 예를 들어, 32 가지 상태를 구현할 수 있다. 또한, 문턱 전압 윈도우 내에서 문턱 전압을 보다 세분하거나 또는 전하가 저장되는 위치를 보다 세분하여 국부화함으로써 더 많은 전계 상태들을 구현할 수 있다. 이에 따라, 본 발명의 메모리 소자는 4비트 이상의 예컨대 8비트 동작도 구현할 수 있다.
한편, 이와 같이 쓰기 동작이 수행된 메모리 소자는 FN 터널링 기구를 이용하여 일괄 소거(erase)될 수 있다. 또는 각각의 전하저장노드들(도 10의 700) 별로 전계 조건들을 달리함으로써, 전하저장노드들(700) 별로 전계 상태를 바꿔줄 수도 있다. 이와 같이 각 전하저장노드(700) 별로 소거 동작이 가능해, 즉, 분리 소거 동작이 가능해 소거 동작 시 고속 동작이 구현될 수 있다.
또한, 읽기 동작은 제1게이트(410)를 -5V에서 5V로 스캔하고, 이와 독립적으로 제2게이트(430)를 -5V에서 5V로 스캔하고, 드레인(550)에 1V를 인가하고 소스(510)를 0V 또는 플로팅시킴으로써 수행될 수 있다. 이때, 제1게이트(410) 및 제2게이트(430)에 구분되게 인가되는 전압 조건과 감지되는 전류를 조합함으로써, 전 하저장노드들(700)에 저장된 전계 상태들에 따른 서로 다른 데이터를 독출하게 된다. 이와 같이 제1게이트(410) 및 제2게이트(430) 별로 분리 읽기가 가능해 읽기 동작 속도 향상이 구현될 수 있다.
이제까지 설명한 바와 같은 본 발명의 실시예에 따른 멀티 비트 플래시 메모리 소자는 기판 상에 육면체의 메사(mesa) 형태로 형성되되 서로 반대되는 도전형으로 적층된 제1활성층 및 제2활성층의 스택(stack), 상기 제1활성층과 상기 제2활성층 사이에 형성되되 상기 제2활성층의 전기적 격리를 위한 활성층간분리층, 상기 스택의 서로 대향되는 두 측면 상에 각각 도입된 공통 소스 및 드레인, 상기 스택의 다른 서로 대향되는 두 측면 상에 각각 도입된 공통 제1게이트 및 공통 제2게이트, 상기 제1 및 제2게이트들과 상기 제1 및 제2활성층들 간의 사이에 도입된 터널(tunnel) 유전층, 및 상기 터널 유전층과 상기 제1 및 제2게이트들 사이에 도입되어 상기 터널 유전층을 터널링한 전하를 저장하는 전하포획층을 포함하여 메모리 셀을 구성할 수 있다.
이때, 상기 제2활성층에 연결되어 바디 전압(body voltage)을 인가하기 위한 보조제어전극을 더 포함할 수 있다. 또한, 상기 기판은 상기 제1활성층과 전기적으로 연결되고 상기 제1활성층에 도핑된 도펀트의 도전형과 같은 도전형의 도펀트가 도핑(doping)된 것일 수 있다. 그리고, 상기 제1활성층은 상기 기판의 표면을 메사 형태로 패터닝하여 형성된 것일 수 있다.
또한, 본 발명의 실시예에 따른 플래시 메모리 소자는, 기판 상에 소스 및 드레인을 공통으로 사용하고 독립된 게이트들을 사용하고 상기 게이트 아래에 전하 포획층을 포함하는 두 개의 엔모스(nMOS) 트랜지스터들, 상기 두 개의 엔모스(nMOS) 트랜지스터들 상에 적층되되 상기 소스 및 드레인을 공통으로 사용하고 상기 게이트들을 각각 공통으로 사용하고 전하포획층을 가지는 두 개의 피모스(pMOS) 트랜지스터들, 및 상기 두 개의 엔모스(nMOS) 트랜지스터들과 상기 두 개의 피모스(pMOS) 트랜지스터들 사이에 도입되어 엔채널(n-channel) 및 피채널(p-channel)들을 전기적으로 격리하는 분리층을 포함할 수 있다.
이때, 상기 두 개의 엔모스(nMOS) 트랜지스터들은 하나의 p형의 제1활성층을 공통으로 사용하고, 상기 두 개의 피모스(pMOS) 트랜지스터들은 상기 제1활성층 상에 상기 분리층을 사이에 두고 적층된 하나의 n형의 제2활성층을 공통으로 사용하는 것일 수 있다. 상기 게이트들은 상기 제1활성층 및 상기 제2활성층이 적층된 스택의 서로 대향되는 두 측면 상에 상호 간에 독립적으로 도입되고, 상기 소스 및 드레인은 상기 스택의 다른 두 측면 상에 도입된 것일 수 있다.
상술한 바와 본 발명의 실시예에 따른 플래시 메모리 소자는 3차원 구조로 구현되는 소자 안에 적어도 4 곳 이상의 전하저장노드들을 형성시킬 수 있다. 각기 다른 전압 또는 전계 조건들의 조합에 의해, 메모리 소자가 4비트 또는 8비트와 같이 적어도 4비트 이상의 멀티 비트 동작을 하도록 할 수 있다.
4곳 이상의 전하저장노드들에 각각 독립적으로 쓰기/소거 및 읽기 동작을 수행할 수 있다. 즉, 분리 쓰기/소거 및 읽기 동작이 구현될 수 있다. 이에 따라, 쓰기/소거 또는/및 읽기 동작 시 고속 동작을 구현할 수 있다. 또한, 보유 (retention) 특성의 향상 및 신뢰성(reliability)의 향상을 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (20)

  1. 기판 상에 메사(mesa) 형태로 형성된 제1활성층;
    상기 제1활성층 상에 형성되되 상기 제1활성층과 반대되는 도전형의 제2활성층;
    상기 제1활성층과 상기 제2활성층 사이에 형성되되 전기적 격리를 위한 활성층간분리층;
    상기 제1활성층 및 상기 제2활성층의 스택(stack)의 서로 대향되는 두 측면 상에 각각 도입된 공통 소스 및 드레인;
    상기 소스 및 드레인이 형성된 상기 제1활성층 및 상기 제2활성층의 스택(stack)의 측면과 다른 서로 대향되는 두 측면 상에 각각 도입된 공통 제1게이트 및 공통 제2게이트;
    상기 제1 및 제2게이트들과 상기 제1 및 제2활성층들 간의 사이에 도입된 터널(tunnel) 유전층; 및
    상기 터널 유전층과 상기 제1 및 제2게이트들 사이에 도입되어 상기 터널 유전층을 터널링한 전하를 저장하는 전하포획층을 포함하는 것을 특징으로 하는 플래 시 메모리 소자.
  2. 제1항에 있어서,
    상기 기판은 상기 제1활성층과 전기적으로 연결되고 상기 제1활성층에 도핑된 도펀트의 도전형과 같은 도전형의 도펀트가 도핑(doping)된 것을 특징으로 하는 플래시 메모리 소자.
  3. 제2항에 있어서,
    상기 제1활성층은 p형 도펀트(dopant)가 도핑(doping)된 실리콘층을 포함하고 상기 제2활성층은 n형 도펀트가 도핑된 실리콘층을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  4. 제1항에 있어서,
    상기 제1활성층은 상기 기판의 표면을 메사 형태로 패터닝하여 형성된 것을 특징으로 하는 플래시 메모리 소자.
  5. 제1항에 있어서,
    상기 제2활성층에 연결되어 바디 전압(body voltage)을 인가하기 위한 보조제어전극을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  6. 제1항에 있어서,
    상기 제1 및 제2게이트는 각각 상기 제1활성층의 측면 및 상기 제2활성층의 측면 상을 덮게 연장된 것을 특징으로 하는 플래시 메모리 소자.
  7. 제1항에 있어서,
    상기 전하포획층은 실리콘점(silicon dot)들의 층, 금속점(metal dot)들의 층, 탄소나노튜브(carbon nanotube)들의 층, 산화물-질화물-산화물(ONO)의 층, 강자성층(ferromagnetic layer), 강유전층(ferroelectric layer), 나노 와이어(nano-wire)들의 층 또는 양자점(quantum dot)들의 층을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  8. 제1항에 있어서,
    상기 제1활성층 및 상기 제2활성층의 스택(stack)의 육면체의 형상을 가지는 것을 특징으로 플래시 메모리 소자.
  9. 기판 상에 육면체의 메사(mesa) 형태로 형성되되 서로 반대되는 도전형으로 적층된 제1활성층 및 제2활성층의 스택(stack);
    상기 제1활성층과 상기 제2활성층 사이에 형성되되 상기 제2활성층의 전기적 격리를 위한 활성층간분리층;
    상기 제2활성층에 연결되어 바디 전압(body voltage)을 인가하기 위한 보조 제어전극;
    상기 스택의 서로 대향되는 두 측면 상에 각각 도입된 공통 소스 및 드레인;
    상기 스택의 다른 서로 대향되는 두 측면 상에 각각 도입된 공통 제1게이트 및 공통 제2게이트;
    상기 제1 및 제2게이트들과 상기 제1 및 제2활성층들 간의 사이에 도입된 터널(tunnel) 유전층; 및
    상기 터널 유전층과 상기 제1 및 제2게이트들 사이에 도입되어 상기 터널 유전층을 터널링한 전하를 저장하는 전하포획층을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  10. 제9항에 있어서,
    상기 기판은 상기 제1활성층과 전기적으로 연결되고 상기 제1활성층에 도핑된 도펀트의 도전형과 같은 도전형의 도펀트가 도핑(doping)된 것을 특징으로 하는 플래시 메모리 소자.
  11. 제10항에 있어서,
    상기 제1활성층은 p형 도펀트(dopant)가 도핑(doping)된 실리콘층을 포함하고 상기 제2활성층은 n형 도펀트가 도핑된 실리콘층을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  12. 제9항에 있어서,
    상기 제1활성층은 상기 기판의 표면을 메사 형태로 패터닝하여 형성된 것을 특징으로 하는 플래시 메모리 소자.
  13. 기판 상에 소스 및 드레인을 공통으로 사용하고 독립된 게이트들을 사용하고 상기 게이트 아래에 전하포획층을 포함하는 두 개의 엔모스(nMOS) 트랜지스터들;
    상기 두 개의 엔모스(nMOS) 트랜지스터들 상에 적층되되 상기 소스 및 드레인을 공통으로 사용하고 상기 게이트들을 각각 공통으로 사용하고 전하포획층을 가지는 두 개의 피모스(pMOS) 트랜지스터들; 및
    상기 두 개의 엔모스(nMOS) 트랜지스터들과 상기 두 개의 피모스(pMOS) 트랜지스터들 사이에 도입되어 엔채널(n-channel) 및 피채널(p-channel)들을 전기적으로 격리하는 분리층을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  14. 제13항에 있어서,
    상기 두 개의 엔모스(nMOS) 트랜지스터들은 하나의 p형의 제1활성층을 공통으로 사용하고
    상기 두 개의 피모스(pMOS) 트랜지스터들은 상기 제1활성층 상에 상기 분리층을 사이에 두고 적층된 하나의 n형의 제2활성층을 공통으로 사용하는 것을 특징으로 하는 플래시 메모리 소자.
  15. 제14항에 있어서,
    상기 게이트들은 상기 제1활성층 및 상기 제2활성층이 적층된 스택의 서로 대향되는 두 측면 상에 상호 간에 독립적으로 도입되고
    상기 소스 및 드레인은 상기 스택의 다른 두 측면 상에 도입된 것을 특징으로 하는 플래시 메모리 소자.
  16. 제15항에 있어서,
    상기 제1활성층은 상기 기판에 전기적으로 연결되고
    상기 제2활성층에 연결되어 바디 전압(body voltage)을 인가하기 위한 보조제어전극을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  17. 기판 상에 육면체의 메사(mesa) 형태로 형성되되 서로 반대되는 도전형으로 적층된 제1활성층 및 제2활성층의 스택(stack),
    상기 제1활성층과 상기 제2활성층 사이에 형성되되 상기 제2활성층의 전기적 격리를 위한 활성층간분리층,
    상기 제2활성층에 연결되어 바디 전압(body voltage)을 인가하기 위한 보조제어전극,
    상기 스택의 서로 대향되는 두 측면 상에 각각 도입된 공통 소스 및 드레인, 상기 스택의 다른 서로 대향되는 두 측면 상에 각각 도입된 공통 제1게이트 및 공통 제2게이트,
    상기 제1 및 제2게이트들과 상기 제1 및 제2활성층들 간의 사이에 도입된 터널(tunnel) 유전층, 및
    상기 터널 유전층과 상기 제1 및 제2게이트들 사이에 도입되어 전하를 저장하는 전하포획층을 포함하는 메모리 셀(memory cell)의
    상기 전하포획층에 전하가 국부적으로 포획되게 하기 위해 상기 제1게이트, 상기 제2게이트, 상기 보조제어전극 및 상기 제1활성층에 각각 인가되는 전압들의 조합들에 의해 상기 메모리 셀에 각기 다른 상태의 쓰기 동작을 수행하는 것을 특징으로 하는 플래시 메모리 소자 동작 방법.
  18. 제17항에 있어서,
    상기 제1게이트에는 -15V 내지 15V 사이에서 선택되는 전압이 인가되고
    상기 제2게이트에는 -15V 내지 15V 사이에서 선택되는 전압이 인가되고
    상기 보조제어전극에는 -10V 내지 10V 사이에서 선택되는 전압이 인가되고
    상기 제1활성층에는 기판을 통한 0V가 인가되거나 또는 접지되는 것을 특징으로 하는 플래시 메모리 소자 동작 방법.
  19. 제18항에 있어서,
    상기 전하가 FN 터널링 기구로 상기 전하포획층으로 터널링되게 하기 위해 상기 소스 및 드레인은 접지 또는 플로팅되는 것을 특징으로 하는 플래시 메모리 소자 동작 방법.
  20. 제17항에 있어서,
    상기 전하가 CHEI 기구로 상기 전하포획층으로 주입되게 하기 위해 상기 소스 및 드레인 사이에는 핫 전자(hot electron)를 발생하기 위한 전계가 인가되는 것을 특징으로 하는 플래시 메모리 소자 동작 방법.
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