KR100853964B1 - 비휘발성 메모리 소자의 구동방법 - Google Patents

비휘발성 메모리 소자의 구동방법 Download PDF

Info

Publication number
KR100853964B1
KR100853964B1 KR1020070012606A KR20070012606A KR100853964B1 KR 100853964 B1 KR100853964 B1 KR 100853964B1 KR 1020070012606 A KR1020070012606 A KR 1020070012606A KR 20070012606 A KR20070012606 A KR 20070012606A KR 100853964 B1 KR100853964 B1 KR 100853964B1
Authority
KR
South Korea
Prior art keywords
charge
voltage applied
memory device
drain
source
Prior art date
Application number
KR1020070012606A
Other languages
English (en)
Other versions
KR20080073859A (ko
Inventor
최양규
김국환
Original Assignee
한국과학기술원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술원 filed Critical 한국과학기술원
Priority to KR1020070012606A priority Critical patent/KR100853964B1/ko
Publication of KR20080073859A publication Critical patent/KR20080073859A/ko
Application granted granted Critical
Publication of KR100853964B1 publication Critical patent/KR100853964B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 비휘발성 메모리 소자의 구동방법에 관한 것이다.
이러한 본 발명은 기판에 형성된 트렌치와 트렌치 상에 형성된 전하트랩영역과 전하트랩영역 상에 형성된 게이트 및 트렌치의 양측에 형성된 소오스와 드레인을 포함하는 RCAT구조를 갖는 비휘발성 메모리 소자의 구동방법에 있어서, 드레인측과 인접한 전하트랩영역에 전하를 포획하는 드레인측 전하포획단계 및 소오스측과 인접한 전하트랩영역에 전하를 포획하는 소오스측 전하포획단계를 포함한다.
RCAT(Recessed Channel Array Transistor), 비휘발성 메모리, 충돌이온화(impact ionization)

Description

비휘발성 메모리 소자의 구동방법{THE DRIVING METHOD OF NON-VOLATILE MEMORY DEVICE}
도 1의 (a)는 본 발명인 비휘발성 메모리 소자의 구동방법을 설명하기 위한 비휘발성 메모리 소자의 입체도이고, (b)는 (a)의 A-A'방향으로의 단면도.
도 2의 (a) 내지 (d)는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 구동방법을 나타낸 도면.
도 3은 본 발명인 비휘발성 메모리 소자의 구동방법을 설명하기 위한 비휘발성 메모리 소자의 특성을 도시한 도면.
도 4의 (a) 내지 (b)는 본 발명인 비휘발성 메모리 소자의 구동방법을 설명하기 위한 비휘발성 메모리 소자의 특성을 도시한 도면.
*****도면의 주요 부분에 대한 부호의 설명*****
101, 201: 기판
102, 202: 터널링 절연막
103, 203: 전하저장막
104, 204: 제어 절연막
105, 205: 게이트
106, 206: 드레인
107, 207: 소오스
본 발명은 비휘발성 메모리 소자의 구동방법에 관한 것이다.
반도체 메모리 소자는 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류된다. 휘발성 메모리 소자는 전원 공급이 차단되면 저장된 데이터를 잃어버리는 반면, 비휘발성 메모리 소자는 전원이 공급되지 않는 상태에서도 데이터를 유지할 수 있는 특징을 갖는다.
반도체 산업에 있어서 무엇보다 중요한 것은 저전력, 고속도로 동작하는 비휘발성 메모리 소자를 주어진 웨이퍼 내에서 더 많이 생산하고, 소자의 물리적인 크기를 줄이는 것이다. 이때, 수평 방향으로의 치수가 집적도를 좌우하는 기존의 이차원 채널의 소자 구조(planer)를 스케일 다운(scale down)하면 채널의 길이가 감소한다. 여기에 2비트 이상의 데이터를 한 셀에 저장하는 다중비트기술을 적용하면 저장된 전하들간 간섭현상이 생기게 되어 소자의 신뢰도가 떨어지게 되는 문제점이 있다.
이러한 문제점들을 해결하기 위한 본 발명은 RCAT구조를 이용한 비휘발성 메모리 소자의 각 단위 셀에 2비트의 데이터를 저장할 수 있는 비휘발성 메모리 소자의 구동방법을 제공한다.
이러한 기술적 과제를 달성하기 위한 본 발명은 기판에 형성된 트렌치와 상기 트렌치 상에 형성된 전하트랩영역과 상기 전하트랩영역 상에 형성된 게이트 및 상기 트렌치의 양측에 형성된 소오스와 드레인을 포함하는 RCAT구조를 갖는 비휘발성 메모리 소자의 구동방법에 있어서, 상기 드레인측과 인접한 상기 전하트랩영역에 전하를 포획하는 드레인측 전하포획단계 및 상기 소오스측과 인접한 상기 전하트랩영역에 전하를 포획하는 소오스측 전하포획단계를 포함한다.
여기서, 상기 드레인측 전하포획단계에서 상기 게이트에 인가하는 전압이 상기 드레인에 인가하는 전압보다 큰 것이 바람직하다.
여기서, 상기 게이트에 인가하는 전압은 10V이상 15V이하이고, 상기 드레인에 인가하는 전압은 5V이상 7V이하이고, 상기 소오스에 인가하는 전압은 접지전압인 것이 바람직하다.
여기서, 상기 소오스측 전하포획단계에서 상기 게이트에 인가하는 전압이 상기 소오스에 인가하는 전압보다 큰 것이 바람직하다.
여기서, 상기 게이트에 인가하는 전압은 10V이상 15V이하이고, 상기 소오스에 인가하는 전압은 5V이상 7V이하이고, 상기 드레인에 인가하는 전압은 접지전압인 것이 바람직하다.
여기서, 상기 전하트랩영역에 저장된 전하를 소거하는 전하소거단계를 더 포함할 수 있다.
여기서, 상기 전하소거단계에서 상기 게이트에 인가하는 전압은 -15V이상 -10V이하이고, 상기 기판에 인가하는 전압은 접지전압인 것이 바람직하다.
이하에서는 첨부된 도면을 참조하여 더욱 상세히 설명한다.
도 1의 (a)는 본 발명인 비휘발성 메모리 소자의 구동방법을 설명하기 위한 비휘발성 메모리 소자의 입체도이고, (b)는 (a)의 A-A' 방향으로의 단면도이다. 도 1에 도시된 비휘발성 메모리 소자는 기판(101)에 형성된 트렌치와 트렌치 상에 형성된 전하트랩영역(102, 103, 104)(여기서, 전하트랩영역은 순차적으로 트렌치 상에 형성된 터널링 절연막(102), 전하저장막(103) 및 제어 절연막(104)을 포함한다.)과 전하트랩영역(102, 103, 104) 상에 형성된 게이트(105) 및 트렌치의 양측 에 형성된 드레인(106)과 소오스(107)를 포함하는 RCAT구조를 갖는다. 여기서 RCAT(Recessed Channel Array Transistor)는 반도체 기판의 소정영역에 형성된 트렌치된 채널, 트렌치된 채널 양측에 형성된 소오스와 드레인, 트렌치된 채널상에 형성된 게이트산화막 및 게이트산화막 상에 오버랩되어 형성된 게이트를 포함하는 트랜지스터를 말한다. 이러한 RCAT(Recessed Channel Array Transistor)는 채널이 반도체 기판의 표면에서 수평방향의 직선 형태로 형성되는 것이 아니라 트렌치되어 형성되기 때문에 수평방향의 채널 길이보다 더 긴 유효채널길이를 가진다.
이러한 RCAT구조를 이용한 비휘발성 메모리 소자는 다음과 같은 특성을 갖는다. 이하에서 첨부된 도면을 참조하여 설명한다.
도 3은 본 발명인 비휘발성 메모리 소자의 구동방법을 설명하기 위한 비휘발성 메모리 소자의 특성을 도시한 도면이다. 도 3에 도시된 바와 같이, RCAT (Recessed Channel Array Transistor) 구조를 이용한 비휘발성 메모리 소자는 채널이 트렌치되어 형성되기 때문에, 채널 중앙의 변곡점을 기준으로 전하저장지역(303a, 303b)이 양쪽으로 명확하게 구분된다. 이러한 전하 저장 지역(303a, 303b)의 명확한 분리는 소자의 크기가 작아지면서 소오스(306)측과 드레인(307)측 채널에 저장된 정보들이 서로 간섭을 일으키는 문제를 효과적으로 해결할 수 있다. 따라서 본 발명에서 제안한 소자를 사용하여 게이트 길이 50nm 미만으로 메모리 소자의 크기를 지속적으로 줄일 수 있고, 테라급 메모리의 개발이 가능하다.
또한, 도 4의 (a) 내지 (b)는 본 발명인 비휘발성 메모리 소자의 구동방법을 설명하기 위한 비휘발성 메모리 소자의 특성을 도시한 도면이다. 먼저 도 4의 (a)는 종래의 평면형 비휘발성 메모리 소자를 나타내는 도면이다. 도 4의(a)에 도시된 바와 같이 소노스(SONOS)타입의 비휘발성 메모리는 질화막(403) 내에 전자를 포획하거나 포획된 전자를 방출함으로써 그 동작을 수행하기 때문에, 좁은 소자분리영역(408) 상에 형성된 질화막(403) 내에 포획된 전자가 인접 셀의 동작에 영향을 줄 수 있을 뿐 만 아니라, 10V 이상의 고전압의 게이트(405) 라인의 전기장이 인접 셀의 상태에 임의로 변경시킬 수 있다. 또한, 평면 공정을 사용한 비휘발성 메모리 소자는 게이트 피치(pitch)가 감소함에 따라서, 이러한 인접 셀간의 간섭 현상이 매우 심하게 나타나고 있고, 게이트 길이가 20nm 이하로 작아지게 되면 신뢰성 있는 메모리 동작 특성을 확보하기 어려워진다.
다음으로 도 4의 (b)는 본 발명인 RCAT (Recessed Channel Array Transistor) 구조를 이용한 비휘발성 메모리 소자의 특성을 나타낸 도면이다. 도 4 의 (b)에 도시된 바와 같이, RCAT (Recessed Channel Array Transistor) 구조를 이용한 비휘발성 메모리 소자는 채널이 트렌치되어 형성된다. 전하저장지역(403)에 저장된 전하로부터 인접 게이트(405) 라인과의 거리(1picth)가 도 4의(a)에 도시된 종래의 평면형 비휘발성 메모리 소자와 동일하더라도, 전하와 인접 게이트(405)라인 사이에 기판(401)과 소자분리영역(408)이 존재함으로써 전하와 인접 게이트(405)라인은 물리적으로 떨어져서 위치하게 된다. 따라서, 전하저장지역(403)이 인접 셀과 명확하게 분리됨에 따라 인접 셀들간 일어나는 간섭 문제를 효과적으로 해결할 수 있다.
도 2는 본 발명의 비휘발성 메모리 소자의 구동방법을 나타낸 도면이다. 본 발명인 RCAT구조를 갖는 비휘발성 메모리 소자의 구동방법은 드레인(206)측의 전하트랩영역(202, 203, 204)에 전하를 포획하는 드레인측 전하포획단계 및 소오스(207)측의 전하트랩영역(202, 203, 204)에 전하를 포획하는 소오스측 전하포획단계를 포함한다. 여기서, 전하트랩영역(202, 203, 204)에 저장된 전하를 소거하는 전하소거단계를 더 포함할 수 있다. 이하에서는 본 발명의 비휘발성 메모리 소자의 2비트 구동방법을 비트별 상태로 나눠서 설명한다.
<비트"00"의 상태>
도 2의 (a)에 도시된 바와 같이, 비트"00"의 상태는 전하저장막(203)에 전자의 포획이 전혀 이루어지지 않은 상태이다. 이러한 상태를 갖기 위해서는 전하저장막(203)에 저장된 전자를 Fowler-Nordheim 터널링효과에 의하여 소거해야 한다. 소 거방법은 게이트(205) -15V이상 -10V 이하의 음의 고전압을 인가하고, 소오스(207)와 드레인(206)은 플로팅(floating)시키며, 기판(101)에는 0V전압인 접지전압을 인가함으로써, 전하저장막(203)내에 저장된 전자를 소거시킬 수 있다.
<비트"01"의 상태>
도 2의 (b)에 도시된 바와 같이, 비트"01"의 상태는 드레인(206) 쪽의 전하저장막(203)에 전자가 포획되어 있는 상태이다. 이러한 상태를 갖기 위해서는 게이트(205)에 인가하는 전압이 드레인(206)에 인가하는 전압보다 커야 한다. 바람직하게는 게이트(205)에 10V이상 15V이하의 양의 고전압을 인가하고, 드레인(206)에는 게이트(205)에 인가된 전압의 절반 정도인 5V이상 7V이하의 전압을 인가한다. 그리고 소오스(207)에는 0V전압인 접지전압을 인가한다. 드레인(206)에 인가된 전압이 소오스(207)에 인가된 전압보다 크므로, 전자가 소오스(207)에서 출발하여 드레인(206)쪽으로 이동하면서 점점 더 가속도를 받아 속도가 증가하게 된다. 일정속도이상을 가진 전자는 채널 내의 격자와 부딪히면서 전자/홀 쌍(electron/hole pair)를 생성하는데 이러한 과정을 충돌이온화(impact ionization)라 한다. 생성된 전자(electron)는 게이트(205)에 인가된 고전압에 의한 전기장에 의하여 터널링 절연막(202)을 터널링하여 드레인(206) 주변의 전하저장막(203) 내에 포획된다.
<비트"10"의 상태>
도 2의 (c)에 도시된 바와 같이, 비트"10"의 상태는 소오스(207) 쪽의 전하저장막(203)에 전자가 포획되어 있는 상태이다. 이러한 상태를 갖기 위해서는 게이트(205)에 인가하는 전압이 소오스(207)에 인가하는 전압보다 커야 한다. 바람직하 게는 게이트(205)에 10V 이상 15V이하의 양의 고전압을 인가하고, 소오스(207)에는 게이트(250)에 인가된 전압의 절반 정도인 5V이상 7V이하의 전압을 인가한다. 그리고 드레인(206)에는 0V전압인 접지전압을 인가한다. 인가된 전압들에 의하여 소오스(207)주변 채널 내의 전자는 상술한 충돌이온화 과정에 의해서 소오스(207) 주변의 전하저장막(203)에 전자가 포획된다.
<비트"11"의 상태>
도 2의 (d)에 도시된 바와 같이, 비트"11"의 상태는 드레인(206)과 소오스(207) 쪽의 전하저장막(203)에 전자가 동시에 포획되어 있는 상태이다. 이러한 상태를 위해서는 먼저 상술한<비트"01"의 상태>를 갖은 이후에 상술한<비트"10"의 상태>를 위한 동작을 수행하거나, 반대로 <비트"10"의 상태>를 갖은 이후에 <비트"01"의 상태>를 위한 동작을 수행함으로써, 전자들이 드레인(206)과 소오스(207) 양쪽의 전하저장막(203)내에 저장된다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면 RCAT구조를 갖는 비휘발성 메모리 소자의 각 단위 셀 안에 2비트 데이터를 저장할 수 있는 효과가 있다.

Claims (7)

  1. 기판에 형성된 트렌치와 상기 트렌치 상에 형성된 전하트랩영역과 상기 전하트랩영역 상에 형성된 게이트 및 상기 트렌치의 양측에 형성된 소오스와 드레인을 포함하는 RCAT구조를 갖는 비휘발성 메모리 소자의 구동방법에 있어서,
    상기 드레인측과 인접한 상기 전하트랩영역에 전하를 포획하는 드레인측 전하포획단계; 및
    상기 소오스측과 인접한 상기 전하트랩영역에 전하를 포획하는 소오스측 전하포획단계
    를 포함하는, 비휘발성 메모리 소자의 구동방법.
  2. 제1항에 있어서,
    상기 드레인측 전하포획단계에서 상기 게이트에 인가하는 전압이 상기 드레인에 인가하는 전압보다 큰, 비휘발성 메모리 소자의 구동방법.
  3. 제2항에 있어서,
    상기 게이트에 인가하는 전압은 10V이상 15V이하이고, 상기 드레인에 인가하는 전압은 5V이상 7V이하이고, 상기 소오스에 인가하는 전압은 접지전압인, 비휘발성 메모리 소자의 구동방법.
  4. 제 1항에 있어서,
    상기 소오스측 전하포획단계에서 상기 게이트에 인가하는 전압이 상기 소오스에 인가하는 전압보다 큰, 비휘발성 메모리 소자의 구동방법.
  5. 제 4항에 있어서,
    상기 게이트에 인가하는 전압은 10V이상 15V이하이고, 상기 소오스에 인가하는 전압은 5V이상 7V이하이고, 상기 드레인에 인가하는 전압은 접지전압인, 비휘발성 메모리 소자의 구동방법.
  6. 제 1항에 있어서,
    상기 전하트랩영역에 저장된 전하를 소거하는 전하소거단계를 더 포함하는 비휘발성 메모리 소자의 구동방법.
  7. 제 6항에 있어서,
    상기 전하소거단계에서
    상기 게이트에 인가하는 전압은 -15V이상 -10V이하이고, 상기 기판에 인가하는 전압은 접지전압인, 비휘발성 메모리 소자의 구동방법.
KR1020070012606A 2007-02-07 2007-02-07 비휘발성 메모리 소자의 구동방법 KR100853964B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070012606A KR100853964B1 (ko) 2007-02-07 2007-02-07 비휘발성 메모리 소자의 구동방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070012606A KR100853964B1 (ko) 2007-02-07 2007-02-07 비휘발성 메모리 소자의 구동방법

Publications (2)

Publication Number Publication Date
KR20080073859A KR20080073859A (ko) 2008-08-12
KR100853964B1 true KR100853964B1 (ko) 2008-08-25

Family

ID=39883439

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070012606A KR100853964B1 (ko) 2007-02-07 2007-02-07 비휘발성 메모리 소자의 구동방법

Country Status (1)

Country Link
KR (1) KR100853964B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101007032B1 (ko) 2009-06-10 2011-01-12 고려대학교 산학협력단 저항 변화 비휘발성 메모리 소자 및 그의 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050108040A (ko) * 2004-05-11 2005-11-16 삼성전자주식회사 리세스 채널을 구비한 2-비트 소노스형 메모리 셀 및 그제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050108040A (ko) * 2004-05-11 2005-11-16 삼성전자주식회사 리세스 채널을 구비한 2-비트 소노스형 메모리 셀 및 그제조방법
KR100546409B1 (ko) 2004-05-11 2006-01-26 삼성전자주식회사 리세스 채널을 구비한 2-비트 소노스형 메모리 셀 및 그제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101007032B1 (ko) 2009-06-10 2011-01-12 고려대학교 산학협력단 저항 변화 비휘발성 메모리 소자 및 그의 제조 방법

Also Published As

Publication number Publication date
KR20080073859A (ko) 2008-08-12

Similar Documents

Publication Publication Date Title
JP4601316B2 (ja) 不揮発性半導体記憶装置
JP4601287B2 (ja) 不揮発性半導体記憶装置
US7315057B2 (en) Split gate non-volatile memory devices and methods of forming same
JP5524632B2 (ja) 半導体記憶装置
US7292478B2 (en) Non-volatile memory including charge-trapping layer, and operation and fabrication of the same
KR100745766B1 (ko) 네 개의 스토리지 노드막을 구비하는 비휘발성 메모리 소자및 그 동작 방법
JP2006502581A (ja) 不揮発性メモリーデバイスおよびそれの形成方法
JP6630582B2 (ja) 半導体装置
JP2005216471A (ja) 共通のドレインラインを備える不揮発性メモリセルアレイ及びその動作方法
KR20080102030A (ko) 플래시 메모리 소자, 그 제조 방법 및 동작 방법
US10276584B2 (en) Method to control the common drain of a pair of control gates and to improve inter-layer dielectric (ILD) filling between the control gates
US9634105B2 (en) Silicon nano-tip thin film for flash memory cells
JP4557678B2 (ja) 半導体記憶装置
KR100853964B1 (ko) 비휘발성 메모리 소자의 구동방법
TWI513007B (zh) 記憶體元件以及製造與操作記憶體元件的方法
KR100640973B1 (ko) 플래시 메모리 소자의 프로그래밍/소거 방법
US9257571B1 (en) Memory gate first approach to forming a split gate flash memory cell device
JP2010040634A (ja) 半導体装置およびその製造方法
TW202135299A (zh) 半導體裝置
Lee Two-bit/cell NFGM devices for high-density NOR flash memory
KR20100022407A (ko) 전하의 측면 이동을 억제하는 메모리 소자
US8415735B2 (en) Dual conducting floating spacer metal oxide semiconductor field effect transistor (DCFS MOSFET) and method to fabricate the same
JP5684966B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JP2006041227A (ja) 半導体装置およびその製造方法
CN105990365B (zh) 存储元件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110818

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20120730

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee