KR102061253B1 - 스플릿 질화물 메모리 층을 갖는 ｓｏｎｏｓ 스택 - Google Patents

스플릿 질화물 메모리 층을 갖는 ｓｏｎｏｓ 스택 Download PDF

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Abstract

스플릿 전하-트랩핑 영역을 포함하는 비평면 메모리 디바이스 및 이를 형성하는 방법들의 실시예들이 설명된다. 일반적으로, 디바이스는 메모리 디바이스의 소스와 드레인을 연결하는 기판상의 표면을 오버레이하는 반도체 물질의 박막으로 형성된 채널; 채널을 오버레이하는 터널 산화물; 및 터널 산화물을 오버레이하는 스플릿 전하-트랩핑 영역 ― 스플릿 전하-트랩핑 영역은 터널 산화물에 근접한 질화물을 포함하는 저부 전하-트랩핑 층, 및 상부 전하-트랩핑 층을 포함함 ―; 을 포함하고, 저부 전하-트랩핑 층은 산화물을 포함하는 얇은 안티-터널링(anti-tunneling) 층에 의해 상부 전하-트랩핑 층으로부터 분리된다. 다른 실시예들이 또한 개시된다.

Description

스플릿 질화물 메모리 층을 갖는 ＳＯＮＯＳ 스택{SONOS STACK WITH SPLIT NITRIDE MEMORY LAYER}
관련 출원들에 대한 상호 참조
[0001] 본 출원은 2009년 4월 24일 출원된 미국 가특허 출원 제61/172,320호에 대해 35 U.S.C. 119(e)하에서 우선권의 이익을 주장하는 2010년 4월 26일 출원된 공동 계류중인 미국 출원 제12/767,105호의 일부 계속 출원이고, 이들 모두는 인용에 의해 본 명세서에 통합된다.
[0002] 본 발명의 실시예들은 반도체 디바이스들의 분야에 관한 것이다.
[0003] 스플릿 게이트 플래시 메모리와 같은 비휘발성 반도체 메모리들은 때때로, 적층된 플로팅 게이트 구조를 사용하고, 여기서, 전자들이 제어 게이트를 바이어싱하고 메모리 영역이 형성되는 기판의 바디 영역을 접지함으로써 프로그래밍될 메모리 셀의 플로팅 게이트로 유도된다.
[0004] 산화물-질화물-산화물(ONO) 스택은, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 트랜지스터에서와 같이 전하 저장층으로서, 또는 스플릿 게이트 플래시 메모리에서와 같이 플로팅 게이트와 제어 게이트 사이의 절연층으로서 사용될 수 있다.
[0005] 도 1은 SONOS 게이트 스택 또는 구조(102)를 갖는 반도체 디바이스(100)에 대한 구조의 부분 단면도이다. 구조(102)는 실리콘 기판(108)의 표면(106)상에 형성된 종래의 ONO 스택(104)을 포함한다. 디바이스(100)는 게이트 스택에 정렬되고 채널 영역(112)에 의해 분리되는, 소스 및 드레인 영역들과 같은 하나 또는 그 초과의 확산 영역들(110)을 통상적으로 더 포함한다. SONOS 구조(102)는 ONO 스택(104)상에 그리고 ONO 스택(104)과 접촉하여 형성된 폴리실리콘 게이트층(114)을 포함한다. 폴리 게이트(114)는 ONO 스택(104)에 의해 기판(108)으로부터 분리되거나 전기적으로 절연된다. ONO 스택(104)은 하위(터널) 산화물층(116), 디바이스(100)에 대한 전하 저장 또는 메모리 층으로서 작용하는 질화물 또는 산질화물층(118), 및 질화물 또는 산질화물층(118) 위에 놓인 상부 산화물층(120)을 일반적으로 포함한다.
[0006] 이러한 종래의 SONOS 구조(102)가 갖는 하나의 문제점은 질화물 또는 산질화물층(118)의 불량한 데이터 리텐션(retention)이고, 이는 층을 통한 누설 전류로 인해 여러 애플리케이션들에서 디바이스(100) 수명 및/또는 그것의 사용을 제한한다. 종래의 SONOS 구조(102)가 갖는 다른 문제점은, 층(118)의 화학량론(stoichimetry)이 층의 두께에 걸쳐 불균일하다는 것이다. 특히, 층(118)은 상대적으로 두꺼운 층의 두께에 걸쳐 높은 질소 및 높은 산소 농도를 갖는 균질층을 제공하기 위한 시도로 단일 공정 가스 혼합물 및 고정되거나 일정한 프로세싱 조건들을 사용하여 단일 단계에서 통상적으로 형성되거나 증착된다. 그러나, 이것은 통상의 층(118) 전반적으로 변하는 질소, 산소 및 실리콘 농도들을 발생시킬 수 있다. 그 결과, 전하 저장 특징들, 및 특히, ONO 스택(104)으로 이루어진 메모리 디바이스(100)의 프로그래밍 및 소거 속도 및 데이터 리텐션에 악영향을 미친다.
[0007] 도 2 내지 도 5는 도 1에 예시된 바와 같은 종래의 SONOS 구조에서의 전하 리텐션 및 이동을 예시한다. 전하 트랩들(traps)이 질화물층(118)을 통해 분포된다. 트랩들의 분포는 이상적인 화학량론 조건들하에서는 균일하지만(도 2), 통상적으로는, 분포는 이상적으로 균일하지 않다. ERASE(도 3)가 수행될 때, 홀들은 블록킹 산화물(120)으로 이동한다. 전자 전하는 프로그래밍 이후에 층 경계들에서 누적된다(도 4). 이러한 저장된 전하 분포는 저장된 전하가 트랩된 상태들(예를 들어, ETA, ETD) 사이에서 천이하여 누설을 초래하는, 예를 들어, 에너지 도면(도 5)에 예시된 프로세스에 의해 질화물 경계들에서의 터널링으로 인해 현저한 누설을 야기할 수 있다.
[0008] 따라서, 향상된 데이터 리텐션 및 향상된 화학량론을 나타내는 메모리 디바이스에 대한 필요성이 계속 존재하고 있다.
[0009] 본 구조 및 방법의 이들 및 다양한 다른 특징들 및 이점들은 아래에 제공되는 첨부한 도면들과 함께 아래의 설명 및 아래에 제공되는 첨부한 청구항들을 판독할 때 명백해질 것이다.
[0010] 도 1은 종래의 SONOS 구조의 단면도이다.
[0011] 도 2 내지 도 4는 도 1에 예시된 바와 같은 종래의 SONOS 구조에서의 전하 리텐션 및 이동을 예시한다.
[0012] 도 5는 저장된 전하가 트랩된 상태들(예를 들어, ETA, ETD) 사이에서 천이하여 누설을 초래하는 종래의 SONOS 구조에 대한 에너지 대역 도면을 예시한다.
[0013] 도 6은 SONNOS 구조의 단면도이다.
[0014] 도 7 내지 도 9는 도 6에 예시된 바와 같은 SONNOS 구조에서의 전하 리텐션 및 이동을 예시한다.
[0015] 도 10은 저장된 전하가 트랩된 상태들(예를 들어, ETA, ETD) 사이에서 천이하여 누설을 초래하는 SONNOS 구조에 대한 에너지 대역 도면을 예시한다.
[0016] 도 11은 SONONOS 구조의 단면도이다.
[0017] 도 12 내지 도 14는 도 11에 예시된 바와 같은 SONONOS 구조에서의 전하 리텐션 및 이동을 예시한다.
[0018] 도 15는 저장된 전하가 트랩된 상태들(예를 들어, ETA, ETD) 사이에서 천이하여 누설을 초래하는 SONONOS 구조에 대한 에너지 대역 도면을 예시한다.
[0019] 도 16a는 스플릿 전하 트랩핑 영역을 포함하는 비평면 멀티게이트 디바이스를 예시한다.
[0020] 도 16b는 도 16a의 비평면 멀티게이트 디바이스의 단면도를 예시한다.
[0021] 도 17a 및 도 17b는 스플릿 전하-트랩핑 영역을 포함하는 비평면 멀티게이트 디바이스 및 수평 나노와이어(nanowire) 채널을 예시한다.
[0022] 도 18a 및 도 18b는 스플릿 전하-트랩핑 영역을 포함하는 비평면 멀티게이트 디바이스 및 수직 나노와이어 채널을 예시한다.
[0023] 도 19a 및 도 19f는 도 18a의 비평면 멀티게이트 디바이스를 제조하는 게이트 퍼스트(gate first) 방식을 예시한다.
[0024] 도 20a 및 도 20f는 도 18a의 비평면 멀티게이트 디바이스를 제조하는 게이트 라스트(gate last) 방식을 예시한다.
[0025] "일 실시예" 또는 "실시예"에 대한 참조들은, 이들이 동일한 실시예를 지칭할 수 있지만, 반드시 동일한 실시예를 지칭하지는 않는다.
[0026] 문맥이 명백하게 다르게 요구하지 않으면, 설명 및 청구항들 전반적으로, 단어들 "포함한다", "포함하는" 등은 배타적인 또는 완전한 관점과 반대되는 포괄적인 관점; 즉, "포함하지만 그에 제한되지 않는" 관점으로 해석되어야 한다. 단수 또는 복수를 사용하는 단어들이 복수 또는 단수 각각을 또한 포함한다. 추가로, 본 출원에서 사용될 때, 단어들 "여기서", "위", "아래", 및 유사한 의미의 단어들은 본 출원의 특정한 부분들이 아닌 전체로서 본 출원을 칭해야 한다. 청구항들이 2개 이상의 아이템들에 관하여 단어 "또는"을 사용할 때, 이 단어는 그 단어의 아래의 해석들 모두: 리스트에서 아이템들 중 어느 하나, 리스트에서 아이템들 모두, 및 리스트에서 아이템들의 임의의 조합을 커버한다.
개요
[0027] 전하-저장 회로는 산소, 질소 및/또는 실리콘의 상이한 농도들을 갖는 다중의 질화물층들을 포함하는 다중의 전하 저장층들로 형성될 수 있다. 질화물층들은 적어도 상부 질화물층 및 저부 질화물층을 포함할 수 있다. 적어도 저부 질화물층은 실리콘 산질화물(예를 들어, SixOyNx)을 포함할 수 있다. 층들의 화학량론 조성들은 하위 또는 저부 질화물이 높은 산소 및 실리콘 함량을 갖고, 상부 질화물층이 낮은 산소 농도와 높은 실리콘 및 높은 질소 농도를 가져서 실리콘-풍부(silicon-rich) 질화물 또는 산질화물을 생성하도록 맞춤제조(tailor)될 수 있거나 선택될 수 있다. 실리콘-풍부 및 산소-풍부 질화물층은 디바이스 속도 및 프로그램과 소거 전압들 사이의 초기(수명의 시작) 차이를 손상시키지 않고 저장된 전하 손실을 감소시킨다. 실리콘-풍부, 산소-희박(oxygen-lean) 상부 질화물층은 구조가 메모리 디바이스들에서 이용될 때 프로그래밍과 소거 전압들 사이의 차이를 증가시켜서, 디바이스 속도를 향상시키고, 데이터 리텐션을 증가시키며, 디바이스의 동작 수명을 연장시킨다.
[0028] 그러나, 이러한 구조는 전하 리텐션과 관련하여 결점들을 또한 갖는다. 따라서, 중간 산화물층이 2개의 질화물층들 사이에 형성될 수 있어서, 상대적으로 얇은 산화물층에 의해 분리된 2개의 질화물층들을 포함하는 스플릿 전하 트랩핑 영역을 형성한다. 일 실시예에서, 2개의 질화물층들은 대략 동일한 두께들이다. 각 질화물층은 적어도 30Å일 수 있다. 중간 질화물층은 적어도 5Å일 수 있다. 프로세스 변동들에 대한 일부 공차, 예를 들어, ±2Å이 또한 예상된다. 일반적으로, 중간 산화물층은 2개의 질화물층들에 비하여 얇고, 여기서, '에 비하여 얇다'는 적어도 약 75:1의 비율을 의미한다. 하나의 질화물층(저부층)이 기판에 더 근접할 수 있고, 다른 (상위) 질화물층에 비하여 산소-풍부일 수 있다.
[0029] 이러한 반도체 디바이스를 제조하는 일 프로세스는 실리콘 기판상에 제 1 산화물층을 형성하는 단계; 제 1 산화물층상에 제 1 질화물층을 형성하는 단계; 제 1 질화물층에 라디칼 산화를 적용하여 제 2 산화물층을 형성하는 단계; 및 제 2 산화물층상에 제 2 질화물층을 형성하는 단계를 포함한다. 제 1 질화물층은 프로세스 파라미터들을 변화시킴으로써 제 2 질화물층에 비하여 산소-풍부로 이루어진다. 예를 들어, 각 질화물층은 실리콘 소스, 질소 소스, 및 산소-함유 가스를 사용하는 저압 CVD 프로세스를 사용하여 형성될 수 있다. 적절한 프로세스 파라미터들로, 실리콘-풍부 및 산소-풍부인 저부 산질화물층이 형성될 수 있고, 실리콘-풍부, 질소-풍부, 및 산소-풍부인 상부 질화물층이 형성될 수 있다. 일 실시예에서, 제 1 (하위) 질화물층은 35Å과 50Å 사이의 두께로 형성되고 5Å과 20Å 사이의 깊이로 산화되어 중간 산화물층을 형성하고, 그 후, 제 2 질화물층이 30Å과 60Å 사이의 두께로 중간 산화물층상에 형성된다. 실리콘 기판상의 제 1 (터널) 산화물층은 약 15 내지 20Å의 두께로 형성될 수 있다. 다시, 프로세스 변동들에 대한 일부 공차, 예를 들어, ±2Å이 예상된다.
[0030] 제 3 산화물층이 약 40 내지 50Å의 두께로 제 2 질화물층상에 형성될 수 있고, 폴리실리콘 또는 금속 게이트층이 제 3 산화물층상에 형성될 수 있다.
다층 전하 저장 구조
[0031] 도 6은 반도체 메모리 디바이스(800)의 일부의 측단면도를 예시하는 블록도이다. 메모리 디바이스(800)는 기판(108)의 실리콘층의 표면(106)상에 형성된 ONNO 구조(804)를 포함하는 SONNOS 게이트 스택(802)을 포함한다. 디바이스(800)는 게이트 스택(802)에 정렬되고 채널 영역(112)에 의해 분리되는, 소스 및 드레인 영역들과 같은 하나 또는 그 초과의 확산 영역들(110)을 더 포함한다. 일반적으로, SONNOS 구조(802)는 ONNO 구조(804)상에 그리고 ONNO 구조(804)와 접촉하여 형성된 게이트층(114)을 포함한다. 게이트(114)는 ONNO 구조(804)에 의해 기판(108)으로부터 절연된다. ONNO 구조(804)는 게이트 스택(802)을 채널 영역(112)으로부터 절연시키는 얇은 하위 산화물층 또는 터널링 산화물층(116), 상부 또는 블록킹 산화물층(120), 및 다중 질화물 함유층들을 포함하는 다층 전하 저장층(804)을 포함한다. 바람직하게는, 다층 전하 저장층(804)은 상부 질화물층(818) 및 저부 질화물층(819)을 포함하는, 적어도 2개의 질화물층들을 포함한다.
[0032] 도 7 내지 도 9는 도 6에 예시된 바와 같은 SONNOS 구조에서의 전하 리텐션 및 이동을 예시한다. 전하 트랩들은 이상적인 화학량론 조건들하에서 균일한 분포를 갖는, 질화물층들(818, 819)을 통해 분포된다(도 7). ERASE(도 8)의 결과로서, 홀들은 블록킹 산화물(120)으로 이동한다. 전자 전하가 프로그래밍 이후에 상위 질화물층(818)의 경계들에서 누적되고(도 9), 하위 질화물층(819)의 하위 경계에서 전하의 누적은 덜하다. 이것은 더 낮은 누설 전류를 발생시킬 수 있다. 그럼에도 불구하고, 전하 분포는 전하가 서로 다른 트랩된 상태들(예를 들어, ETA, ETD) 사이에서 어떻게 천이하여 프로그래밍 이후에 누설을 초래하는지 예시하는, 예를 들어, 도 10에 도시된 바와 같은, 질화물 경계들에서의 터널링으로 인해 전하 누설을 야기할 수 있다.
산화물 스플릿 다층 전하 저장 구조
[0033] 도 11은 반도체 메모리 디바이스(1500)의 측단면도를 예시하는 블록도이다. 메모리 디바이스(1500)는 기판(108)의 표면(106)상에 형성된 ONONO 구조(1504)를 포함하는 SONONOS 스택(1502)을 포함한다. 기판(108)은 게이트 스택(1502)에 정렬되고 채널 영역(112)에 의해 분리되는, 소스 및 드레인 영역들과 같은 하나 또는 그 초과의 확산 영역들(110)을 더 포함한다. 일반적으로, SONONOS 구조(1502)는 ONONO 구조(1504)상에 그리고 ONONO 구조(1504)와 접촉하여 형성된 폴리실리콘 또는 금속 게이트층(114)을 포함한다. 게이트(114)는 ONONO 구조(1504)에 의해 기판(108)으로부터 분리되거나 전기적으로 절연된다. ONONO 구조(1504)는 스택(1502)을 채널 영역(112)으로부터 분리하거나 절연시키는 얇은 하위 산화물층 또는 터널링 산화물층(116), 상부 또는 블록킹 산화물층(120), 및 다중 질화물 함유층들(1518, 1519)을 포함하는 다층 전하 저장층(1504)을 포함한다. 바람직하게는, 다층 전하 저장층(1504)은 상부 질화물층(1518), 저부 산질화물층(1519), 및 중간 산화물층(1521)을 포함하는, 적어도 2개의 질화물층들을 포함한다.
[0034] 디바이스(1500)의 다양한 층들은 특정한 두께들로 제조될 수 있다. 두께들에 대한 상이한 가능성들이 여기에 설명되고, 이는 가능한 다른 실시예들을 나타낸다. 일반적으로, 중간 산화물층은 2개의 질화물층들과 비교하여 상대적으로 얇다. 예를 들어, 중간 산화물층은 대략 5Å과 20Å 사이일 수 있다. 질화물층들은 서로 동일하거나 상이한 두께들일 수 있지만, 통상적으로는, 적어도 대략 30Å이다. 공정 기술 및 재료 과학에서의 진보들로, 20Å만큼 낮은 질화물 두께가 가까운 장래에 가능할 수 있다.
[0035] 도 12 내지 도 14는 도 11에 예시된 바와 같은 SONONOS 구조에서의 전하 리텐션 및 이동을 예시한다. 전하 트랩들은 불연속성을 가지고, 2개의 질화물층들(1518, 1519)에 분포되고, 여기서, 중간 산화물층(1521)이 상주한다(산화물층(1521)에는 몇몇 트랩들이 형성되거나 트랩들이 형성되지 않는다). 다수의 트랩들은 상부 질화물층(1518)에 형성된다. 각 질화물층내에서, 트랩 분포는 이상적으로 화학량론 조건들하에서 다소 균일하다(도 12). ERASE(도 13)의 결과로서, 홀들은 블록킹 산화물(120)로 이동하지만, 다수의 트랩된 홀 전하들은 상부 질화물층(1518)에 형성된다. 전자 전하가 프로그래밍 이후에 상위 질화물층(1518)의 경계들에서 누적되고(도 14), 하위 질화층(1519)의 하위 경계에서 전하의 누적은 덜하다. 또한, 중간 산화물(1521)로 인해, 상위 질화물층(1518)에서의 트랩된 전자 전하들에 의한 터널링의 확률이 실질적으로 감소된다. 이것은 도 1 및 도 6에 예시된 구조들 보다 낮은 누설 전류를 발생시킬 수 있다. 이러한 전하 분포는 전하들이 프로그래밍 이후에 상이한 트랩된 상태들(예를 들어, ETA, ETD) 사이에서 천이할 때 전하들이 직면하는 터널링에 대한 장애물들을 예시하는, 예를 들어, 에너지 대역 도면(도 15)에 도시된 바와 같은 상위 질화물층으로부터의 터널링의 확률을 현저하게 낮춘다.
제조 기법들
[0036] 우수한 전하 리텐션을 갖는 SONOS 구조를 형성하는 프로세스는 기판상에 ONO 구조의 제 1 산화물층(예를 들어, 터널링 산화물층)을 형성하는 것으로 시작한다. 기판은 예를 들어, 폴리실리콘, 또는 실리콘 표면 게르마늄 기판일 수 있다. 다음으로, 다층 전하 저장 구조의 제 1 질화물층이 제 1 산화물층상에 형성된다. 이러한 제 1 또는 저부 질화물층은 예를 들어, 실리콘-풍부 및 산소-풍부 산질화물층을 제공하기 위해 맞춤제조된 비율들에서 그리고 유량들로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다. 그 후, 제 1 질화물층이 라디칼 산화를 사용하여 선택된 깊이로 산화된다. 이것은 중간 산화물층을 형성한다. 라디칼 산화는 예를 들어, 단일 웨이퍼 툴을 사용하여 1000 내지 1100℃의 온도에서, 또는 배치 리액터(batch reactor) 툴을 사용하여 800 내지 900℃의 온도에서 수행될 수 있다. H2와 O2 가스들의 혼합물이 단일 웨이퍼 툴을 사용하여 1 내지 2 분, 또는 배치 프로세스를 사용하여 30분 내지 1시간의 시간 동안, 배치 프로세스에 대해 300 내지 500Tor, 또는 단일 기상 툴을 사용하여 10 내지 15Tor의 압력에서 이용될 수 있다.
[0037] 그 후, 다층 전하 저장 구조의 제 2 질화물층이 중간 산화물층상에 형성된다. 제 2 질화물층은 제 1 (하위) 질화물층과는 상이한 산소, 질소 및/또는 실리콘의 화학량론 조성을 갖는다. 제 2 질화물층은 실리콘-풍부, 산소-희박 상부 질화물층을 제공하기 위해 맞춤제조된 비율들에서 그리고 유량들로 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 프로세스 가스를 사용하여 CVD 프로세스에 의해 형성되거나 증착될 수 있다. 최종으로, ONO 구조의 제 2 산화물층이 제 2 질화물층의 표면상에 형성된다. 이러한 상부 또는 블록킹 산화물층은 임의의 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서, 상부 산화물은 HTO CVD 프로세스에서 증착된 고온 산화물이다. 대안으로는, 상부 또는 블록킹 산화물층은 열적으로 성장될 수 있지만, 이러한 실시예에서, 상부 질화물 두께는 상부 질화물 중 일부가 블록킹 산화물층을 열적으로 성장시키는 프로세스 동안 실제로 소모되거나 산화되기 때문에 조정되거나 증가될 수 있다는 것이 이해될 것이다. 제 3 옵션은 라디칼 산화를 사용하여 선택된 깊이로 상위 질화물층을 산화하는 것이다.
[0038] 일부 실시예들에서, CVD 툴의 일 챔버에서 터널 산화물층을 형성하고, CVD 툴의 제 2 챔버에서 저부 산질화물층을 형성하고, 제 1 챔버에서 하위 산질화물층을 라디칼 산화하고, 제 2 챔버에서 더 많은 질화물을 증착한 후, 제 1 챔버에서 제 2 질화물층을 다시 라디칼 산화하여, 2-챔버 프로세스를 사용하여 반도체 디바이스를 형성함으로써 제조를 수행하는 것이 가능할 수 있다.
[0039] 제조는 SONOS 스택을 완성하기 위해 제 2 산화물층의 표면상에 실리콘 함유층을 형성하거나 증착하는 것을 더 수반할 수 있다. 실리콘 함유층은 예를 들어, SONOS 트랜지스터 또는 디바이스의 제어 게이트를 형성하기 위해 CVD 프로세스에 의해 증착된 폴리실리콘 층일 수 있다. 일부 실시예들에서, 금속이 폴리실리콘 대신에 증착될 수 있다.
[0040] 일반적으로, 기판(108)은 실리콘, 실리콘-게르마늄, 실리콘-온-절연체, 또는 실리콘-온-사파이어 기질을 포함하는 임의의 공지된 실리콘계 반도체 물질을 포함할 수 있다. 대안으로는, 기판(108)은 갈륨-비소, 게르마늄, 질화 갈륨, 또는 인화 알루미늄과 같은 비실리콘계 반도체 물질상에 형성된 실리콘 층을 포함할 수 있다. 바람직하게는, 기판(108)은 도핑되거나 도핑되지 않은 실리콘 기판이다.
[0041] 하위 산화물층 또는 터널링 산화물층(116)은 일부 프로세스 변동(예를 들어, ±1Å)을 가지면서, 약 15Å 내지 약 22Å, 더욱 바람직하게는, 약 18Å 내지 20Å의 이산화 실리콘(SiO2)의 상대적으로 얇은 층을 일반적으로 포함한다. 터널링 산화물층(116)은 예를 들어, 화학 기상 증착(CVD)을 사용하여 열적으로 성장되거나 증착되는 것을 포함하는 임의의 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서, 터널 산화물층은 스팀 어닐링을 사용하여 형성되거나 성장된다. 이것은 기판(108)이 증착 또는 프로세싱 챔버에 배치되고, 약 700℃ 내지 약 850℃의 온도로 가열되며, 완료된 터널링 산화물층(116)의 원하는 두께에 기초하여 선택된 소정의 기간 동안 습식 증기에 노출되는 습식-산화 프로세스를 수반한다. 예시적인 프로세스 시간들은 약 5분 내지 약 20분이다. 산화는 대기압 또는 저압에서, 또는 배치 또는 단일 웨이퍼 툴들을 사용하여 대기 조건하에서 건조 프로세스를 사용하여 수행될 수 있다.
[0042] 다층 전하 저장 구조는 실리콘, 산소 및 질소의 상이한 조성들을 갖는 적어도 2개의 질화물층들, 및 2개의 질화물층들 사이의 중간 산화물층을 일반적으로 포함한다. 바람직한 실시예에서, 질화물층들은 실란(SiH4), 클로로실란(SiH3Cl), 디클로로실란(SiH2Cl2), 테트라클로로실란(SiC14) 또는 비스-3차부틸아미노 실란(BTBAS)과 같은 실리콘 소스, 질소(N2), 암모니아(NH3), 삼산화 질소(NO3) 또는 아산화질소(N2O)와 같은 질소 소스, 및 산소(O2) 또는 N2O와 같은 산소-함유 가스를 사용하여 저압 CVD 프로세스에서 형성되거나 증착된다. 대안으로는, 예를 들어, NH3에 대한 중수소화 암모니아(ND3)의 치환을 포함하는, 수소가 중수소(deuterium)에 의해 대체된 가스들이 사용될 수 있다. 수소에 대한 중수소의 치환은 바람직하게는, 실리콘-산화물 계면에서 Si 댕글링 결합들을 패시베이션하여, 디바이스들의 내구성을 증가시킨다.
[0043] 예를 들어, 하위 또는 저부 산질화물층(819, 1519)은 약 2.5분 내지 20분의 기간 동안 약 5 밀리토르(mT) 내지 약 500mT의 압력에서 챔버를 유지하고, 약 700℃ 내지 약 850℃, 더욱 바람직하게는, 적어도 약 780℃의 온도에서 기판을 유지하면서, 증착 챔버에 기판(108)을 배치하고 N2O, NH3 및 DCS를 포함하는 프로세스 가스를 도입함으로써 터널링 산화물층(116)상에 증착될 수 있다. 프로세스 가스는 약 8:1 내지 약 1:8의 비율로 혼합된 N2O 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1의 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 200 분당 표준 입방 센티미터(sccm)의 유량으로 도입될 수 있다. 이들 조건하에서 생성되거나 증착된 층은 리텐션 모드에서의 작은 전압 시프트에서 나타날 수 있는, 프로그래밍 이후의 그리고 소거 이후의 전하 손실률을 감소시키는 실리콘-풍부, 산소-풍부, 저부 산질화물층(819)을 산출한다.
[0044] 상부 질화물층(818, 1518)은 약 2.5분 내지 20분의 기간 동안 약 5mT 내지 약 500mT의 챔버 압력에서, 그리고 약 700℃ 내지 약 850℃, 더욱 바람직하게는, 적어도 약 780℃의 기판 온도에서 N2O, NH3 및 DCS를 포함하는 프로세스 가스를 사용하여 CVD 프로세스에서 증착될 수 있다. 프로세스 가스는 약 8:1 내지 약 1:8의 비율로 혼합된 N2O 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1의 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있고, 약 5 내지 약 20 sccm의 유량으로 도입될 수 있다. 이들 조건하에서 생성되거나 증착된 층은 실리콘-풍부, 질소-풍부, 및 산소-희박 상부 질화물층(818, 1518)을 산출한다.
[0045] 바람직하게는, 상부 질화물층(818, 1518)은 저부 산질화물층(819, 1519)의 증착 동안 기판(108)이 가열되는 온도를 변경하지 않고, 저부 산질화물층(819, 1519)을 형성하기 위해 사용된 동일한 프로세스 챔버에서, 중간 산화물층의 형성 이후에 순차적으로 증착된다. 일 실시예에서, 상부 질화물층(818, 1518)은 (1) 저부 산질화물층의 라디칼 산화에 의해 중간 산화물층을 형성하기 위해 상이한 프로세스 챔버로 이동시키고, (2) 저부 산질화물층을 형성하기 위해 사용된 프로세스 챔버로 복귀시키고 가스 혼합물들의 원하는 비율을 제공하기 위해 DCS/NH3 가스 혼합물에 대한 N2O/NH3 가스 혼합물의 유량을 감소시킴으로써 저부 산질화물층(819, 1519)의 증착에 후속하여 순차적으로 증착되어, 실리콘-풍부, 질소-풍부, 및 산소-희박 상부 질화물층(818, 1518)을 산출한다.
[0046] 저부 산질화물층(819, 1519)에 대한 적합한 두께는 약 30Å 내지 약 80Å(일부 허용 편차, 예를 들어, ±10Å을 가짐)일 수 있고, 이 중 약 5 내지 20Å은 중간 산화물층을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 상부 질화물층(818, 1518)의 적합한 두께는 적어도 30Å일 수 있다. 특정한 실시예들에서, 상위 질화물층은 130Å의 두께까지 형성될 수 있고, 이중 30 내지 70Å은 상부 산화물층을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 저부 산질화물층과 상부 질화물층 사이의 두께들의 비율은 일부 실시예들에서 대략 1:1이지만, 다른 비율들이 또한 가능하다.
[0047] 상부 산화물층(120)은 약 30Å 내지 약 70Å, 더욱 바람직하게는, 약 40 내지 50Å의 SiO2의 상대적으로 두꺼운 층을 포함한다. 상부 산화물층(120)은 예를 들어, CVD를 사용하여 열적으로 성장되거나 증착되는 것을 포함하는 임의의 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서, 상부 산화물층(120)은 CVD 프로세스를 사용하여 증착된 고온 산화물(HTO)이다. 이러한 증착 프로세스는 기판을 약 650℃ 내지 약 850℃의 온도에서 유지하면서, 약 10분 내지 120분의 기간 동안 약 50mT 내지 약 1000mT의 압력의 증착 챔버에서 실란, 클로로실란, 또는 디클로로실란과 같은 실리콘 소스, 및 O2 또는 N2O와 같은 산소 함유 가스에 기판(108)을 노출시키는 것을 수반한다.
[0048] 상부 산화물층(120)은 상부 질화물층(818, 1518)을 산화시킴으로써 형성될 수 있다. 이것은 질화물층들(116, 818, 819)을 형성하기 위해 사용된 동일한 챔버에서 수행될 수 있다. 질화물층들(818, 819, 1518, 1519)은 2-챔버 툴의 제 1 챔버에서 형성될 수 있고, 산화물층들(116, 1521, 120)은 제 2 챔버에서 형성될 수 있다. 적합한 툴들은 예를 들어, AVIZA technology of Scotts Valley, Calif로부터 상업적으로 입수가능한 ONO AVP를 포함한다.
[0049] 2개의 질화물층들, 즉, 상부 및 저부층을 갖는 것으로 도시되고 상술하였지만, 본 발명은 이에 제한되지 않고, 다층 전하 저장 구조는 다수개(n)의 질화물층들을 포함할 수 있고, 이들 중 임의의 것 또는 모두는 산소, 질소 및/또는 실리콘의 상이한 화학량론 조성들을 가질 수 있다. 특히, 상이한 화학량론 조성들을 각각 갖는 5개까지의, 가능하면 그 초과의 질화물층들을 갖는 다층 전하 저장 구조들이 예상된다. 이들 층들 중 적어도 일부는 하나 또는 그 초과의 상대적으로 얇은 산화물층들에 의해 다른 층들로부터 분리된다. 그러나, 당업자가 이해하는 바와 같이, 디바이스를 생성하는데 필요한 프로세스 단계들을 감소시켜, 더 단순하고 더욱 로버스트한 제조 프로세스를 제공하는, 원하는 결과를 달성하기 위해 가능한 한 몇몇 층들을 이용하는 것이 일반적으로 바람직하다. 더욱이, 가능한 한 몇몇 층들을 이용하는 것은, 더 적은 층들의 화학량론 조성 및 치수들을 제어하는 것이 더 단순하기 때문에 더 높은 수율을 또한 발생시킨다.
[0050] SONOS 메모리 디바이스에서 SONOS 스택의 일부로서 적용가능하지만, 본 발명의 구조 및 방법이 이에 제한되지 않고, ONO 구조가 본 발명의 범위를 벗어나지 않고, 예를 들어 스플릿 게이트 플래시 메모리, TaNOS 스택에서, 1T(트랜지스터) SONOS 셀, 2T SONOS 셀, 3T SONOS 셀, 로컬화된 2-비트 셀에서, 그리고 멀티레벨 프로그래밍 또는 셀에서를 포함하여, 임의의 반도체 기술에서 또는 그와 함께, 또는 전하 저장 또는 유전체층 또는 스택을 요구하는 임의의 디바이스에서 사용될 수 있다는 것이 추가로 인식될 것이다.
[0051] 이전 또는 종래의 접근방식들을 넘는 본 발명의 실시예에 따른 ONO 구조들 및 이를 형성하는 방법들의 이점들은: (ⅰ) 질화물층을 복수의 막들 또는 층들로 분할하고 전하 터널링의 확률을 감소시키기 위해 중간 산화물층으로, 각 층에 걸쳐 산소, 질소 및 실리콘 프로파일을 맞춤제조함으로써 구조를 사용하는 메모리 디바이스들에서 데이터 리텐션을 강화시키는 능력; (ⅱ) 데이터 리텐션을 손상시키지 않고 메모리 디바이스의 속도를 강화시키는 능력; (ⅲ) 적어도 약 125℃의 온도에서 본 발명의 실시예의 ONO 구조를 사용하여 메모리 디바이스들에 대한 데이터 리텐션 및 속도 사양들을 충족시키거나 초과하는 능력; 및 (ⅳ) 100,000 사이클 또는 그 초과의 헤비 듀티 프로그램 소거 사이클들을 제공하는 능력을 포함한다.
구현들 및 대안들
[0052] 다른 양태에서, 본 개시내용은 기판의 표면상에 또는 그 위에 형성된 채널의 2개 또는 그 초과의 측면들 위에 놓인 전하-트랩핑 영역들을 포함하는 멀티게이트 또는 멀티게이트-표면 메모리 디바이스들, 및 이를 제조하는 방법들에 관한 것이다. 멀티게이트 디바이스들은 평면 및 비평면 디바이스들 모두를 포함한다. 평면 멀티게이트 디바이스(미도시)는, 순차적으로 형성된 채널 아래에 제 1 게이트를 형성하기 위해 다수의 제 1 층들이 증착되고, 제 2 게이트를 형성하기 위해 그 위에 다수의 제 2 층들이 증착되는 더블-게이트 평면 디바이스를 일반적으로 포함한다. 비평면 멀티게이트 디바이스는 기판의 표면상에 또는 그 위에 형성되고 게이트에 의해 3개 또는 그 초과의 측면들상에 둘러싸인 수평 또는 수직 채널을 일반적으로 포함한다.
[0053] 도 16a는 전하-트랩핑 영역을 포함하는 비평면 멀티게이트 메모리 디바이스의 일 실시예를 예시한다. 도 16a를 참조하면, finFET로서 일반적으로 지칭되는 메모리 디바이스(1600)는 메모리 디바이스의 소스(1608)와 드레인(1610)을 연결하는, 기판(1606)상의 표면(1604) 위에 놓인 반도체 물질의 박막 또는 박층으로 형성된 채널(1602)을 포함한다. 채널(1602)은 디바이스의 게이트(1612)를 형성하는 핀(fin)에 의해 3개의 측면들상에서 인클로징된다. (소스로부터 드레인의 방향으로 측정된) 게이트(1612)의 두께는 디바이스의 유효 채널 길이를 결정한다.
[0054] 본 개시내용에 따르면, 도 16a의 비평면 멀티게이트 메모리 디바이스(1600)는 스플릿 전하-트랩핑 영역을 포함할 수 있다. 도 16b는 기판(1606), 채널(1602) 및 스플릿 전하-트랩핑 영역(1614)을 예시하는 게이트(1612)의 일부를 포함하는 도 16a의 비평면 메모리 디바이스의 일부의 단면도이다. 게이트(1612)는 메모리 디바이스(1600)의 제어 게이트를 형성하기 위해, 상승된 채널(1602) 위에 놓인 터널 산화물(1616), 블록킹 유전체(1618) 및 블록킹 층 위에 놓인 금속 게이트층(1620)을 더 포함한다. 일부 실시예들에서, 도핑된 폴리실리콘이 폴리실리콘 게이트층을 제공하기 위해 금속 대신에 증착될 수 있다. 채널(1602) 및 게이트(1612)는 기판(1606) 직상에 또는 기판상에 또는 그 위에 형성된 매립 산화물층과 같은 절연 또는 유전체층(1622)상에 형성될 수 있다.
[0055] 도 16b를 참조하면, 스플릿 전하-트랩핑 영역(1614)은 터널 산화물(1616)에 근접한 질화물을 포함하는 적어도 하나의 하위 또는 저부 전하-트랩핑 층(1624), 및 저부 전하 트랩핑 층 위에 놓인 상위 또는 상부 전하-트랩핑 층(1626)을 포함한다. 일반적으로, 상부 전하-트랩핑 층(1626)은 실리콘-풍부, 산소-희박 질화물층을 포함하고 다중의 전하-트랩핑 층들에 분포된 다수의 전하 트랩들을 포함하지만, 저부 전하-트랩핑 층(1624)은 산소-풍부 질화물 또는 실리콘 산질화물을 포함하고, 상부 전하-트랩핑 층에 비하여 산소-풍부가어서 그 내부의 전하 트랩들의 수를 감소시킨다. 산소-풍부는, 저부 전하-트랩핑 층(1624)에서의 산소의 농도가 약 15 내지 약 40%인 반면에, 상부 전하-트랩핑 층(1626)에서의 산소의 농도가 약 5% 미만이라는 것을 의미한다.
[0056] 일 실시예에서, 블록킹 유전체(1618)는 ONNO 구조를 제공하기 위해, HTO와 같은 산화물을 또한 포함한다. 채널(1602) 및 위에 놓인 ONNO 구조는 실리콘 기판(1606) 직상에 형성될 수 있고 도핑된 폴리실리콘 게이트층(1620) 위에 놓일 수 있어서 SONNOS 구조를 제공한다.
[0057] 일부 실시예들에서, 도 16b에 도시된 바와 같이, 스플릿 전하-트랩핑 영역(1614)은 상부 전하-트랩핑 층(1626)을 저부 전하-트랩핑 층(1624)으로부터 분리하는 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은 중간 또는 안티-터널링(anti-tunneling) 층(1628)을 더 포함한다. 안티-터널링 층(1628)은 터널링으로부터 저부 질화물층(1624)으로 프로그래밍 동안 상위 질화물층(1626)의 경계들에서 누적되는 전자 전하의 확률을 실질적으로 감소시켜, 도 1 및 도 6에 예시된 구조들 보다 낮은 누설 전류를 발생시킨다.
[0058] 상술한 실시예들과 같이, 저부 전하-트랩핑 층(1624) 및 상부 전하-트랩핑 층(1626) 중 어느 하나 또는 모두는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있고, 예를 들어, 실리콘-풍부 및 산소-풍부 산질화물층을 제공하기 위해 맞춤제조된 비율들에서 그리고 유량들로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다. 그 후, 다층 전하 저장 구조의 제 2 질화물층이 중간 산화물층상에 형성된다. 상부 전하-트랩핑 층(1626)은 저부 전하-트랩핑 층(1624)과 상이한 산소, 질소 및/또는 실리콘의 화학량론 조성을 갖고, 실리콘-풍부, 산소-희박 상부 질화물층을 제공하기 위해 맞춤제조된 비율들에서 그리고 유량들로 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 프로세스 가스를 사용하여 CVD 프로세스에 의해 또한 형성되거나 증착될 수 있다.
[0059] 산화물을 포함하는 중간 또는 안티-터널링 층(1628)을 포함하는 이들 실시예들에서, 안티-터널링 층은 라디칼 산화를 사용하여 선택된 깊이로 저부 산질화물층의 산화에 의해 형성될 수 있다. 라디칼 산화는 예를 들어, 단일 웨이퍼 툴을 사용하여 1000 내지 1100℃의 온도에서, 또는 배치 리액터 툴을 사용하여 800 내지 900℃의 온도에서 수행될 수 있다. H2와 O2 가스들의 혼합물이 단일 웨이퍼 툴을 사용하여 1 내지 2 분, 또는 배치 프로세스를 사용하여 30분 내지 1시간의 시간 동안, 배치 프로세스에 대해 300 내지 500Tor, 또는 단일 증기 툴을 사용하여 10 내지 15Tor의 압력에서 이용될 수 있다.
[0060] 최종으로, 산화물을 포함하는 블록킹 유전체(1618)를 포함하는 이들 실시예들에서, 산화물은 임의의 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서, 블록킹 유전체(1618)의 산화물은 HTO CVD 프로세스에서 증착된 고온 산화물이다. 대안으로는, 블록킹 유전체(1618) 또는 블록킹 산화물층은 열적으로 성장될 수 있지만, 이러한 실시예에서, 상부 질화물 두께는 상부 질화물 중 일부가 블록킹 산화물층을 열적으로 성장시키는 프로세스 동안 실제로 소모되거나 산화되기 때문에 조정되거나 증가될 수 있다는 것이 이해될 것이다. 제 3 옵션은 라디칼 산화를 사용하여 선택된 깊이로 상위 질화물층을 산화하는 것이다.
[0061] 저부 전하-트랩핑 층(1624)에 대한 적합한 두께는 약 30Å 내지 약 80Å(일부 허용 편차, 예를 들어, ±10Å을 가짐)일 수 있고, 이 중 약 5 내지 20Å은 안티-터널링 층(1628)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 상부 전하-트랩핑 층(1626)의 적합한 두께는 적어도 30Å일 수 있다. 특정한 실시예들에서, 상부 전하-트랩핑 층(1626)은 130Å의 두께까지 형성될 수 있고, 이 중 30 내지 70Å은 블록킹 유전체(1618)를 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 저부 전하-트랩핑 층(1624)과 상부 전하-트랩핑 층(1626) 사이의 두께들의 비율은 일부 실시예들에서 대략 1:1이지만, 다른 비율들이 또한 가능하다.
[0062] 다른 실시예들에서, 상부 전하-트랩핑 층(1626)과 블록킹 유전체(1618) 중 어느 하나 또는 모두는 하이(high) K 유전체를 포함할 수 있다. 적합한 하이 K 유전체들은 HfSiON, HfSiO 또는 HfO와 같은 하프늄계 물질들, ZrSiON, ZrSiO 또는 ZrO와 같은 지르코늄계 물질, 및 Y2O3와 같은 이트륨계 물질을 포함한다.
[0063] 도 17a 및 도 17b에 도시된 다른 실시예에서, 메모리 디바이스는 메모리 디바이스의 소스와 드레인을 연결하는, 기판상의 표면 위에 놓인 반도체 물질의 박막으로 형성된 나노와이어 채널을 포함할 수 있다. 나노와이어 채널은, 결정 실리콘 물질의 얇은 스트립으로 형성된 도전성 채널이 약 10 나노미터(nm) 또는 그 미만, 더욱 바람직하게는, 약 6nm 미만의 최대 단면 치수를 갖는다는 것을 의미한다. 옵션으로, 채널은 채널의 장축에 대해 <100> 면 결정질 배향을 갖도록 형성된다.
[0064] 도 17a를 참조하면, 메모리 디바이스(1700)는 기판(1706)상의 표면 위에 놓인 반도체 물질의 박막 또는 박층으로 형성되고, 메모리 디바이스의 소스(1708)와 드레인(1710)을 연결하는 수평 나노와이어 채널(1702)을 포함한다. 도시된 실시예에서, 디바이스는 나노와이어 채널(1702)이 디바이스의 게이트(1712)에 의해 모든 측면들상에서 인클로징되는 게이트-올-어라운드(gate-all-around: GAA) 구조를 갖는다. (소스로부터 드레인의 방향으로 측정된) 게이트(1712)의 두께는 디바이스의 유효 채널 길이를 결정한다.
[0065] 본 개시내용에 따르면, 도 17a의 비평면 멀티게이트 메모리 디바이스(1700)는 스플릿 전하-트랩핑 영역을 포함할 수 있다. 도 17b는 기판(1706), 나노와이어 채널(1702) 및 스플릿 전하-트랩핑 영역을 예시하는 게이트(1712)의 일부를 포함하는 도 17a의 비평면 메모리 디바이스의 일부의 단면도이다. 도 17b를 참조하면, 게이트(1712)는 메모리 디바이스(1700)의 제어 게이트를 형성하기 위해, 나노와이어 채널(1702) 위에 놓인 터널 산화물(1714), 스플릿 전하-트랩핑 영역, 블록킹 유전체(1716) 및 블록킹 층 위에 놓인 게이트층(1718)을 포함한다. 게이트층(1718)은 금속 또는 도핑된 폴리실리콘을 포함할 수 있다. 스플릿 전하-트랩핑 영역은 터널 산화물(1714)에 근접한 질화물을 포함하는 적어도 하나의 내부 전하-트랩핑 층(1720), 및 내부 전하 트랩핑 층 위에 놓인 외부 전하-트랩핑 층(1722)을 포함한다. 일반적으로, 외부 전하-트랩핑 층(1722)은 실리콘-풍부, 산소-희박 질화물층을 포함하고 다중의 전하-트랩핑 층들에 분포된 다수의 전하 트랩들을 포함하지만, 내부 전하-트랩핑 층(1720)은 산소-풍부 질화물 또는 실리콘 산질화물을 포함하고, 외부 전하-트랩핑 층에 비하여 산소-풍부가어서 그 내부의 전하 트랩들의 수를 감소시킨다.
[0066] 도시된 바와 같은 일부 실시예들에서, 스플릿 전하-트랩핑 영역은 외부 전하-트랩핑 층(1722)을 내부 전하-트랩핑 층(1720)으로부터 분리하는 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은 중간 또는 안티-터널링 층(1724)을 더 포함한다. 안티-터널링 층(1724)은 터널링으로부터 내부 전하-트랩핑 층(1720)으로 프로그래밍 동안 외부 전하 트랩핑 층(1722)의 경계들에서 누적되는 전자 전하의 확률을 실질적으로 감소시켜, 보다 낮은 누설 전류를 발생시킨다.
[0067] 상술한 실시예들과 같이, 내부 전하-트랩핑 층(1720) 및 외부 전하-트랩핑 층(1722) 중 어느 하나 또는 모두는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있고, 예를 들어, 실리콘-풍부 및 산소-풍부 산질화물층을 제공하기 위해 맞춤제조된 비율들에서 그리고 유량들로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다. 그 후, 다층 전하 저장 구조의 제 2 질화물층이 중간 산화물층상에 형성된다. 외부 전하-트랩핑 층(1722)은 내부 전하-트랩핑 층(1720)과 상이한 산소, 질소 및/또는 실리콘의 화학량론 조성을 갖고, 실리콘-풍부, 산소-희박 상부 질화물층을 제공하기 위해 맞춤제조된 비율들에서 그리고 유량들로 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 프로세스 가스를 사용하여 CVD 프로세스에 의해 또한 형성되거나 증착될 수 있다.
[0068] 산화물을 포함하는 중간 또는 안티-터널링 층(1724)을 포함하는 이들 실시예들에서, 안티-터널링 층은 라디칼 산화를 사용하여 선택된 깊이로 내부 전하-트랩핑층(1720)의 산화에 의해 형성될 수 있다. 라디칼 산화는 예를 들어, 단일 웨이퍼 툴을 사용하여 1000 내지 1100℃의 온도에서, 또는 배치 리액터 툴을 사용하여 800 내지 900℃의 온도에서 수행될 수 있다. H2와 O2 가스들의 혼합물이 단일 웨이퍼 툴을 사용하여 1 내지 2 분, 또는 배치 프로세스를 사용하여 30분 내지 1시간의 시간 동안, 배치 프로세스에 대해 300 내지 500Tor, 또는 단일 증기 툴을 사용하여 10 내지 15Tor의 압력에서 이용될 수 있다.
[0069] 최종으로, 블록킹 유전체(1716)가 산화물을 포함하는 이들 실시예들에서, 산화물은 임의의 적합한 수단에 의해 형성되거나 증착될 수 있다. 일 실시예에서, 블록킹 유전체(1716)의 산화물은 HTO CVD 프로세스에서 증착된 고온 산화물이다. 대안으로는, 블록킹 유전체(1716) 또는 블록킹 산화물층은 열적으로 성장될 수 있지만, 이러한 실시예에서, 외부 전하-트랩핑 층(1722)의 두께는 상부 질화물 중 일부가 블록킹 산화물층을 열적으로 성장시키는 프로세스 동안 실제로 소모되거나 산화되기 때문에 조정되거나 증가될 필요가 있을 수 있다는 것이 이해될 것이다.
[0070] 내부 전하-트랩핑 층(1720)에 대한 적합한 두께는 약 30Å 내지 약 80Å(일부 허용 편차, 예를 들어, ±10Å을 가짐)일 수 있고, 이 중 약 5 내지 20Å은 안티-터널링 층(1724)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 외부 전하-트랩핑 층(1722)의 적합한 두께는 적어도 30Å일 수 있다. 특정한 실시예들에서, 외부 전하-트랩핑 층(1722)은 130Å의 두께까지 형성될 수 있고, 이 중 30Å 내지 70Å은 블록킹 유전체(1716)를 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 내부 전하-트랩핑 층(1720)과 외부 전하-트랩핑 층(1722) 사이의 두께들의 비율은 일부 실시예들에서 대략 1:1이지만, 다른 비율들이 또한 가능하다.
[0071] 다른 실시예들에서, 외부 전하-트랩핑 층(1722)과 내부 전하-트랩핑 층(1716) 중 어느 하나 또는 모두는 하이 K 유전체를 포함할 수 있다. 적합한 하이 K 유전체들은 HfSiON, HfSiO 또는 HfO와 같은 하프늄계 물질들, ZrSiON, ZrSiO 또는 ZrO와 같은 지르코늄계 물질, 및 Y2O3와 같은 이트륨계 물질을 포함한다.
[0072] 다른 실시예에서, 메모리 디바이스는 기판상의 다수의 도전성 반도체 층들 위로 또는 그로부터 돌출하는 반도체 물질로 형성된 수직 나노와이어 채널을 포함하는 비평면 디바이스이거나 비평면 디바이스를 포함한다. 도 18a에 절단되어 도시된 이러한 실시예의 일 버전에서, 메모리 디바이스(1800)는 디바이스의 소스(1804)와 드레인(1806)을 연결하는, 반도체 물질의 실린더로 형성된 수직 나노와이어 채널(1802)을 포함한다. 채널(1802)은 메모리 디바이스(1800)의 제어 게이트를 형성하기 위해, 터널 산화물(1808), 전하-트랩핑 영역(1810), 블록킹 층(1812), 및 블록킹 층 위에 놓인 게이트층(1814)에 의해 둘러싸인다. 채널(1802)은 반도체 물질의 실질적으로 고체 실린더의 외부층에서 환형 영역을 포함할 수 있거나, 유전체 필터 물질의 실린더 위에 형성된 환형층을 포함할 수 있다. 상술한 수평 나노와이어들과 같이, 채널(1802)은 단결정 채널을 형성하기 위해 폴리실리콘 또는 재결정화된 폴리실리콘을 포함할 수 있다. 옵션으로, 여기서 채널(1802)은 결정 실리콘을 포함하고, 채널은 채널의 장축에 대해 <100> 면 결정질 배향을 갖도록 형성될 수 있다.
[0073] 도 18b에 도시된 바와 같은 일부 실시예들에서, 전하-트랩핑 영역(1810)은 터널 산화물(1808)에 가장 근접한 제 1 또는 내부 전하 트랩핑 층(1816), 및 제 2 또는 외부 전하 트랩핑 층(1818)을 적어도 포함하는 스플릿 전하-트랩핑 영역일 수 있다. 옵션으로, 제 1 및 제 2 전하 트랩핑 층들은 중간 산화물 또는 안티-터널링 층(1820)에 의해 분리될 수 있다.
[0074] 상술한 실시예들과 같이, 제 1 전하 트랩핑 층(1816) 및 제 2 전하 트랩핑 층(1818) 중 어느 하나 또는 모두는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있고, 예를 들어, 실리콘-풍부 및 산소-풍부 산질화물층을 제공하기 위해 맞춤제조된 비율들에서 그리고 유량들로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 프로세스에 의해 형성될 수 있다.
[0075] 최종으로, 제 2 전하-트랩핑 층(1818)과 블록킹 층(1812) 중 어느 하나 또는 모두는 HfSiON, HfSiO, HfO, ZrSiON, ZrSiO, ZrO, 또는 Y2O3와 같은 하이 K 유전체를 포함할 수 있다.
[0076] 제 1 전하 트랩핑 층(1816)에 대한 적합한 두께는 약 30Å 내지 약 80Å(일부 허용 편차, 예를 들어, ±10Å을 가짐)일 수 있고, 이 중 약 5 내지 20Å은 안티-터널링 층(1820)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 제 2 전하 트랩핑 층(1818)에 대한 적합한 두께는 적어도 30Å일 수 있고, 블록킹 유전체(1812)에 대한 적합한 두께는 약 30 내지 70Å일 수 있다.
[0077] 도 18a의 메모리 디바이스(1800)는 게이트 퍼스트 또는 게이트 라스트 방식 중 어느 하나를 사용하여 이루어질 수 있다. 도 19a 내지 도 19f 도 18a의 비평면 멀티게이트 디바이스를 제조하는 게이트 퍼스트 방식을 예시한다. 도 20a 내지 도 20f 도 18a의 비평면 멀티게이트 디바이스를 제조하는 게이트 라스트 방식을 예시한다.
[0078] 도 19a를 참조하면, 게이트 퍼스트 방식에서, 블록킹 산화물과 같은 제 1 또는 하위 유전체 층(1902)은 기판(1906)에서 소스 또는 드레인과 같은 제 1 도핑된 확산 영역(1904) 위에 형성된다. 게이트층(1908)이 디바이스의 제어 게이트를 형성하기 위해 제 1 유전체층(1902), 및 그 위에 형성된 제 2 또는 상위 유전체층(1910) 위에 증착된다. 상술한 실시예들과 같이, 제 1 및 제 2 유전체층들(1902, 1910)은 CVD, 라디칼 산화에 의해 증착될 수 있거나, 기반층 또는 기판의 일부의 산화에 의해 형성될 수 있다. 게이트층(1908)은 CVD에 의해 증착된 금속 증착 또는 도핑된 폴리실리콘을 포함할 수 있다. 일반적으로, 게이트층(1908)의 두께는 약 40 내지 50Å이고, 제 1 및 제 2 유전체층들(1902, 1910)은 약 20 내지 80Å이다.
[0079] 도 19b를 참조하면, 제 1 개구(1912)는 위에 놓인 게이트층(1908), 및 제 1 및 제 2 유전체층들(1902, 1910)을 통해 기판(1906)에서의 확산 영역(1904)까지 에칭된다. 다음으로, 터널링 산화물(1914), 전하-트랩핑 영역(1916), 및 블록킹 유전체(1918)의 층들이 개구에 순차적으로 증착되고, 상위 유전체층(1910)의 표면이 평탄화되어 도 19c에 도시된 중간 구조를 산출한다.
[0080] 도시되지 않았지만, 상술한 실시예에서와 같이, 전하-트랩핑 영역(1916)은 터널 산화물(1914)에 근접한 적어도 하나의 하위 또는 저부 전하 트랩핑 층, 및 저부 전하 트랩핑 층 위에 놓인 상위 또는 상부 전하-트랩핑 층을 포함하는 스플릿 전하-트랩핑 영역을 포함할 수 있다. 일반적으로, 상부 전하-트랩핑 층은 실리콘-풍부, 산소-희박 질화물층을 포함하고 다중의 전하-트랩핑 층들에 분포된 다수의 전하 트랩들을 포함하지만, 저부 전하-트랩핑 층은 산소-풍부 질화물 또는 실리콘 산질화물을 포함하고, 상부 전하-트랩핑 층에 비하여 산소-풍부가어서 그 내부의 전하 트랩들의 수를 감소시킨다. 일부 실시예들에서, 스플릿 전하-트랩핑 영역(1916)은 상부 전하-트랩핑 층을 저부 전하-트랩핑 층으로부터 분리하는 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은 중간 또는 안티-터널링 층을 더 포함한다.
[0081] 다음으로, 제 2 또는 채널 개구(1920)가 터널링 산화물(1914), 전하-트랩핑 영역(1916), 및 블록킹 유전체(1918)를 통해 이방성으로 에칭된다(도 19d). 도 19e를 참조하면, 반도체 물질(1922)이 채널 개구에 증착되어, 그 안에 수직 채널(1924)을 형성한다. 수직 채널(1924)은 반도체 물질의 실질적으로 고체 실린더의 외부층에서 환형 영역을 포함할 수 있거나, 도 19e에 도시된 바와 같이, 유전체 필터 물질(1926)의 실린더를 둘러싸는 개별 층 반도체 물질(1922)을 포함할 수 있다.
[0082] 도 19f를 참조하면, 상위 유전체층(1910)의 표면이 평탄화되고, 반도체 물질(1928)의 층은 도시된 디바이스를 형성하기 위해 상위 유전체층 위에 증착되어 반도체 물질내에 형성된 소스 또는 드레인과 같은 제 2 도핑된 확산 영역(1930)을 포함한다.
[0083] 도 20a를 참조하면, 게이트 라스트 방식에서, 산화물과 같은 유전체층(2002)이 기판(2006)상의 표면상의 희생층(2004) 위에 형성되고, 개구가 유전체층과 희생층을 통해 에칭되고, 수직 채널(2008)이 그 안에 형성된다. 상술한 실시예들과 같이, 수직 채널(2008)은 다결정 또는 단결정 실리콘과 같은 반도체 물질(2010)의 실질적으로 고체 실린더의 외부층에서 환형 영역을 포함할 수 있거나, 유전체 필터 물질(미도시)의 실린더를 둘러싸는 개별 층 반도체 물질을 포함할 수 있다. 유전체층(2002)은, 위에 놓인 전기적 활성 층 또는 다른 메모리 디바이스로부터, 메모리 디바이스(1800)의 순차적으로 형성된 게이트 층을 전기적으로 절연시킬 수 있는 임의의 적절한 유전체 물질(예컨대, 실리콘 산화물)을 포함할 수 있다. 희생층(2004)은 유전체층(2002), 기판(2006) 및 수직 채널(2008)의 물질에 비하여 높은 선택도로 에칭되거나 제거될 수 있는 임의의 적합한 물질을 포함할 수 있다.
[0084] 도 20b를 참조하면, 제 2 개구(2012)가 유전체층 및 희생층(2002, 2004)을 통해 기판(2006)까지 에칭되고, 희생층(2004)이 에칭되거나 제거된다. 희생층(2004)은 유전체층(2002), 기판(2006) 및 수직 채널(2008)의 물질에 비하여 높은 선택도로 에칭되거나 제거될 수 있는 임의의 적합한 물질을 포함할 수 있다. 일 실시예에서, 희생층(2004)은 버퍼링된 산화물 에칭(BOE 에칭)에 의해 제거될 수 있는 이산화 실리콘을 포함한다.
[0085] 도 20c 및 도 20d를 참조하면, 터널링 산화물(2014), 전하-트랩핑 영역(2016), 및 블록킹 유전체(2018)의 층들이 개구에 순차적으로 증착되고, 유전체층(2002)의 표면이 평탄화되어 도 20c 및 도 20d에 도시된 중간 구조를 산출한다. 도 20d에 도시된 바와 같은 일부 실시예들에서, 전하-트랩핑 영역(2016)은 터널 산화물(2014)에 가장 근접한 제 1 또는 내부 전하 트랩핑 층(2016a), 및 제 2 또는 외부 전하 트랩핑 층(2016b)을 적어도 포함하는 스플릿 전하-트랩핑 영역일 수 있다. 옵션으로, 제 1 및 제 2 전하 트랩핑 층들은 중간 산화물 또는 안티-터널링 층(2020)에 의해 분리될 수 있다.
[0086] 다음으로, 게이트층(2022)이 제 2 개구(2012)로 증착되고, 상위 유전체층(2002)의 표면이 평탄화되어 도 20e에 예시된 중간 구조를 산출한다. 상술한 실시예들과 같이, 게이트층(2022)은 금속 증착되거나 도핑된 폴리실리콘을 포함할 수 있다. 최종으로, 개구(2024)가 개별 메모리 디바이스들(2026)의 제어 게이트를 형성하기 위해 게이트층(2022)을 통해 에칭된다.
[0087] "로직"은 디바이스의 동작에 영향을 미치도록 적용될 수 있는 신호들 및/또는 정보를 지칭한다. 소프트웨어, 하드웨어, 및 펌웨어가 로직의 예들이다. 하드웨어 로직은 회로들에 내장될 수 있다. 일반적으로, 로직은 소프트웨어, 하드웨어, 및/또는 펌웨어의 조합을 포함할 수 있다.
[0088] 여기에 설명한 전하 리텐션 디바이스들의 실시예들은 머신-메모리로서 기능하도록 로직 회로들에서 이용될 수 있다. 당업자는, 설명한 구조들을 실시할 수 있는 다양한 로직 구현들이 존재하고, 바람직한 전달수단(vehicle)이 프로세스들이 배치되는 문맥에 따라 변한다는 것을 이해할 것이다. 예를 들어, 속도 및 정확성이 가장 중요하다고 구현자가 결정하면, 구현자는 하드웨어 및/또는 펌웨어 전달수단을 선택할 수 있고; 대안으로는, 플렉시빌리티가 가장 중요하면, 구현자는 오로지 소프트웨어 구현을 선택할 수 있거나, 또 다른 대안으로는, 구현자는 하드웨어, 소프트웨어, 및/또는 펌웨어의 일부 조합을 선택할 수 있다. 따라서, 여기에 설명한 디바이스들을 이용할 수 있는 다수의 전달수단들이 존재하고, 이들 중 어느 것도, 이용될 임의의 전달수단이 전달수단이 배치되는 문맥에 의존한 선택이고 구현자의 특정한 관심사들(예를 들어, 속도, 플렉시빌리티, 또는 예측가능성) 중 임의의 것이 변할 수 있다는 점에서, 다른 것 보다 본질적으로 우수하지 않다. 당업자는 구현들의 광학 양상들이 광학적으로 배향된 하드웨어, 소프트웨어, 및/또는 펌웨어를 수반할 수 있다는 것을 인식할 것이다.
[0089] 상술한 상세한 설명은 블록도들, 플로우차트들, 및/또는 예들의 사용을 통해 디바이스들 및/또는 프로세스들의 다양한 실시예들을 설명하였다. 이러한 블록도들, 플로우차트들, 및/또는 예들이 하나 또는 그 초과의 기능들 및/또는 동작들을 포함하는 한, 이러한 블록도들, 플로우차트들, 또는 예들내의 각 기능 및/또는 동작이 광범위한 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 실질적인 임의의 조합에 의해 개별적으로 그리고/또는 일괄적으로 구현될 수 있다는 것이 당업자에 의해 주지의 것으로서 이해될 것이다.
[0090] 여기에 설명한 구조들의 실시예들은 응용 주문형 집적 회로들(ASICs), 필드 프로그램가능한 게이트 어레이들(FPGAs), 중앙 처리 장치들(CPUs), 디지털 신호 프로세서들(DSPs), 또는 다른 집적 포맷들에서 이용될 수 있다. 그러나, 당업자는, 여기에 개시된 실시예들 중 일부 양상들이 전체적으로 또는 부분적으로, 하나 또는 그 초과의 컴퓨터상에서 구동하는 데이터 및/또는 프로그램들(예를 들어, 하나 또는 그 초과의 컴퓨터 시스템들상에서 구동하는 하나 또는 그 초과의 프로그램들로서)에 대한 디지털 정보를 저장하기 위한 목적으로, 하나 또는 그 초과의 프로세서들상에서 구동하는 하나 또는 그 초과의 프로그램들(예를 들어, 하나 또는 그 초과의 마이크로프로세서들상에서 구동하는 하나 또는 그 초과의 프로그램들로서), 펌웨어로서, 또는 이들의 실질적으로 임의의 조합으로서 전용 메모리 회로들에서 동등하게 구현될 수 있다는 것을 인식할 것이다.
[0091] 일반적인 관점에서, 당업자는 여기에 설명한 다양한 구조들이 광범위한 전기 회로에 의해 개별적으로 그리고/또는 일괄적으로 실시될 수 있다는 것을 인식할 것이다. 여기에서 사용된 바와 같이, "전기 회로"는 적어도 하나의 개별 전기 회로를 갖는 전기 회로, 적어도 하나의 집적 회로를 갖는 전기 회로, 적어도 하나의 응용 주문형 집적 회로를 갖는 전기 회로, 컴퓨터 프로그램에 의해 구성된 범용 컴퓨팅 디바이스(예를 들어, 여기에 설명한 프로세스들 및/또는 디바이스들을 적어도 부분적으로 수행하는 컴퓨터 프로그램에 의해 구성된 범용 컴퓨터, 또는 여기에 설명한 프로세스들 및/또는 디바이스들을 적어도 부분적으로 수행하는 컴퓨터 프로그램에 의해 구성된 마이크로프로세서)를 형성하는 전기 회로, 메모리 디바이스(예를 들어, 랜덤 액세스 메모리의 형태들)를 형성하는 전기 회로, 및/또는 통신 디바이스(예를 들어, 모뎀, 통신 스위치, 또는 광전자 장비)를 형성하는 전기 회로를 포함하지만, 이에 제한되지는 않는다.
[0092] 당업자는 여기에 설명한 방식으로 디바이스들 및/또는 프로세스들을 설명한 후, 이러한 설명한 디바이스들 및/또는 프로세스들을 더 큰 시스템들에 통합하기 위해 표준 엔지니어링 프랙티스들을 사용하는 것이 당업계내에서는 일반적이라는 것을 인식할 것이다. 즉, 여기에 설명한 디바이스들 및/또는 프로세스들 중 적어도 일부가 과도한 양의 실험없이 네트워크 프로세싱 시스템에 통합될 수 있다.

Claims (20)

  1. 메모리 디바이스로서,
    상기 메모리 디바이스의 소스와 드레인을 연결하는, 기판상의 표면 위에 놓인(overlying) 반도체 물질의 박막으로부터 형성된 채널;
    상기 채널 위에 놓인 터널 산화물; 및
    상기 터널 산화물 위에 놓인 스플릿 전하-트랩핑(split charge-trapping) 영역
    을 포함하며, 상기 스플릿 전하-트랩핑 영역은 상기 터널 산화물에 근접한 질화물을 포함하는 저부 전하-트랩핑 층, 및 상부 전하-트랩핑 층을 포함하며,
    상기 저부 전하-트랩핑 층은 산화물을 포함하는 얇은 안티-터널링(anti-tunneling) 층에 의해 상기 상부 전하-트랩핑 층으로부터 분리되고,
    상기 상부 전하-트랩핑 층은 실리콘-풍부(silicon-rich), 산소-희박(oxygen-lean) 질화물을 포함하고, 상기 저부 전하-트랩핑 층은 산소-풍부 질화물을 포함하고, 상기 메모리 디바이스는 상기 스플릿 전하-트랩핑 영역 위에 놓인 블록킹 유전체층을 더 포함하는, 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 상부 전하-트랩핑 층은 상기 스플릿 전하-트랩핑 영역에 분포된 다수의(majority) 전하 트랩들을 포함하는, 메모리 디바이스.
  3. 제 1 항에 있어서,
    상기 블록킹 유전체 층은 하이 K(high K) 유전체를 포함하는, 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 채널은 상기 채널의 장축에 대해 <100> 면 결정질 배향을 갖는 실리콘으로 제조되는, 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 채널은 폴리실리콘을 포함하는, 메모리 디바이스.
  6. 제 1 항에 있어서,
    상기 채널은 재결정화된 폴리실리콘을 포함하는, 메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 채널은 실리콘 나노와이어를 포함하는, 메모리 디바이스.
  8. 제 1 항에 있어서,
    상기 터널 산화물은 질화된 산화물을 포함하는, 메모리 디바이스.
  9. 제 1 항에 있어서,
    상기 상부 전하-트랩핑 층은 하이 K 유전체를 포함하는, 메모리 디바이스.
  10. 메모리 디바이스로서,
    상기 메모리 디바이스의 소스와 드레인을 연결하는, 기판상의 표면 위에 놓인(overlying) 반도체 물질의 박막으로부터 형성된 채널;
    상기 채널 위에 놓인 터널 산화물; 및
    상기 터널 산화물 위에 놓인 스플릿 전하-트랩핑(split charge-trapping) 영역
    을 포함하며, 상기 스플릿 전하-트랩핑 영역은 상기 터널 산화물에 근접한 질화물을 포함하는 저부 전하-트랩핑 층, 및 상부 전하-트랩핑 층을 포함하며,
    상기 저부 전하-트랩핑 층은 산화물을 포함하는 얇은 안티-터널링(anti-tunneling) 층에 의해 상기 상부 전하-트랩핑 층으로부터 분리되고,
    상기 채널은 상기 기판 상의 표면 위에 돌출하고,
    상기 메모리 디바이스는 상기 채널의 적어도 일부와 교차하고 상기 채널의 적어도 일부 위에 놓인 핀(fin)을 더 포함하며, 상기 핀은 상기 터널 산화물 및 상기 터널 산화물 위에 놓인 상기 스플릿 전하-트랩핑 영역을 포함하고,
    상기 상부 전하-트랩핑 층은 실리콘-풍부, 산소-희박 질화물을 포함하고, 상기 저부 전하-트랩핑 층은 산소-풍부 질화물층을 포함하고,
    상기 메모리 디바이스는 상기 스플릿 전하-트랩핑 영역 위에 놓인 블록킹 산화물층을 더 포함하는, 메모리 디바이스.
  11. 제 10 항에 있어서,
    상기 블록킹 산화물층 위에 놓인 금속 게이트층을 더 포함하는, 메모리 디바이스.
  12. 삭제
  13. 삭제
  14. 비평면형 메모리 디바이스로서,
    기판상의 표면상에 형성된 제 1 확산 영역으로부터 상기 기판의 표면 위에 형성된 제 2 확산 영역까지 연장하는 반도체 물질의 얇은 돌출부로 형성된 수직 채널 ― 상기 수직 채널은 상기 제 1 확산 영역을 상기 제 2 확산 영역에 전기적으로 연결함 ―;
    상기 수직 채널과 경계가 접하는(abutting) 터널 산화물; 및
    상기 터널 산화물과 경계가 접하는 스플릿 전하-트랩핑 영역
    을 포함하며, 상기 스플릿 전하-트랩핑 영역은 상기 터널 산화물에 근접한 산소-풍부 질화물을 포함하는 제 1 전하-트랩핑 층, 및 상기 제 1 전하-트랩핑 층 위에 놓인 실리콘-풍부, 산소-희박 질화물을 포함하는 제 2 전하-트랩핑 층을 포함하고,
    상기 제 2 전하-트랩핑 층은 스플릿 전하-트랩핑 영역에 분포된 다수의 전하 트랩들을 포함하는, 비평면형 메모리 디바이스.
  15. 제 14 항에 있어서,
    상기 제 1 전하-트랩핑 층은 산화물을 포함하는 얇은 안티-터널링 층에 의해 상기 제 2 전하-트랩핑 층으로부터 분리되는, 비평면형 메모리 디바이스.
  16. 제 15 항에 있어서,
    상기 수직 채널은 실리콘을 포함하는, 비평면형 메모리 디바이스.
  17. 제 15 항에 있어서,
    상기 스플릿 전하-트랩핑 영역과 경계가 접하는 하이 K 유전체 블록킹층을 더 포함하는, 비평면형 메모리 디바이스.
  18. 제 14 항에 있어서,
    상기 스플릿 전하-트랩핑 영역과 경계를 접하는 하이 K 유전체 블록킹층을 더 포함하는, 비평면형 메모리 디바이스.
  19. 반도체 디바이스를 제조하는 방법으로서,
    상기 반도체 디바이스의 소스와 드레인을 연결하는, 기판상의 표면 위에 놓인 반도체 물질의 박막으로부터 채널을 형성하는 단계;
    상기 채널 위에 놓인 터널 산화물을 형성하는 단계; 및
    상기 터널 산화물 위에 놓인 산소-풍부 질화물을 포함하는 저부 전하-트랩핑 층, 터널 산화물 저부 전하-트랩핑 층 위에 놓인 산화물을 포함하는 얇은 안티-터널링 층, 및 상기 얇은 안티-터널링 층 위에 놓인 실리콘-풍부, 산소-희박 질화물을 포함하는 상부 전하-트랩핑 층을 포함하는 스플릿 전하-트랩핑 영역을 상기 터널 산화물 위에 형성하는 단계
    를 포함하고, 상기 상부 전하-트랩핑 층은 스플릿 전하-트랩핑 영역에 분포된 다수의 전하 트랩들을 포함하는, 반도체 디바이스를 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 채널을 형성하는 단계는, 상기 기판상의 표면 위로 상승된 소스와 드레인을 연결하는 채널을, 상기 기판상의 표면 위에 놓인 반도체 물질의 박막으로부터 형성하는 단계를 포함하는, 반도체 디바이스를 제조하는 방법.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US9299568B2 (en) 2007-05-25 2016-03-29 Cypress Semiconductor Corporation SONOS ONO stack scaling
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9431549B2 (en) 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
WO2013148343A1 (en) * 2012-03-31 2013-10-03 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
TWI594327B (zh) * 2012-07-01 2017-08-01 賽普拉斯半導體公司 用於製造非揮發性電荷捕獲記憶體元件之基氧化方法
TWI604595B (zh) * 2012-07-01 2017-11-01 賽普拉斯半導體公司 非揮發性電荷捕獲記憶體元件以及其製造方法
US8883624B1 (en) 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
JP2016018805A (ja) * 2014-07-04 2016-02-01 マクロニクス インターナショナル カンパニー リミテッド 電荷を蓄積する複数の電荷トラップ層を備えたバンドギャップエンジニアドメモリ
CN104617100A (zh) * 2015-01-30 2015-05-13 武汉新芯集成电路制造有限公司 Sonos存储器结构及其制作方法
WO2016172636A1 (en) * 2015-04-24 2016-10-27 NEO Semiconductor, Inc. Dual Function Hybrid Memory Cell
US20190103414A1 (en) * 2017-10-04 2019-04-04 Cypress Semiconductor Corporation Embedded sonos with a high-k metal gate and manufacturing methods of the same
TWI812974B (zh) * 2020-09-04 2023-08-21 日商鎧俠股份有限公司 半導體記憶裝置
JP2022043897A (ja) 2020-09-04 2022-03-16 キオクシア株式会社 半導体記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080067577A1 (en) * 2006-09-15 2008-03-20 Ming-Tsong Wang Multi-trapping layer flash memory cell

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4489359B2 (ja) * 2003-01-31 2010-06-23 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
JP4791949B2 (ja) * 2006-12-22 2011-10-12 株式会社東芝 不揮発性半導体メモリ
JPWO2008117798A1 (ja) * 2007-03-26 2010-07-15 東京エレクトロン株式会社 窒化珪素膜の形成方法、不揮発性半導体メモリ装置の製造方法、不揮発性半導体メモリ装置およびプラズマ処理装置
US8283261B2 (en) * 2007-05-25 2012-10-09 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US8643124B2 (en) * 2007-05-25 2014-02-04 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
JP2009027134A (ja) * 2007-06-21 2009-02-05 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置
US7737488B2 (en) * 2007-08-09 2010-06-15 Macronix International Co., Ltd. Blocking dielectric engineered charge trapping memory cell with high speed erase
TWI374448B (en) * 2007-08-13 2012-10-11 Macronix Int Co Ltd Charge trapping memory cell with high speed erase
US7816727B2 (en) * 2007-08-27 2010-10-19 Macronix International Co., Ltd. High-κ capped blocking dielectric bandgap engineered SONOS and MONOS
TW200913162A (en) * 2007-09-11 2009-03-16 Univ Nat Chiao Tung Nonvolatile memory device with nanowire channel and a method for fabricating the same
JP2011124240A (ja) * 2008-03-31 2011-06-23 Tokyo Electron Ltd Ｍｏｓ型半導体メモリ装置、その製造方法およびコンピュータ読み取り可能な記憶媒体
JP2010016228A (ja) * 2008-07-04 2010-01-21 Toshiba Corp 不揮発性半導体記憶装置及びその形成方法
JP5531259B2 (ja) * 2009-03-19 2014-06-25 株式会社東芝 半導体装置及びその製造方法
US8071453B1 (en) * 2009-04-24 2011-12-06 Cypress Semiconductor Corporation Method of ONO integration into MOS flow
US8222688B1 (en) * 2009-04-24 2012-07-17 Cypress Semiconductor Corporation SONOS stack with split nitride memory layer
WO2013148343A1 (en) * 2012-03-31 2013-10-03 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
CN104937721B (zh) * 2012-07-01 2018-02-16 赛普拉斯半导体公司 多层电荷俘获区具有氘化层的非易失性电荷俘获存储器件

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080067577A1 (en) * 2006-09-15 2008-03-20 Ming-Tsong Wang Multi-trapping layer flash memory cell

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