KR20190082327A - 로직 ｃｍｏｓ 흐름에 대한 ｏｎｏ 통합 방법 - Google Patents

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KR20190082327A
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크리쉬나스와미 람쿠마르
보 진
프레드릭 젠느
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롱지튜드 플래쉬 메모리 솔루션즈 리미티드
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Abstract

비휘발성 메모리 디바이스를 로직 MOS 흐름에 통합하기 위한 방법의 실시예가 설명된다. 일반적으로 방법은, 기판의 제1 영역 위에 MOS 디바이스의 패드 유전층을 형성하는 단계, 상기 기판의 제2 영역 위에 표면에 가로놓이는 반도체 재료의 박막으로부터 비휘발성 메모리 디바이스의 채널을 형성하는 단계 ― 상기 채널은 상기 메모리 디바이스의 소스 및 드레인을 연결시킴 ―, 상기 제2 영역 위에 상기 채널에 가로놓이는 패터닝된 유전체 스택을 형성하는 단계 ― 상기 패터닝된 유전체 스택은 터널층, 전하-트래핑층, 및 희생 최상부층을 포함함 ―, 상기 기판의 상기 제2 영역으로부터 상기 희생 최상부층 및 상기 기판의 상기 제1 영역으로부터 상기 패드 유전층을 동시에 제거하는 단계, 및 상기 기판의 상기 제1 영역 위에 게이트 유전층 및 상기 전하-트래핑층 위에 차단 유전층을 동시에 형성하는 단계, 를 포함한다.

Description

로직 ＣＭＯＳ 흐름에 대한 ＯＮＯ 통합 방법{METHOD OF ONO INTEGRATION INTO LOGIC CMOS FLOW}
본 출원은 현재 2011년 12월 6일자로 등록된 미국 특허 제 8,071,453호로 2009년 10월 29일자로 출원된 미국 정규출원 제 12/608,886호의 계속 출원인 2011년 12월 6일자로 출원된 동시 계류 중인 미국 출원 제 13/312,964호의 일부 계속 출원이며, 35 U.S.C. 119(e)에 따라 2009년 6월 1일자로 출원된 미국 가출원 제 61/183,021호와 2009년 4월 24일자로 출원된 미국 가출원 61/172,324호를 우선권으로 주장하며, 상기 미국 가출원의 전체 내용은 인용에 의해 본원에 포함된다.
본 발명의 실시예들은 반도체 디바이스들의 분야에 관한 것이다.
일반적으로 로직 제품들을 위한 집적회로들의 제조는 MOSFET(metal-oxide-semiconductor field-effect transistor)들의 생산을 위한 베이스라인 공정(baseline process)을 포함한다. 두께들, 기하학, 정렬, 농도 등은 결과적인 MOSFET들이 적절히 기능할 수 있도록 그들이 특정 허용오차 범위들에 속한다는 것을 보장하기 위해 그러한 베이스라인 공정에서 각각의 동작을 위해 엄격하게 제어된다. 시스템 온 칩(system-on-chip)과 같은 응용들에 있어서, SONOS(silicon-oxide-nitride-oxide semiconductor) FET들은 MOSFET 로직 제조 공정으로 종종 통합된다. 이러한 통합은 베이스라인 MOSFET 공정에 심각한 영향을 미칠 수 있으며, 일반적으로 다수의 마스크 셋트들과 비용을 요구한다.
본 구조 및 방법의 이러한 특징들과 그리고 다양한 다른 특징들 및 이점들은 아래에서 제공된 첨부된 도면들과 첨부된 청구항들과 함께 다음의 상세한 설명을 읽음으로써 명백해질 것이다:
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 기판에 딥웰(deep well)들의 형성을 도시한다.
도 2a 내지 도 2b는 본 발명의 일 실시예에 따른 기판의 비휘발성 디바이스 영역으로부터 패드층을 제거하는 것을 도시한다.
도 3a는 본 발명의 일 실시예에 따른 유전체 스택(dielectric stack)의 형성을 도시한다.
도 3b 내지 도 3c는 본 발명의 일 실시예에 따른 다층 전하-트래핑층들을 도시한다.
도 4는 본 발명의 일 실시예에 따른 기판의 비휘발성 디바이스 영역 위의 패터닝된 유전체 스택을 도시한다.
도 5a 내지 도 5b는 본 발명의 일 실시예에 따른 도핑된 채널 영역들의 형성을 도시한다.
도 6은 본 발명의 일 실시예에 따른 MOS 디바이스 영역으로부터 패드층의 제거와 기판의 비휘발성 디바이스 영역으로부터 희생 최상부층의 제거를 도시한다.
도 7a는 본 발명의 일 실시예에 따른 게이트 유전층 및 차단 유전층의 형성을 도시한다.
도 7b 내지 도 7c는 본 발명의 일 실시예에 따른 전하-트래핑층의 일부를 소비하는 차단 유전층의 형성을 도시한다.
도 7d는 본 발명의 일 실시예에 따른 다층 게이트 유전층 및 다층 차단 유전층을 도시한다.
도 8은 본 발명의 일 실시예에 따른 게이트 유전층의 형성을 도시한다.
도 9는 본 발명의 일 실시예에 따른 기판 위의 게이트층의 형성을 도시한다.
도 10은 본 발명의 일 실시예에 따른 MOS 디바이스 및 비휘발성 디바이스 게이트 스택들의 패터닝을 도시한다.
도 11a는 분리된 전하-트래핑 영역을 포함하는 비평면 멀티게이트 디바이스를 도시한다.
도 11b는 도 11a의 비평면 멀티게이트 디바이스의 단면을 도시한다.
도 12는 로직 MOS 디바이스가 통합된 비평면 멀티게이트 디바이스를 제조하는 과정에 채용된 특정 모듈들의 순서를 나타내는 흐름도를 도시한다.
도 13a 및 도 13b는 분리된 전하-트래핑 영역 및 수평 나노와이어 채널을 포함하는 비평면 멀티게이트 디바이스를 도시한다.
도 13c는 도 13a의 수직한 일련의 비평면 멀티게이트 디바이스들의 단면을 도시한다.
도 14a 및 도 14b는 분리된 전하-트래핑 영역 및 수직 나노와이어 채널을 포함하는 비평면 멀티게이트 디바이스를 도시한다.
도 15a 및 도 15b는 도 14a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 퍼스트 방식을 도시한다.
도 16a 및 도 16b는 도 14a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 라스트 방식을 도시한다.
본 발명의 실시예들은 ONO(oxide-nitride-oxide)를 MOS(metal-oxide-semiconductor) 흐름에 통합시키기 위한 방법을 개시한다. 다음의 설명에서, 본 발명의 철저한 이해를 제공하기 위해 특정 구성들, 조성들, 및 공정들 등과 같은 다수의 특정 세부사항들이 제시된다. 다른 예들에서, 본 발명을 불필요하게 모호하게 하는 것을 방지하기 위해 공지된 공정들 및 제조 기법들은 상세하게 설명되지 않는다. 나아가, 도면에서 설명된 다양한 실시예들은 예시적인 표현들이며 반드시 일정한 비율로 그려지지 않는다.
여기서 사용되는 "위에(above)", "걸쳐서(over)", "사이에(between)", 및 "상(on)에"와 같은 용어들은 하나의 층의 다른 층들에 대한 상대적인 위치를 말한다. 다른 층의 위 또는 아래에 증착 또는 형성된 하나의 층은 다른 층과 직접적으로 접촉될 수 있거나 또는 하나 또는 둘 이상의 개재층들(intervening layers)을 가질 수 있다. 층들 사이에 증착 또는 형성된 하나의 층은 층들과 직접적으로 접촉할 수 있거나 또는 하나 또는 둘 이상의 개재층들을 가질 수 있다. 반대로, 제2 층 상의 제1 층은 그 제2 층과 접촉한다.
비휘발성 메모리 디바이스 및 MOS(metal-oxide semiconductor) 디바이스를 통합하기 위한 방법이 설명된다. 일 실시예에서, MOS 디바이스는 휘발성 메모리 디바이스, 로직 디바이스 및/또는 아날로그 디바이스이다. 발명의 특정 실시예들이 MOSFET 디바이스를 참조하여 여기 설명되지만, 실시예들이 그것에 한정되지 않음이 이해되어야 한다. 일 실시예에서, 비휘발성 메모리 디바이스는 ONO(oxide-nitride-oxide) 유전체 스택을 가지는 임의의 디바이스이다. 일 실시예에서, 비휘발성 메모리 디바이스는 EPROM(erasable-programmable-read-only memory) EEPROM 디바이스이다. 일 실시예에서, 비휘발성 메모리는 플로팅 게이트 플래시 (floating gate FLASH) 디바이스이다. 다른 실시예에서, 비휘발성 메모리 디바이스는 SONOS(semiconductor-oxide-nitride-oxide-semiconductor)와 같은 비휘발성 전하 트랩 메모리 디바이스(charge trap memory device)이다. SONOS 에서 제1 "반도체"는 채널 영역 재료를 말하며, 제1 "산화물(oxide)"은 터널층을 말하며, "질화물(nitride)"은 전하-트래핑 층을 말하며, 제2 "산화물"은 차단 유전층을 말하며, 그리고 제2 "반도체"는 게이트층을 말한다. 그러나, SONOS-유형의 디바이스는 이들 특정 재료들로 한정되지 않는다. 예를 들어, 특정 디바이스에 따라서, 전하-트래핑층은 전도층, 반도체층, 또는 절연층을 포함할 수 있다. 본 발명의 다음 실시예들이 SONOS 비휘발성 메모리 디바이스의 도시를 참조하여 설명되지만, 실시예들이 그러한 것에 한정되지 않는다.
일 측면에 따르면, 발명의 실시예들은 MOS 디바이스(예를 들어, MOSFET)의 게이트 유전층과 비휘발성 메모리 디바이스의 최상부 ONO 층(예를 들어, SONOS FET의 차단 유전층)를 동시에 형성하는 것을 개시한다. ONO 유전체 스택의 제조가 MOSFET 게이트 유전층을 형성하기 위한 베이스라인 MOSFET 제조 공정에 통합될 수 있다. 패드 유전층이 기판의 휘발성 디바이스 영역 위에 형성된다. 패터닝된 유전체 스택이 기판의 비휘발성 디바이스 영역 위에 형성된다. 패터닝된 유전체 스택은 터널층, 전하-트래핑층, 및 희생 최상부층을 포함할 수 있다. 상기 희생 최상부층은 이후 기판의 비휘발성 디바이스 영역에서 유전체 스택으로부터 제거된다. 패드 유전층은 기판의 휘발성 디바이스 영역으로부터 제거된다. 이후, 게이트 유전층이 기판의 휘발성 디바이스 영역 위에 형성되고 이와 동시에 차단 유전층이 기판의 비휘발성 디바이스 영역 위의 전하-트래핑 층 위에 형성된다.
다른 측면에 따르면, 발명의 실시예들은 채널 임플란트들을 MOS 디바이스(예를 들어, MOSFET)에 추가하기 이전에 ONO 유전체 스택의 제1 산화물 및 질화물 층들을 형성하는 것을 개시한다. ONO 유전체 스택을 형성하는 열예산(thermal budget)은 MOS 디바이스에 대한 채널 도펀트 프로파일(dopant profile)에 영향을 주지 않을 수 있다. 패드 유전층은 기판 위에서 전면 증착 또는 성장된다. SONOS 채널 도펀트들은기판의 비휘발성 디바이스 영역에 주입된다(implanted). 패드 유전층은 기판의 비휘발성 디바이스 영역으로부터 제거되고, 유전체 스택이 패드 유전층이 제거된 기판의 비휘발성 디바이스 영역 위에 형성된다. 패터닝된 유전체 스택은 터널층, 전하-트래핑 층, 및 희생 최상부층을 포함할 수 있다. MOSFET 채널 도펀트들은 이후 패드 유전층을 통해 기판의 MOS 영역으로 주입된다. 패드 유전층은 기판의 MOS 디바이스 영역으로부터 제거되고 이와 동시에 희생 최상부층이 기판의 비휘발성 디바이스 영역으로부터 제거된다.
도 1a를 참조하면, 일 실시예에서, 공정은 기판(100)의 표면 위에 보호 패드층(102)을 형성하는 단계로 시작된다. 기판(100)은 반도체 디바이스 제조에 적절한 임의의 재료로 구성될 수 있다. 일 실시예에서, 기판(100)은 실리콘, 게류마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함하지만 이에 한정하지 않는 재료의 단결정(single crystal)으로 구성된 벌크 기판(bulk substrate)이다. 다른 실시예에서, 기판(100)은 최상부 에피택셜층(epitaxial layer)을 가지는 벌크층을 포함한다. 특정 실시예에서, 벌크층은 실리콘, 게르마늄, 실리콘-게르마늄, III-V 화합물 반도체 재료 및 석영(quartz)을 포함하지만 이에 한정하지 않는 재료의 단결정으로 구성되는 반면, 최상부 에피택셜층은 실리콘, 게르마늄, 실리콘-게르마늄, 및 III-V 화합물 반도체 재료를 포함하지만 이에 한정하지 않는 단결정층으로 구성된다. 다른 실시예에서, 기판(100)은 하부 벌크층 위의 중간 절연층 위에 형성된 최상부 에피택셜층을 포함한다. 예를 들어, 절연체는 실리콘 다이옥사이드(silicon dioxide), 실리콘 나이트라이드(silicon nitride) 및 실리콘 옥시나이트라이드(silicon oxy-nitride)와 같은 재료로 구성될 수 있다.
격리(isolation) 영역들(104)이 기판(100)에 형성될 수 있다. 일 실시예에서, 격리 영역들(104)은 MOS 디바이스 영역과 비휘발성 디바이스 영역으로 분리한다. 특정 실시예에서, 격리 영역들(104)은 고전압 전계효과 트랜지스터(high voltage field-effect transistor(HVFET) 영역(105), SONOS FET 영역(108), 인/아웃 선택 전계효과 트랜지스터(IO FET)(106), 및 저전압 전계효과 트랜지스터(low voltage field-effect transistor(LVFET) 영역(107)을 분리한다. 일 실시예에서, 기판(100)은 실리콘 기판이며, 패드층(102)은 실리콘 옥사이드이며, 격리 영역들(104)은 얕은 트랜치(trench) 격리 영역들이다. 패드층(102)은 자연 산화물(oxide), 또는 대안적으로 열에 의해 성장 또는 증착된 층이 될 수 있다. 일 실시예에서, 패드층(102)은 건식 산화 기법으로 800℃ 내지 900℃ 의 온도에서 약 100 옹스트롬(Å)의 두께로 열에 의해 성장된다.
이후 임의의 도펀트 유형 및 농도의 딥웰들을 형성하기 위해 도펀트들이 기판(100)에 주입된다. 도 1a 내지 도 1d는 기판의 각 특정 디바이스 영역을 위한 딥웰들의 개별적인 형성을 도시하지만, 딥웰들이 기판의 다수의 디바이스 영역들을 위해 동시에 형성될 수 있음이 이해되어야 한다. 도 1a에 도시된 특정 실시예에서, 포토레지스트층(photoresist layer)(110)이 패드층(102) 위에 형성되며 HVFET 영역(105) 위에 개구(opening)를 형성하도록 패터닝된다. 기판의 HVFET 영역(105)에 딥웰(111)을 형성하기 위해 도펀트들이 기판에 주입된다. 도 1b에 도시된 바와 같이, 리소그래피(lithographic) 기법들, 패터닝, 및 주입이 IO FET 영역(106)에 개별적인 패터닝된 포토레지스트층(115)과 딥웰(112)을 형성하기 위해 이용될 수 있다. 도 1c에 도시된 바와 같이, 리소그래피 기법들, 패터닝, 및 주입이 LVFET 영역(107)에 개별적인 패터닝된 포토레지스트층(117)과 딥웰(113)를 형성하기 위해 이용될 수 있다.도 1d에 도시된 바와 같이, 리소그래피 기법들, 패터닝, 및 주입은 SONOS FET 영역(108)에 개별적인 패터닝된 포토레지스트층(119)과 딥웰(114)를 형성하기 위해 이용될 수 있다. 도핑된 채널 영역(116)을 형성하기 위해 도펀트들은 또한 기판(100)에 주입된다. 도 1d의 실시예에 도시된 바와 같이, 도핑된 채널 영역들은 MOSFET 영역들(105, 106, 또는 107)에 형성되지 않음으로써, 삼출(out-diffusion) 현상이 이후의 고온 동작들 동안 발생하지 않으며, 도핑된 채널 영역을 위한 베이스라인 MOSFET 제조 공정은 수정될 필요가 없다.
다른 실시예에서, 도핑된 채널 영역들은 또한, 도 1a 내지 도 1d에 도시된 주입 동작들 동안 IO FET 영역(106), LVFET 영역(107), 및 HVFET 영역(105)을 위해 형성된다. 그러한 실시예에서, 도핑된 채널 영역들은 이후의 처리 동작들 동안 확산될 수 있다. 따라서, 그러한 확산은 재고안된 베이스라인 MOSFET 제조 공정에 반영될 필요가 있다.
도 2a 및 도 2b를 참조하면, 패드층(102)은 이후 비휘발성 디바이스 영역(108)으로부터 제거된다. 일 실시예에서, 패드층(102)은 드라이-? 기법을 이용하여 제거된다. 도 2a를 참조하면, 패드층(102)의 벌크가 플루오르에 기초한 화학과 같은 임의의 적절한 건식 식각(dry etching) 기법을 이용하여 제거된다. 일 실시예에서, 비휘발성 디바이스 영역(108) 위의 패드층(102)의 적어도 85%가 건식 식각 기법으로 제거된다. 도 2b를 참조하면, 패터닝된 포토레지스트층(119)은 이후 황산(sulfuric acid)에 기초한 화학같은 적절한 포토레지스트 제거 화학을 이용하여 산소에 기초한 플라즈마 및 애쉬(ash), 또는 양자의 조합으로 제거된다. 이후 비휘발성 디바이스 영역(108)에서 기판(100)의 표면으로부터 패드층(102)의 잔류물을 제거하기 위해 게이트 예비 세정 화학이 기판에 적용된다. 일 실시예에서, 예비 세정 화학은 플루오린화 수소산(hydrofluoric acid(HF)) 및 플루오린화 암모늄(ammonium fluoride(NH4F))을 함유하는 버퍼 산화 식각(buffered-oxide-etch(BOE)) 용액 또는 묽은 플루오린화 수소산(HF) 용액이다. 그러한 실시예에서, 패드층(102)의 최소의 측면 식각이 비휘발성 디바이스 영역(108) 위의 개구에서 발생하며, 패드층(102)은 또한 기판의 다른 영역들 위에서 약간 식각된다. 일 실시예에서, 패드층(102)의 원 두께의 25% 이하가 상기 영역들(105, 106, 및 107)로부터 제거된다.
도 3a의 실시예에서 도시된 바와 같이, 유전체 스택(120)이 이후 기판(100) 위에 형성된다. 일 실시예에서, 유전체 스택(120)은 터널층(122), 전하-트래핑층(124), 및 희생 최상부층(126)을 포함한다. 터널층(122)은 임의의 재료로 형성될 수 있으며, 디바이스가 치우져있지 않을 때(unbiased) 누출을 막는 적절한 장벽(barrier)을 유지하면서, 인가된 게이트 바이어스 하에는 전하 캐리어들이 전하 트래핑층으로 터널링할 수 있도록 적절한 임의의 두께를 가질 수 있다. 일 실시예에서, 터널층(122)은 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 또는 그들의 조합이다. 터널층(122)은 성장 또는 증착될 수 있다. 일 실시예에서, 터널층(122)은 열산화 공정에 의해 성장된다. 예를 들어, 실리콘 다이옥사이드층이 산소 대기에서 750℃ 내지 800℃ 에서 건식 산화를 이용하여 성장할 수 있다. 일 실시예에서, 터널층(122)은 라디컬(radical) 산화 공정에 의해 성장된다. 예를 들어, 실리콘 다이옥사이드층이 ISSG(in-situ steam generation)를 이용하여 성장될 수 있다. 다른 실시예에서, 터널 유전층(122)은 화학 기상 증착(chemical vapor deposition) 또는 원자층 증착(atomic layer deposition)에 의해 증착되며, 실리콘 다이옥사이드, 실리콘 옥시나이트라이드, 실리콘 나이트라이드, 알루미늄 옥사이드, 하프늄 옥사이드, 지르코늄 옥사이드, 하프늄 실리케이트, 지르코늄 실리케이트, 하프늄 옥시나이트라이드, 하프늄 지르코늄 옥사이드 및 란타늄 옥사이드를 포함하지만 이에 한정하지 않는 유전층으로 구성된다. 다른 실시예에서, 터널층(122)은 실리콘 다이옥사이드 또는 실리콘 옥시나이트라이드와 같지만 이에 한정하지 않는 재료의 최하부층과, 실리콘 나이트라이드, 알루미늄 옥사이드, 하프늄 옥사이드, 지르코늄 옥사이드, 하프늄 실리케이트, 지르코늄 실리케이트, 하프늄 옥시나이트라이드, 하프늄 지르코늄 옥사이드 및 란타늄 옥사이드를 포함하지만 이에 한정하지 않는 재료의 최상부층을 포함하는 이중층 유전체 영역이다. 따라서, 일 실시예에서, 터널층(122)은 고유전율 유전체부(high-K dielectric portion)를 포함한다. 특정 실시예에서, 터널층(122)은 18 내지 20 옹스트롬의 두께를 가진다.
전하-트래핑층(124)은 임의의 재료이며, 전하 트래핑층(124)의 최상부가 후속의 처리 동작 동안 소비되므로, 전하를 저장하기에 적절한 호칭 두께(nominal thickness)보다 큰 두께를 가진다. 일 실시예에서, 전하 트래핑층은 두께가 105 내지 135 옹스트롬이다. 일 실시예에서, 전하-트래핑층(124)은 화학 기상 증착 기법에 의해 형성되며, 화학량적(stoichiometric) 실리콘 나이트라이드, 실리콘 과잉(silicon-rich) 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 산소 과잉 실리콘 옥시나이트라이드를 포함할 수 있지만 이에 한정하지 않는 유전체로 구성된다. 일 실시예에서, 전하 트래핑층(126)은 암모니아(NH3) 가스, 아산화질소(nitrous oxide(N2O), 및 디클로로실란(dichlorosilane(SiH2Cl2)의 유량율(flow rate)을 수정함으로써 생성되는 다수의 층들을 포함한다. 디클로로실란의 유량은 실리콘 나이트라이드와 같은 실리콘 과잉 필름을 생성하도록 증가될 수 있다. 아산화질소의 유량율은 실리콘 옥시나이트라이드와 같은 산화물 과잉 필름을 생성하도록 증가될 수 있다. 암모니아의 유량율은 실리콘 나이트라이드와 같은 질소 과잉 필름을 생성하도록 증가될 수 있다.
일 실시예에서, 전하-트래핑층(124)은 하부층과 상부층으로 구성되며, 여기서 상부층은 하부층보다 더 쉽게 산화될 수 있다. 일 실시예에서, 하부층은 상부층보다 더 많은 산소 함유량을 가지며, 상부층은 하부층보다 더 많은 실리콘 함유량을 가진다. 예를 들어, 도 3b에 도시된 바와 같이, 전하 트래핑층(124)은 하부층(124A)과 상부층(124B)으로 구성된다. 하부층(124A)은 상부층(124B)보다 더 많은 산소를 함유하는 실리콘 옥시나이트라이드를 포함할 수 있으며, 상부층(124B)은 하부층(124A)보다 더 많은 실리콘을 함유하는 실리콘 옥시나이트라이드 또는 실리콘 나이트라이드를 포함할 수 있다. 일 실시예에서, 하부층(124A)은 원자 퍼센트(atomic percent)로 30%±5% 산소, 20%±10% 질소, 및 50%±10% 실리콘을 포함한다. 일 실시예에서, 상부층은 원자 퍼센트로 0-7% 산소, 30-57% 질소, 및 43-65% 실리콘을 포함한다. 일 실시예에서, 상부층(124B)은 화학량적 Si3N4를 포함한다. 일 실시예에서, 하부층(124A)은 대략 750℃ 내지 850℃의 온도에서 디클로로실란, 암모니아, 및 아산화질소를 화학 기상 증착 챔버로 흐르게 함으로써 증착된다. 일 실시예에서, 하부층(124A)은 두께가 40 내지 50 옹스트롬이고, 상부층(124B)은 두께가 대략 70 내지 80 옹스트롬이다.
도 3c에 도시된 다른 실시예에서, 전하 트래핑층(124)은 하부층, 중간층, 및 상부층으로 구성된다. 일 실시예에서, 하부층(124A')은 산화물이 풍부하며, 중간층(124C')은 실리콘이 풍부하며, 상부층(124B')은 실리콘 및/또는 질소가 풍부하다. 일 실시예에서, 하부층(124A')은 실리콘 옥시나이트라이드로 구성되며, 중간층(124C')은 실리콘 옥시나이트라이드로 구성되며, 상부층(124B')은 실리콘 옥시나이트라이드 또는 Si3N4로 구성된다. 일 실시예에서, 하부층(124A')은 원자 퍼센트로 30%±5% 산소, 20%±10% 질소, 및 50%±10% 실리콘을 포함한다. 일 실시예에서, 중간층(124C')은 원자 퍼센트로 5%±2% 산소, 40%±10% 질소, 및 55%+/-10% 실리콘을 포함한다. 일 실시예에서, 상부층(124B')은 원자 퍼센트로 0-7% 산소, 30-57% 질소, 및 43-65% 실리콘을 포함한다. 도 7c에 관하여 설명된 동작 동안 중간층(124C')의 10% 이하가 소비되도록 상부층(124B')의 두께가 조정된다. 일 실시예에서, 하부층(124A')은 두께가 40 내지 50 옹스트롬이고, 중간층(124C')은 두께가 40 내지 50 옹스트롬이고, 상부층(124B')은 두께가 대략 30 옹스트롬이다.
도 3a를 참조하면, 희생 최상부층(126)은 전하-트래핑층(124) 위에 전면 증착된다. 일 실시예에서, 희생 최상부층(126)은 실리콘 다이옥사이드이다. 일 실시예에서, 희생 최상부층(126)은 디클로로실란 및 아산화질소와 같은 프리커서들(precursors)을 이용하는 화학 기상 증착 기법을 이용하여 증착된다. 일 실시예에서, 전체 유전체 스택(120)이 저압 화학 기상 증착(low pressure chemical vapor deposition (LPCVD)) 챔버와 같은 화학 기상 증착 챔버에서 형성될 수 있다. 일 실시예에서, 터널층(122)은 LPCVD 챔버에서 열에 의해 성장되는 반면, 전하-트래핑층(124)과 희생 최상부층(126) 양자는 LPCVD 챔버에서 증착된다.
유전체 스택(120)은 이후 도 4의 실시예에 도시된 바와 같이 표준 리소그래피 기법을 이용하여 비휘발성 디바이스 영역 위에 패터닝된다. 일 실시예에서, 패터닝은 플루오르에 기초한 화학으로 건식 식각하는 것을 포함한다. 일 실시예에서, 식각은 패드층(102) 상에서 멈추며 MOS 디바이스 영역(106)에서 기판(100)을 노출시키지 않는다. 그러한 실시예에서, 패드층(102)은 후속의 주입 동작 동안 기판(100)의 최상부 표면이 손상되는 것으로부터 보호할 수 있다. 대안적인 실시예에서, 패드층(102)은 묽은 HF 용액과 같은 일반적인 예비 세정 화학을 이용하여 기판으로부터 제거될 수 있다. 그러한 실시예에서, 도핑된 채널 영역들은 도 1a 내지 도 1d에 도시된 딥웰이 형성되는 동안과 같이 이전 처리 동작 동안 기판에 이미 형성되었을 수도 있다.
도 5a의 실시예를 참조하면, 포토레지스트층(128)이 기판 위에 형성되고 MOS 디바이스 영역(106) 위에 패터닝된다. 도펀트들이 도핑된 채널 영역(130)을 형성하도록 기판(100)에 주입된다. 일 실시예에서, 패드층(102)은 주입 동작 동안 기판(100)의 최상부 표면이 손상되는 것으로부터 보호한다. 도 5b에 도시된 바와 같이, 리소그래피 및 주입 기법들이 도핑된 채널 영역들(131 및 133)을 형성하도록 반복될 수 있다.
도 6을 참조하면, 포토레지스트층(128), 패드층(102), 및 희생 최상부층(126)이 제거된다. 포토레지스트층(128)은 임의의 적절한 포토레지스트 제거 화학을 이용하여 제거된다. 일 실시예에서, 패드층(102)과 희생 최상부층(126)은 동시에 제거된다. 일 실시예에서, 기판은 희생 최상부층(126)과 패드층(102)을 제거하기 위해 묽은 HF 용액 또는 BOE 용액과 같은 표준 게이트 예비 세정 화학에 노출된다. 도 6에 도시된 바와 같이, 패드 산화물층(102)의 일부량은, 게이트 예비 세정 화학에 대한 노출시간 및 터널층(122)을 형성하는 방법에 따라서, 터널층(122)의 에지 아래에 남을 수 있다.
도 7a의 실시예를 참조하면, 게이트 유전층(132)과 차단 유전층(134)은 동시에 형성된다. 층들(132 및 134)은 MOS 디바이스 게이트 유전층의 형성에 적합한 임의의 기법을 이용하여 형성될 수 있다. 일 실시예에서, 층들(132 및 134)은 기판(100)과 전하-트래핑층(124) 양자를 산화시킬 수 있는 기법을 이용하여 형성될 수 있다. 일 실시예에서, 게이트 유전층(132)과 차단 유전층(134)은 ISSG 또는 플라즈마에 기초한 산화와 같은 라디컬 산화 기법을 이용하여 형성되며, 기판(100)과 전하 트래핑층(124)의 일부를 각각 소비한다.
일 실시예에서, 수립된 MOSFET 베이스라인 공정에 따라서 차단 유전층(134)이 게이트 유전층(132)과 동시에 형성될 수 있도록, 도 6에 도시된 게이트 예비 세정 동작 동안의 전하 트래핑층(124)과 완전한 희생층(126) 제거의 두께가 맞춤될 수 있다(tailored). 따라서, 전하 트래핑층(124)은 비통합 방식으로 게이트 유전층(132)을 형성하기 위한 베이스라인 MOSFET 공정에서 수립된 것들과 동일한 파라미터들을 이용하여 수립된 베이스라인 MOSFET 공정으로 통합될 수 있다. 또한, 터널층(122) 및 전하-트래핑층(124)이 도핑된 채널 영역(130)을 주입하기 이전에 형성되고, 차단 유전층(134)이 게이트 유전층(132)을 형성하는 것과 동시에 형성되므로, 도 4에 도시된 유전체 게이트 스택(120)을 형성하는데 이용될 수 있는 750℃ 내지 850℃와 같은 고온은 비휘발성 디바이스 도핑 채널 영역(130)에서 베이스라인 도펀트 프로파일에 영향을 주지 않는다. 따라서, 그러한 실시예에서, 베이스라인 MOSFET 로직 제조 과정에서 게이트 유전층(132)의 형성 동안 채널 도펀트의 어떠한 확산도 고려된다.
일 실시예에서, 차단 유전층(134)은 임의의 재료로 구성될 수 있으며, 비휘발성 디바이스 게이트 스택의 정전용량을 현저하게 감소시키지 않고도 전하 누출을 방지하기 위한 장벽을 유지하기에 적합한 임의의 두께를 가질 수 있다. 일 실시예에서, 차단 유전층(134)의 두께는 게이트 유전층(132)이 만들어지는 두께와 전하-트래핑층(124)의 최상부의 조성물(composition)에 의해 결정된다. 도 7b 및 도 7c에 도시된 실시예에서, 차단 유전층(134)은 전하-트래핑층(124)의 상부를 소비함으로써 성장한다. 도 7b에 도시된 일 실시예에서, 차단 유전층(134)은 도 3b에서 상부층(124B)의 일부를 소비함으로써 성장한다. 일 실시예에서, 차단 유전층(134)은 차단 유전층(134)의 대략 25 내지 35 옹스트롬을 소비하였다. 도 7c에 도시된 일 실시예에서, 차단 유전층(134)은 도 3c의 상부층(124B)의 일부를 소비함으로써 성장한다. 일 실시예에서, 상부층(124B')은 균일한 조성물을 가지는 차단 유전층(134)을 제공하기 위해 완전히 소비된다. 일 실시예에서, 상부층(124B')은 완전히 소비되고, 중간층(124C')의 두께의 10% 미만이 차단 유전층(134)의 형성 동안 소비된다. 일 실시예에서, 상부층(124B 또는 124B')은 대략 30 내지 57 원자 퍼센트 질소를 함유하는 실리콘 옥시나이트라이드이다. 그러한 실시예에서, 차단 유전층(134)이 ISSG에 의해 형성되는 경우, 차단층(134)은 10 원자 퍼센트 미만의 질소를 함유하는 균일한 실리콘 옥시나이트라이드 조성물을 가질 수 있다. 일 실시예에서, 차단 유전층(134)의 두께는 대략 25-35 옹스트롬이다.
다른 실시예에서, 게이트 유전층(132) 및/또는 차단 유전층(134)은 다수의 층들을 포함할 수 있다. 도 7d에 도시된 실시예에서, 제2 유전층(132B/134B)은 기판의 산화부(132A)와 전하-트래핑층의 134A 위에 증착된다. 일 실시예에서, 제2 층(132B/134B)은 밑에 있는 산화부(132A/134A)보다 더 큰 유전상수를 가질 수 있다. 예를 들어, 층(132B/134B)은 알루미늄 옥사이드, 하프늄 옥사이드, 지르코늄 옥사이드, 하프늄 옥시나이트라이드, 하프늄 지르코늄 옥사이드 또는 란타늄 옥사이드와 같지만 이에 한정하지 않는 재료를 포함할 수 있다.
도 8을 참조하면, 특정 실시예에 따라, 포토레지스트층(138)이 기판 위에 형성되고 LVFET 영역(107) 위에 개구를 형성하도록 패터닝될 수 있다. 게이트 유전층(132)은 이후 LVFET 영역(107)으로부터 제거된다. 일 실시예에서, 게이트 유전층(132)은 묽은 HF 용액 또는 BOE 용액에 노출됨으로써 제거된다. 대체 게이트 유전층(136)이 이후 기판(100)의 노출된 부분 위에 형성된다. MOS 메모리 디바이스에 게이트 유전층을 형성하기 위한 임의의 적절한 방법, 가령 건식 산화 또는 ISSF와 같은 방법이 이용되지만 이에 한정하는 것은 아니다. 포토레지스트층(138)은 이후 임의의 적절한 포토레지스트 제거 화학을 이용하여 기판으로부터 제거된다.
도 9의 실시예를 참조하면, 게이트층(140)이 이후 기판 위에 증착된다. 게이트층(140)은 비휘발성 및 MOS 메모리 디바이스들의 동작 동안 바이어스를 수용하기에 적절한 반도체 재료 또는 임의의 전도체(conductor)로 구성될 수 있다. 일 실시예에 따르면, 게이트층(140)은 화학 기상 증착 공정에 의해 형성되며, 도핑된 다결정 실리콘으로 구성된다. 다른 실시예에서, 게이트층(140)은 물리 기상 증착에 의해 형성되며, 금속 질화물(metal nitrides), 금속 탄화물(metal carbides), 금속 규화물(metal silicides), 하프늄, 지르코늄, 티타늄, 탄탈늄, 알루미늄, 루테늄, 팔라듐, 플래티늄, 코발트, 및 니켈을 포함하지만 이에 한정하지 않는 금속-함유 재료로 구성된다. 일 실시예에서, 게이트층(140)은 높은 일함수(high work-function) 게이트층이다.
도 10의 실시예를 참조하면, 비휘발성 및 MOS 디바이스 게이트 스택들(146-149)이 실질적으로 직선인 측벽들을 제공하기에 적절한 임의의 공정을 통해 그리고 기판(100)에 대한 높은 선택도로 형성될 수 있다. 일 실시예에 따르면, 게이트 스택들(146-149)은 리소그래피 및 식각에 의해 패터닝된다. 일 실시예에서, 식각은 이방성(anisotropic)이며, 사플루오르화탄소(carbon tetrafluoride(CF4)), O2, 브롬화수소(hydrogen bromide(HBr)), 및 클로린(chlorine(Cl2)과 같지만 이에 한정하지 않는 가스를 이용한다. 특정 실시예에서, HVFET 게이트 스택(147)은 게이트층(145)과 게이트 유전층(132)을 포함한다. SONOS FET 게이트 스택(146)은 게이트층(142), 차단 유전층(134), 전하-트래핑층(124), 및 터널층(122)을 포함한다. IO FET 게이트 스택(148)은 게이트층(144)과 게이트 유전층(132)을 포함한다. LVFET 게이트 스택(149)은 게이트층(147)과 게이트 유전층(136)을 포함한다.
MOS(예를 들어, MOSFET)와 비휘발성(예를 들어, SONOS FET) 메모리 디바이스들의 제조는 소스 및 드레인 영역들, 스페이서들, 및 접촉 영역들을 형성하기 위해 일반적인 반도체 처리 기법들을 이용하여 완료된다.
구현과 대안들
다른 측면에서, 본 개시는 기판의 표면 상 또는 그 위에 형성된 채널의 둘 또는 그 이상의 측면들에 가로놓여진(overlying) 전하-트래핑 영역들을 포함하는 멀티게이트 또는 멀티게이트-표면 메모리 디바이스들, 및 그것을 제조하는 방법들에 관한 것이다. 멀티게이트 디바이스들은 평면 및 비평면 디바이스들 양자를 포함한다. 평면 멀티게이트 디바이스(미도시)는, 이후에 형성된 채널 아래에 제1 게이트를 형성하기 위해 다수의 제1 층들이 증착되고, 제2 게이트를 형성하기 위해 그 위에 다수의 제2 층이 증착되는 더블-게이트 평면 디바이스를 일반적으로 포함한다. 비평면 멀티게이트 디바이스는, 기판의 표면 상 또는 표면 위에 형성되며 게이트에 의해 셋 또는 그 이상의 측면들 상에서 에워싸여져 있는 수평 또는 수직 채널을 일반적으로 포함한다.
도 11a는 기판의 제1 영역 위에 형성된 전하-트래핑 영역을 포함하는 비평면 멀티게이트 메모리 디바이스(1100)와, 제2 영역에서 그것에 인접하여 일체적으로 형성된 MOS 디바이스(1101)의 일 실시예를 도시한다. 도 11a를 참조하면, 보통 finFET로 언급되는 메모리 디바이스(1100)는 메모리 디바이스의 소스(1108) 및 드레인(1110)을 연결시키는 기판(1106) 상의 표면(1104) 위에 가로놓이는 반도체 재료의 층 또는 박막으로 형성된 채널(1102)을 포함한다. 채널(1102)은 3개의 측면들 상에서 디바이스의 게이트(1112)를 형성하는 핀(fin)에 의해 둘러싸여져 있다. 게이트(1112)의 두께(소스에서 드레인 방향으로 측정된)는 디바이스의 유효한 채널 길이를 결정한다.
본 개시에 따르면, 도 11a의 비평면 멀티게이트 메모리 디바이스(1100)는 분리된 전하-트래핑 영역을 포함할 수 있다. 도 11b는 기판(1106), 채널(1102), 및 분리된 전하-트래핑 영역(1114)을 도시하는 게이트(1112)의 일부를 포함하는 도 11a의 비평면 메모리 디바이스의 일부의 단면도이다. 게이트(1112)는 높이 올라온 채널(1102) 위에 가로놓여진 터널 산화물(1116), 차단 유전체(1118), 및 메모리 디바이스(1100)의 제어 게이트를 형성하기 위한 차단층 위에 가로놓여진 금속 게이트층(1120)을 더 포함한다. 일부 실시예들에서는, 폴리실리콘 게이트층을 제공하기 위해 금속을 대신하여 도핑된 폴리실리콘이 증착될 수 있다. 채널(1102) 및 게이트(1112)는 매립된 산화물층과 같은 기판 상 또는 기판에 걸쳐서 형성된 절연 또는 유전층(1122) 또는 기판(1106) 상에 직접 형성될 수 있다.
도 11b를 참조하면, 분리된 전하-트래핑 영역(1114)은 터널 산화물(1116)에 근접한 질화물을 포함하는 적어도 하나의 하부 또는 최하부(bottom) 전하-트래핑층(1124)과, 최하부 전하-트래핑층 위에 가로놓여진 상부 또는 최상부(top) 전하-트래핑층(1126)을 포함한다. 일반적으로, 최상부 전하-트래핑층(1126)은 실리콘-과잉, 산소-부족 질화물층을 포함하고 다수의 전하-트래핑층들에서 분산된 다수의 전하 트랩들을 포함하는 반면, 최하부 전하-트래핑층(1124)은 산소-과잉 질화물 또는 실리콘 옥시나이트라이드를 포함하며, 그 안의 전하 트랩들의 수를 감소시키기 위해 최상부 전하-트래핑층에 비해 산소가 풍부하다. 산소-과잉은 최하부 전하-트래핑층(1124)에서의 산소 농도는 약 15 내지 약 40%인 반면, 최상부 전하-트래핑층(1126)에서의 산소 농도는 약 5% 미만인 것을 의미한다.
일 실시예에서, 차단 유전체(1118)는 또한 ONNO 구조를 제공하기 위해 HTO와 같은 산화물을 포함한다. 채널(1102)과 가로놓여져 있는 ONNO 구조는 실리콘 기판(1106) 상에 직접 형성될 수 있으며 SONNOS 구조를 제공하기 위해 도핑된 폴리실리콘 게이트층(1120)과 겹쳐진다.
도 11b에 도시된 것과 같은 일부 실시예들에서, 분리된 전하-트래핑 영역(1114)은 최상부 전하-트래핑층(1126)을 최하부 전하-트래핑층(1124)로부터 분리하는 산화물과 같은 유전체를 포함하는 적어도 하나의 얇거나, 중간 또는 안티-터널링(anti-tunneling)층(1128)을 더 포함한다. 안티-터널링층(1128)은 터널링에서 최하부 질화물층(1124)으로 프로그래밍하는 동안 상부 질화물층(1126)의 경계선들에서 축적되는 전자 전하의 확률을 실질적으로 감소시킴으로써, 일반적인 구조보다 더 낮은 누설 전류를 야기한다.
위에서 설명한 실시예들에서와 같이, 최하부 전하-트래핑층(1124) 및 최상부 전하-트래핑층(1126) 중 어느 하나 또는 양자는 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함할 수 있으며, 예를 들어, 실리콘-과잉 및 산소-과잉 옥시나이트라이드층을 제공하도록 맞춤된 비율과 유량율로 N2O/HN3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 공정에 의해 형성될 수 있다. 다층 전하 저장 구조의 제2 질화물층은 이후 중간 산화물층 상에 형성된다. 최상부 전하-트래핑층(1126)은 최하부 전하-트래핑층(1124)과는 다른 산소, 질소, 및/또는 실리콘의 화학량적 조성물을 가지며, 또한 실리콘-과잉, 산소-부족 최상부 질화물층을 제공하기 위해 맞춤된 비율 및 유량율로 DCS/HN3 및 N2O/NH3 가스 혼합물을 포함하는 공정 가스를 이용하는 CVD 공정에 의해 형성 또는 증착될 수 있다.
산화물을 포함하는 중간 또는 안티-터널링층(1128)을 포함하는 이러한 실시예들에서, 안티-터널링층은 라디컬 산화를 이용하여 선택된 깊이로 최하부 옥시나이트라이드층의 산화에 의해 형성될 수 있다. 라디컬 산화는, 예를 들어, 단일 웨이퍼툴을 이용하여 1000 내지 1100℃의 온도에서, 또는 회분식 반응기(batch reactor) 툴을 이용하여 800 내지 900℃에서 수행될 수 있다. H2와 O2 가스들의 혼합물이 회분식 공정에 대하여 300 내지 500 토르(Tor)의 압력에서, 또는 단일 기상(vapor) 툴을 이용하여 10 내지 15 토르의 압력에서, 단일 웨이퍼 툴을 이용하여 1 내지 2분 동안 또는 회분식 공정을 이용하여 30분 내지 1시간 동안 채용될 수 있다.
마지막으로, 산화물을 포함하는 차단 유전체(1118)를 포함하는 이러한 실시예들에서, 산화물은 임의의 적절한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 차단 유전체(1118)의 산화물은 HTO CVD 공정으로 증착된 고온 산화물이다. 대안적으로, 차단 유전체(1118) 또는 차단 산화물층은 열에 의해 성장될 수 있지만, 이 실시예에서, 최상부 질화물 중 일부가 차단 산화물층을 열에 의해 성장시키는 공정 동안 효과적으로 소비 또는 산화될 것이므로, 최상부 질화물 두께가 조정 또는 증가될 수 있다는 것이 이해될 것이다. 세번째 옵션은 라디컬 산화를 이용하여 선택된 깊이로 최상부 질화물층을 산화시키는 것이다.
최하부 전하-트래핑층(1124)에 대한 적절한 두께는 약 30Å 내지 약 80Å일 수 있으며(변형이 허용됨, 예를 들어 ±10 A), 이중 약 5-20Å가 안티-터널링층(1128)을 형성하기 위해 라디컬 산화에 의해 소비될 수 있다. 최상부 전하-트래핑층(1126)에 대한 적절한 두께는 적어도 30Å일 수 있다. 임의의 실시예들에서는, 최상부 전하-트래핑층(1126)이 130Å 두께까지 형성될 수 있으며, 이중 30-70Å가 차단 유전체(1118)를 형성하기 위해 라디컬 산화에 의해 소비될 수 있다. 비록 다른 비율 또한 가능하지만, 일부 실시예들에서 최하부 전하-트래핑층(1124)과 최상부 전하-트래핑층(1126) 간의 두께의 비율은 대략 1:1이다.
다른 실시예들에서, 최상부 전하-트래핑층(1126)과 차단 유전체(1118) 중 어느 하나 또는 양자가 고유전율(high K) 유전체를 포함할 수 있다. 적절한 고유전율(high K) 유전체들은 HfSiON, HfSiO, 또는 HfO와 같은 하프늄 기초의 재료들, ZrSiON, ZrSiO, 또는 ZrO와 같은 지르코늄 기초의 재료, 및 Y2O3과 같은 이트륨(Yttrium) 기초의 재료를 포함한다.
도 11a에 도시된 실시예에서, MOS 디바이스(1101)는 또한 finFET이며, MOS 디바이스의 소스(1105) 및 드레인(1107)을 연결하는 기판(1106) 상의 표면(1104) 위에 가로놓여진 반도체 재료의 박막 또는 층으로부터 형성된 채널(1103)을 포함한다. 채널(1103)은 또한 3개의 측면 상에서 디바이스의 게이트를 형성하는 핀에 의해 둘러싸여져 있다. 그러나, MOS 디바이스(1101)는 또한, 도 11c에 도시된 바와 같이, 도 1a 내지 도 10에 관하여 위에서 설명된 방법들 또는 실시예들 중 어느 하나에 의해 기판의 표면 내 또는 표면 상에 형성된 평면 디바이스를 포함한다. 예를 들어, 일 실시예에서, MOS 디바이스(1101)는, 기판의 제2 영역(1138)에 형성된 딥웰(1136) 내부에서 도핑된 채널 영역(1134) 위에 가로놓여진 게이트 유전층(1132)과 게이트(1130)를 포함하며, 얕은 트랜치 격리 영역과 같은 격리 영역(1142)에 의해 제1 영역(1140)에서 메모리디바이스(1100)로부터 분리된 FET이다. 임의의 실시예들에서는, MOS 디바이스(1101)를 형성하는 것은 차단층(1118)을 열로 재산화시키면서 MOS 디바이스의 게이트 유전층(1132)을 동시에 형성하기 위해 열산화를 수행하는 것을 포함한다. 일 특정 실시예에서, 방법은 게이트 유전층(1132)과 차단층(1118)을 동시에 질화 처리하기 위해 위에서 설명된 바와 같이 질화 공정을 수행하는 것을 더 포함한다.
도 12는 본 발명의 특정 실시예들에 따라 로직 MOS 디바이스와 통합된 비휘발성 전하 트랩 메모리 디바이스의 제조 과정에 채용된 특정 모듈들의 순서를 도시한 흐름도이다. 도 12를 참조하면, 방법은 기판의 제1 또는 MOS 영역 위에 MOS 디바이스의 패드 유전층을 형성하는 것으로 시작한다(모듈 1202). 패드 유전층은 800℃ 내지 900℃의 온도에서 대략 100Å의 두께로 건식 산화 기법으로 열에 의해 성장되는 것과 같이 임의의 일반적인 기법에 의해 위에 증착 또는 성장될 수 있지만, 이에 한정되는 것은 아니다. MOS 디바이스와 동일한 기판 상에 비평면, 멀티게이트 비휘발성 메모리 디바이스를 포함시키기 위해, 반도체 재료의 박막이 제2, 메모리 디바이스 영역에서 기판의 표면 위에 형성되며, 메모리 디바이스의 소스와 드레인을 연결하는 채널을 형성하기 위해 패터닝된다(모듈 1204). 반도체 재료의 박막은, LPCVD 챔버에서 에피택셜 증착과 같지만 이에 한정하지 않는 임의의 일반적인 기법에 의해 증착되는 실리콘, 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함하지만 이에 한정하지 않는 재료의 단결정으로 구성될 수 있다.
비휘발성 메모리 디바이스의 패터닝된 유전체 스택은 제2, 메모리 디바이스 영역에 걸쳐서 형성되며, 채널에 가로놓여 있지 않은 유전체 스택의 그 부분을 제공하도록 패터닝된다(모듈 1206). 유전체 스택은 일반적으로 터널층, 전하-트래핑층, 및 전하-트래핑층 위에 가로놓여지는 희생 최상부층을 포함한다. 유전체 스택의 개별적인 층들은 실리콘 옥사이드, 실리콘 나이트라이드, 및 산소, 질소, 및/또는 실리콘의 다양한 화학량적 조성물들을 가지는 실리콘 나이트라이드를 포함할 수 있으며, 위에서 설명된 바와 같이 열로 성장된 산화물, 라디컬 산화, 및 CVD 공정과 같지만 이에 한정되지 않는 임의의 일반적인 기법에 의해 증착 또는 성장될 수 있다.
다음으로, 일부 실시예들에서, 희생층은 유전체 스택의 최상부로부터 제거되면서, 패드 유전층이 기판의 제1 영역으로부터 동시에 제거되며(모듈 1208), 게이트 유전층이 기판의 제1 영역 위에 형성되면서, 차단 유전층이 전하-트래핑층 위에 동시에 형성된다(모듈 1210). 일반적으로, 희생층 및 패드층은 제거하기 위한 묽은 HF 용액 또는 BOE 용액과 같은 표준 게이트 예비 세정 화학에 기판을 노출시킴으로써 제거된다. 게이트 유전층과 차단 유전층은 기판과 전하-트래핑층 양자를 산화시킬 수 있는 기법을 이용하여 형성될 수 있다. 일 실시예에서, 게이트 유전층과 차단 유전층은 기판과 전하-트래핑층의 일부를 각각 소비하는 ISSG 또는 플라즈마 기초의 산화와 같은 라디컬 산화 기법을 이용하여 형성된다.
도 13a 및 도 13b에 도시된 다른 실시예에서, 메모리 디바이스는 메모리 디바이스의 소스와 드레인을 연결시키는 기판 상의 표면 위에 가로놓이는 반도체 재료의 박막으로부터 형성된 나노와이어 채널을 포함할 수 있다. 나노와이어 채널은, 약 10 나노미터(nm) 또는 미만, 더욱 바람직하게는 약 6nm 미만인 최대 단면 치수를 가지는 결정질 실리콘 재료의 얇은 조각에 형성된 전도성 채널을 의미한다. 선택적으로, 채널은 채널의 장축에 대하여 <100> 표면 결정 방향을 가지도록 형성될 수 있다.
도 13a을 참조하면, 메모리 디바이스(1300)는 기판(1306) 상의 표면 상에 또는 표면 위에 가로놓이는 반도체 재료의 박막 또는 층으로부터 형성되며, 메모리 디바이스의 소스(1308)와 드레인(1310)을 연결하는 수평 나노와이어 채널(1302)을 포함한다. 도시된 실시예에서, 디바이스는 나노와이어 채널(1302)이 디바이스의 전 측면 상에서 디바이스의 게이트(1312)에 의해 둘러싸여지는 게이트-올-어라운드(gate-all-around(GAA)) 구조를 가진다. 게이트(1312)의 두께(소스에서 드레인 방향으로 측정된)가 디바이스의 유효한 채널 길이를 결정한다.
본 개시에 따라, 도 13a의 비평면 멀티게이트 메모리 디바이스(1300)는 분리된 전하-트래핑 영역을 포함할 수 있다. 도 13b는 기판(1306), 나노와이어 채널(1302), 및 분리된 전하-트래핑 영역을 도시하는 게이트(1312)의 일부를 포함하는 도 13a의 비평면 메모리 디바이스의 일부의 단면도이다. 도 13b를 참조하면, 게이트(1312)는 나노와이어 채널(1302) 위에 가로놓여지는 터널 산화물(1314), 분리된 전하-트래핑 영역, 차단 유전체(1316), 및 메모리 디바이스(1300)의 제어 게이트를 형성하기 위해 차단층 위에 가로놓여지는 게이트층(1318)을 포함한다. 게이트층(1318)은 금속 또는 도핑된 폴리실리콘을 포함할 수 있다. 분리된 전하-트래핑 영역은 터널 산화물(1314)에 근접한 질화물을 포함하는 적어도 하나의 내부 전하-트래핑층(1320)과, 내부 전하-트래핑층 위에 가로놓여진 외부 전하-트래핑층(1322)를 포함한다. 일반적으로, 외부 전하-트래핑층(1322)은 실리콘-과잉, 산소-부족 질화물층을 포함하며, 다수의 전하-트래핑층들에 분산된 다수의 전하 트랩들을 포함하는 반면, 내부 전하-트래핑층(1320)은 산소-과잉 질화물 또는 실리콘 옥시나이트라이드를 포함하며, 그 안의 전하 트랩들의 수를 줄이기 위해 외부 전하-트래핑층에 비해 산소가 풍부하다.
도시된 바와 같은 일부 실시예들에서, 분리된 전하-트래핑 영역은 외부 전하-트래핑층(1322)을 내부 전하-트래핑층(1320)으로부터 분리하는 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은, 중간, 또는 안티-터널링층(1324)을 더 포함한다. 안티-터널링층(1324)은 터널링에서 내부 전하-트래핑층(1320)으로 프로그래밍하는 동안 외부 전하-트래핑층(1322)의 경계선들에서 축적되는 전자 전하의 확률을 실질적으로 감소시킴으로써, 낮은 누설 전류를 야기한다.
위에서 설명된 실시예에서와 같이, 내부 전하-트래핑층(1320)과 외부 전하-트래핑층(1322) 중 어느 하나 또는 양자는 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함할 수 있으며, 예를 들어, 실리콘-과잉 및 산소-과잉 옥시나이트라이드층을 제공하기 위해 맞춤된 비율 및 유량율로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 CVD 공정에 의해 형성될 수 있다. 다층 전하 저장 구조의 제2 질화물층이 이후 중간 산화물층 상에 형성된다. 외부 전하-트래핑층(1322)은 내부 전하-트래핑층(1320)과는 다른 산소, 질소, 및/또는 실리콘의 화학량적 조성물을 가지며, 또한 실리콘-과잉, 산소-부족 최상부 질화물층을 제공하기 위해 맞춤된 비율 및 유량율로 DCS/HN3 및 N2O/NH3 가스 혼합물을 포함하는 공정 가스를 이용하는 CVD 공정에 의해 형성 또는 증착될 수 있다.
산화물을 포함하는 중간 또는 안티-터널링층(1324)을 포함하는 이러한 실시예들에서, 안티-터널링층은 라디컬 산화를 이용하여 선택된 깊이로 내부 전하-트래핑층(1320)의 산화에 의해 형성될 수 있다. 라디컬 산화는, 예를 들어, 단일 웨이퍼툴을 이용하여 1000 내지 1100℃의 온도에서, 또는 회분식 반응기(batch reactor) 툴을 이용하여 800 내지 900℃에서 수행될 수 있다. H2와 O2 가스들의 혼합물이 회분식 공정에 대하여 300 내지 500 토르(Tor)의 압력에서 또는 단일 기상 툴을 이용하여 10 내지 15 토르의 압력에서, 단일 웨이퍼 툴을 이용하여 1 내지 2분 동안 또는 회분식 공정을 이용하여 30분 내지 1시간 동안 채용될 수 있다.
마지막으로 차단 유전체(1316)가 산화물을 포함하는 포함하는 이러한 실시예들에서, 산화물은 임의의 적절한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 차단 유전체(1316)의 산화물은 HTO CVD 공정으로 증착된 고온 산화물이다. 대안적으로, 차단 유전체(1316) 또는 차단 산화물층은 열에 의해 성장될 수 있지만, 이 실시예에서, 최상부 질화물 중 일부가 차단 산화물층을 열에 의해 성장시키는 공정 동안 효과적으로 소비 또는 산화될 것이므로, 외부 전하-트래핑층(1322)의 두께가 조정 또는 증가될 필요가 있을 수 있다는 것이 이해될 것이다.
내부 전하-트래핑층(1320)에 대한 적절한 두께는 약 30Å 내지 약 80Å일 수 있으며(일부 변형이 허용됨, 예를 들어 ±10 A), 이중 약 5-20Å가 안티-터널링층(1324)을 형성하기 위해 라디컬 산화에 의해 소비될 수 있다. 외부 전하-트래핑층(1322)에 대한 적절한 두께는 적어도 30Å일 수 있다. 임의의 실시예들에서는, 외부 전하-트래핑층(1322)이 130Å 두께까지 형성될 수 있으며, 이중 30-70Å가 차단 유전체(1316)를 형성하기 위해 라디컬 산화에 의해 소비될 수 있다. 비록 다른 비율 또한 가능하지만, 일부 실시예들에서 내부 전하-트래핑층(1320)과 외부 전하-트래핑층(1322) 간의 두께의 비율은 대략 1:1이다.
다른 실시예들에서, 외부 전하-트래핑층(1322)과 차단 유전체(1316) 중 어느 하나 또는 양자는 고유전율(high K) 유전체를 포함할 수 있다. 적절한 고유전율(high K) 유전체들은 HfSiON, HfSiO, 또는 HfO와 같은 하프늄 기초의 재료들, ZrSiON, ZrSiO, 또는 ZrO와 같은 지르코늄 기초의 재료, 및 Y2O3과 같은 이트륨 기초의 재료를 포함한다.
도 13c는 축소가능한 비트당 가격(Bit-Cost Scalable) 또는 BiCS 아키텍쳐(1326)에 배열된 도 13a의 수직한 일련의 비평면 멀티게이트 디바이스들(1300)의 단면을 도시한다. 아키텍쳐(1326)는 수직한 일련 또는 스택의 비평면 멀티게이트 디바이스들(1300)로 구성되며, 여기서 각 디바이스 또는 셀은 기판(1306) 위에 가로놓여지며 메모리 디바이스의 소스와 드레인(본 도면에서는 미도시)을 연결하며, 나노와이어 채널(1302)이 전 측면 상에 게이트(1312)에 의해 둘러싸여지는 게이트-올-어라운드(GAA: gate-all-around) 구조를 가지는 채널(1302)을 포함한다. BiCS 아키텍쳐는 층들의 단순한 스택킹과 비교하여 중요한 리소그래피 단계들의 수를 감소시킴으로써, 메모리 비트당 감소된 비용을 가져온다.
다른 실시예에서, 메모리 디바이스는 기판 상에 다수의 도전성, 반도체 층들 위에 또는 층들로부터 돌출된 반도체 재료 내 또는 재료로부터 형성되는 수직 나노와이어 채널을 포함하는 비평면 디바이스이거나 비평면 디바이스를 포함한다. 도 14a의 절단부에 도시된 이러한 실시예의 일 버전에서, 메모리 디바이스(1400)는 디바이스의 소스(1404)와 드레인(1406)을 연결하는 반도체 재료의 실린더에 형성된 수직 나노와이어 채널(1402)을 포함한다. 채널(1402)은 터널 산화물(1408), 전하-트패링 영역(1410), 차단층(1412), 및 메모리 디바이스(1400)의 제어 게이트를 형성하기 위해 차단층 위에 가로놓여진 게이트층(1414)에 의해 에워싸여진다. 채널(1402)은 반도체 재료의 실질적으로 일체 실린더(solid cylinder)의 외부층에 환형 영역을 포함할 수 있으며, 또는 유전체 필러 재료의 실린더에 걸쳐서 형성된 환형층을 포함할 수 있다. 위에서 설명된 수평 나노와이어들에서와 같이, 채널(1402)은 단결정 채널을 형성하기 위해 재결정 폴리실리콘 또는 폴리실리콘을 포함할 수 있다. 선택적으로, 채널(1402)이 결정질 실리콘을 포함하는 경우, 채널은 채널의 장축에 대하여 <100> 표면 결정 방향을 가지도록 형성될 수 있다.
도 14b에 도시된 바와 같은 일부 실시예들에서, 전하-트래핑 영역(1410)은 적어도 터널 산화물(1408)에 가장 근접하는 제1 또는 내부 전하 트래핑층(1416)과 제2 또는 외부 전하 트래핑층(1418)을 포함하는 분리된 전하-트래핑 영역일 수 있다. 선택적으로, 제1 및 제2 전하 트래핑층들은 중간 산화물 또는 안티-터널링층(1420)에 의해 분리될 수 있다.
위에서 설명된 실시예들에서와 같이, 제1 전하 트래핑층(1416)과 제2 전하 트래핑층(1418) 중 어느 하나 또는 양자는 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드를 포함할 수 있으며, 예를 들어, 실리콘-과잉 및 산소-과잉 옥시나이트라이드층을 제공하도록 맞춤된 비율 및 유량율로 N2O/NH3 및 DCS/NH3 가스 혼합물을 포함하는 CVD 공정에 의해 형성될 수 있다.
마지막으로, 제2 전하-트래핑층(1418)과 차단층(1412) 중 어느 하나 또는 양자가 HfSiON, HfSiO, HfO, ZrSiON, ZrSiO, ZrO 또는 Y2O3과 같은 고유전율(high K) 유전체를 포함할 수 있다.
제1 전하-트래핑층(1416)에 대한 적절한 두께는 약 30Å 내지 약 80Å일 수 있으며(일부 변형이 허용됨, 예를 들어 ±10 A), 이중 약 5-20Å가 안티-터널링층(1420)을 형성하기 위해 라디컬 산화에 의해 소비될 수 있다. 제2 전하-트래핑층(1418)에 대한 적절한 두께는 적어도 30Å일 수 있으며, 차단 유전체(1412)에 대한 적절한 두께는 약 30-70Å일 수 있다.
도 14a의 메모리 디바이스(1400)는 게이트 퍼스트 또는 게이트 라스트 방식 중 어느 하나를 이용하여 제조된다. 도 15a 내지 도 15f는 도 14a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 퍼스트 방식을 도시한다. 도 16a 내지 도 16f는 도 14a의 비평면 멀티게이트 디바이스를 제조하기 위한 게이트 라스트 방식을 도시한다.
도 15a를 참조하면, 게이트 퍼스트 방식에서, 차단 산화물과 같은 제1 또는 하부 유전층(1502)은 기판(1506)에서 소스 또는 드레인과 같은 제1의 도핑된 확산영역(1504)에 걸쳐서 형성된다. 게이트층(1508)이 디바이스의 제어 게이트를 형성하기 위해 제1 유전층(1502) 위에 증착되고, 제2 또는 상부 유전층(1510)이 그 위에 형성된다. 위에서 설명된 실시예들에서와 같이, 제1 및 제2 유전층들(1502, 1510)은 CVD, 라디컬 산화에 의해 증착되거나 또는 아래에 놓여진 층 또는 기판의 일부의 산화에 의해 형성된다. 게이트층(1508)은 CVD에 의해 증착된 도핑된 폴리실리콘 또는 증착된 금속을 포함한다. 일반적으로 게이트층(1508)의 두께는 약 40 내지 50Å이며, 제1 및 제2 유전층들(1502, 1510)의 두께는 약 20 내지 80Å이다.
도 15b를 참조하면, 제1 개구(1512)가 가로놓여진 게이트층(1508)과 제1 및 제2 유전층들(1502, 1510)을 통해 기판(1506) 내의 확산 영역(1504)까지 식각된다. 다음, 터널링 산화물(1514), 전하-트래핑 영역(1516), 및 차단 유전체(1518)의 층들이 개구에서 순서대로 증착되며, 상부 유전층(1510)의 표면은 도 15c에 도시된 중간 구조를 생성하기 위해 평탄화 처리된다.
도시되지 않았지만, 위에서 설명된 실시예들에서와 같이, 전하-트래핑 영역(1516)은 터널 산화물(1514)에 근접한 적어도 하나의 하부 또는 최하부 전하-트래핑층과 최하부 전하-트래핑층 위에 가로놓여진 상부 또는 최상부 전하-트래핑층을 포함하는 분리된 전하-트래핑 영역을 포함할 수 있다. 일반적으로, 최상부 전하-트래핑층은 실리콘-과잉, 산소-부족 질화물층을 포함하며, 다수의 전하-트래핑층들에 분포된 다수의 전하 트랩들을 포함하는 반면, 최하부 전하-트래핑층은 산소-과잉 질화물 또는 실리콘 옥시나이트라이드를 포함하며, 내부의 전하 트랩들의 수를 감소시도록 최상부 전하-트래핑층에 비해 산소가 풍부한다. 일부 실시예들에서는, 분리된 전하-트래핑 영역(1516)은 최상부 전하-트래핑층을 최하부 전하-트래핑층으로부터 분리하는 산화물과 같은 유전체를 포함하는 적어도 하나의 얇은, 중간의 또는 안티-터널링층을 더 포함한다.
다음으로, 도 15d에 도시된 바와 같이, 제2 또는 채널 개구(1520)가 터널링 산화물(1514), 전하-트래핑 영역(1516), 및 차단 유전체(1518)를 통해 이방성으로(anisotropically) 식각된다. 도 15E를 참조하면, 반도체 재료(1522)가 그 안에 수직 채널(1524)을 형성하기 위해 채널 개구에 증착된다. 수직 채널(1524)은 반도체 재료의 실질적으로 일체인 실린더의 외부층에 환형 영역을 포함할 수 있으며, 또는, 도 15e에 도시된 바와 같이, 유전체 필러 재료(1526)의 실린더를 에워싸는 개별적인 층 반도체 재료(1522)를 포함할 수 있다.
도 15f를 참조하면, 상부 유전층(1510)의 표면이 평탄화 처리되고, 내부에 형성된 소스 또는 드레인과 같은 제 2, 도핑된 확산 영역(1530)을 포함하는 반도체 재료의 층(1528)은 도시된 디바이스를 형성하기 위해 상부 유전층에 걸쳐서 증착된다.
도 16a를 참조하면, 게이트 라스트 방식에서, 산화물과 같은 유전층(1602)은 기판(1606) 상의 표면 상에 희생층(1604)에 걸쳐서 형성되며, 개구가 유전 및 희생층들을 통해 식각되고 수직 채널(1608)이 그 안에 형성된다. 위에서 설명된 실시예들에서와 같이, 수직 채널(1608)은 다결정 또는 단결정 실리콘과 같은 반도체 재료의 실질적으로 일체인 실린더(1610)의 외부층에 환형 영역을 포함할 수 있거나, 또는 유전체 필러 재료(미도시)의 실린더를 에워싸는 개별적인 층 반도체 재료를 포함할 수 있다. 유전층(1602)은 메모리 디바이스(1400)의 이후에 형성된 게이트층을 가로놓여진 전기적으로 활성화된 층 또는 다른 메모리 디바이스로부터 전기적으로 절연시킬 수 있는 실리콘 옥사이드와 같은 임의의 적절한 유전체 재료를 포함할 수 있다. 희생층(1604)은 유전층(1602), 기판(1606), 및 수직 채널(1608)의 재료에 대한 높은 선택도로 식각되거나 또는 제거될 수 있는 임의의 적절한 재료를 포함할 수 있다.
도 16b를 참조하면, 제2 개구(1612)가 유전 및 희생층(1602, 1604)을 통해 기판(1506)까지 식각되고, 희생층(1604)은 식각되거나 또는 제거된다. 희생층(1604)은 유전층(1602), 기판(1606), 및 수직 채널(1608)의 재료에 대하여 높은 선택도로 식각 또는 제거될 수 있는 임의의 적절한 재료를 포함할 수 있다. 일 실시예에서, 희생층(1604)은 버퍼 산화 식각(BOE)에 의해 제거될 수 있는 실리콘 다이옥사이드를 포함한다.
도 16c 및 도 16d를 참조하면, 터널링 옥사이드(1614), 전하-트래핑 영역(1616), 및 차단 유전체(1618)의 층들이 개구에 순서대로 증착되며, 유전층(1602의 표면은 도 16c에 도시된 중간 구조를 생성하기 위해 평탄화 처리된다. 도 16d에 도시된 바와 같은 일부 실시예들에서, 전하-트래핑 영역(1616)은 적어도 터널 산화물(1614)에 가장 근접한 제1 또는 내부 전하 트래핑층(1616a)과 제2 또는 외부 전하 트래핑층(1616b)을 포함하는 분리된 전하-트래핑 영역일 수 있다. 선택적으로, 제1 및 제2 전하 트래핑층들은 중간 옥사이드 또는 안티-터널링층(1620)에 의해 분리될 수 있다.
다음으로, 게이트층(1622)이 제2 개구(1612)로 증착되고, 상부 유전층(1602)의 표면은 도 16e에 도시된 중간 구조를 생성하기 위해 평탄화 처리된다. 위에서 설명된 실시예들에서와 같이, 게이트층(1622)은 증착된 금속 또는 도핑된 폴리실리콘을 포함할 수 있다. 마지막으로, 개구(1624)가 개별 메모리 디바이스들(1626)의 제어 게이트를 형성하기 위해 게이트층(1622)을 통해 식각된다.
앞에 설명된 명세서에서, 비휘발성 및 MOS 메모리 디바이스들을 통합하기 위한 발명의 다양한 실시예들이 설명되었다. 일 실시예에서, 비휘발성 디바이스의 유전체 게이트 스택은 MOS 디바이스 채널 도펀트들과 게이트 유전층을 형성하기 위한 베이스라인 공정에 영향을 주지 않고 MOS 메모리 공정에 통합될 수 있다. 실시예들이 그렇게 한정되지 않음이 이해되어야 한다. 그러나, 첨부된 청구항에 언급된 바와 같은 발명의 더 넓은 정신 및 범주로부터 이탈되지 않고 다양한 수정 및 변경이 가능하다는 것이 명백하다. 따라서 명세서 및 도면들은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.

Claims (8)

  1. 기판의 제1 영역 위에 MOS 디바이스의 패드 유전층을 형성하는 단계;
    상기 기판의 제2 영역 위의 표면에 놓이는 반도체 재료의 박막으로부터 비휘발성 메모리 디바이스의 채널을 형성하는 단계 ― 상기 채널은 상기 메모리 디바이스의 소스와 드레인을 연결시킴 ―;
    상기 제2 영역 위에 상기 채널에 놓이는 비휘발성 메모리 디바이스의 패터닝된 유전체 스택을 형성하는 단계 ― 상기 패터닝된 유전체 스택은 터널층, 전하-트래핑층, 및 희생 최상부층을 포함함 ―;
    상기 기판의 상기 제2 영역으로부터 상기 희생 최상부층 및 상기 기판의 상기 제1 영역으로부터 상기 패드 유전층을 동시에 제거하는 단계; 및
    상기 기판의 상기 제1 영역 위의 게이트 유전층 및 상기 전하-트래핑층 위의 차단 유전층을 동시에 형성하는 단계;
    를 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 전하-트래핑층은 터널 산화물에 더 근접한 질화물을 포함하는 하부 전하-트래핑층과, 상기 하부 전하-트래핑층에 비해 산소가 부족한 상부 전하-트래핑층을 포함하는 다수의 전하-트래핑층들을 포함하며, 다수의 전하-트래핑층들에 분산된 다수의(majority) 전하 트랩들을 포함하는,
    방법.
  3. 제2항에 있어서,
    상기 게이트 유전층은 고유전율(high K) 게이트 유전체를 포함하는,
    방법.
  4. 제3항에 있어서,
    상기 고유전율(high K) 게이트 유전체에 걸쳐서 금속 게이트층을 형성하는 단계를 더 포함하는,
    방법.
  5. 제3항에 있어서,
    상기 전하-트래핑층은 상기 상부 전하-트래핑층과 상기 하부 전하-트래핑층을 분리하는 중간 산화물층을 더 포함하며, 상기 게이트 유전층은 고유전율(high K) 게이트 유전체를 포함하는,
    방법.
  6. 제5항에 있어서,
    상기 고유전율(high K) 게이트 유전체에 걸쳐서 금속 게이트층을 형성하는 단계를 더 포함하는,
    방법.
  7. 제1항에 있어서,
    상기 채널을 형성하는 단계는 상기 채널의 장축에 대하여 <100> 표면 결정 방향을 가지는 실리콘으로부터 상기 채널을 형성하는 단계를 포함하는,
    방법.
  8. 제1항에 있어서,
    상기 채널 위에 놓이는 비휘발성 메모리 디바이스의 상기 패터닝된 유전체 스택을 형성하는 단계는 상기 패터닝된 유전체 스택을 상기 채널의 복수의 표면들에 걸쳐서 형성하는 단계를 포함하는,
    방법.
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