TWI375331B - Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches - Google Patents

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Description

1375331 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於非揮發性快閃記憶體系統，且更明確 而言，係關於形成利用基板溝槽以減小陣列之總大小的記 憶单元陣列之結構及程序° 【先前技術】 有許多如今所使用的商業上已取得成功的非揮發性記憶
體產品’尤其係以小型卡之形式的產品，其使用一快閃 EEPROM(電可抹除及可程式化唯讀記憶體）單元陣列。通 常使用具有NOR或者NAND架構的陣列。包含一記憶單元 陣列的一或多個積體電路晶片係通常與一控制器晶片組合 以形成一完整記憶體系統。或者，可在包含該記憶單元陣 列之王。P或部分的同一晶片上實施控制器功能之部分或全 部。 在一類峨陣列中，每-個記憶單元具有源極與沒極擴 散之間的刀離通道。將該單元之浮動閘極置放在該通道 之°P刀上並將字線（亦稱為控制閘極）置放在另一通道部 分及該浮動閘極上。眇集 。 匕舉可有效地形成一具有兩個串聯雷 晶體之單元，一個 电a曰體（記憶體電晶體）具有該浮動閘上 的電荷之數量與控制可以^__ 子勒岡上 乂流經該通道之部分的電流之數嗇 的該字線上的電壓之έ 旦右i想& 而另一個電晶體（選擇電晶體） 具有早獨作為其閘極的 } 該字線在"料動閘極上延 八在記憶體系統中的使用及其製造 方法係提供在美國車 吴國專禾】f 帛 5,070,032、5,095,344、 124948.doc 5’315’541、5,343,063 及 5,661,053 與 6,281，075 號中。 此分離通道快閃EEPROM單元之修改添加置放在該浮動 1極一該子線之間的操縱閘極。一陣列之每一個操縱閘極 在垂直於該等字線的一行浮動閘極上延伸。效應係使該字 $免於在讀取或程式化—敎單元時必須同時執行兩個功 能。此等兩個功能係⑴作為一選擇電晶體的閘極，因此需 =適田的電壓來開啟並關閉該選擇電晶體，以及透過該 子線與該年動閘極之間的一電場（電容性）柄合來將該浮動 問極之電壓驅動至一所需位準。通常難以採用單一電壓以 最佳方式來執盯此等功能之兩者。在添加操縱問極的情況 &該字線僅需要執行功能⑴，而添加的操縱間極執行功 月《=*⑺。、快閃EEPR〇M陣列中的操縱閘極之使用係說明在 (例如）美國專利第5,313,421及6,222,762號中。 在有效率地利用積體電路區域之—種特^類型的記憶單 2中，包含兩個浮動閘極’可在二進制狀態(每浮動閉極 :個位W或多個程式化狀態(每浮動閘極一個以上位元)中 作/等閘極之每一個。將該兩個浮動閘極置放在源極與 沒=散之間的該基板通道上，其中在該等擴散之間具有 ::擇電晶體。沿每一行浮動間極包含一操縱閉極並且在 極上沿每一列浮動間極提供一字線。當存取一用 式化的r定浮動閉極時，在包含感興趣的浮動 並上盎：二之另一斤動閉極上的操縱間極係提升到足以使 二Γ2Γ荷位準均可開啟另一浮動間極下的通道 度。此舉有效地消除作為讀取或程式化同-記憶單元 I24948.doc 13753,31 中的感興趣的浮動閉極之因素的另—浮動閉極。例如流 經該單元的電流之數量(其可用以讀取其狀態)因此係與感 興趣的浮動閘極而非同-單元中的另—浮_極上的f荷 之數量成函數關係。 —陣列之範例及操作技術因 18〇、6，1〇3,573 及 6，151，248 具有雙浮動閘極記憶單元的 此係說明在美國專利第5,712 號中 導體
。雙浮動閘極記憶單元陣列係通常完全地形成於一半 基板之一表面上。然而， 專利第6,151，248號另外主要 相對於，、圖6及7說明在該基板表面之溝槽巾並沿鄰近於該 溝槽的該基板之表面區域所形成的記憶單元。美國專利第 6,936,887號亦說明#分形成於基板溝槽中的_記憶單元陣 列。 NAND陣列利用含兩個以上記憶單元（例如“或w個記憶 單元）之串聯N AND串，其係連同一或多個選擇電晶體連接 在個別位元線與一參考電位之間以形成單元之行。字線橫 • 跨越過大量此等行之一列方向上的單元而延伸。藉由使該 NAND串中的其餘單元得以硬開啟以便流過一 nanD串的 電流係取決於儲存在定址單元中的電荷位準，在程式化期 間讀取並確認一行内的一個別單元。作為一記憶體系統之 _ 部分的NAND架構陣列及其操作之範例係見於美國專利案 第 5,570,315、5,774,397、6,046,935、6,522,580、6,888,755 及 6,925,007號。 存在用以使電子透過閘極介電質從該基板行進至該浮動 閘極上的各種程式化技術。最常見的程式化機制係說明在 124948.doc 1375331 藉由Br〇Wn與Brewer編輯的一本書中，書名為"非揮發性半 導體記憶體技術"’由IEEE新聞處出版，具體内容在章節 1 2 第 9至 25 頁（1998)。稱為"Fowler-Nordheim 穿随"（章節 .2.1)的項技術使電子在一高電場之影響下穿隧透過該 浮動閘極介電質，該電場係藉由該控制閉極與該基板通道 之間的電壓差異橫跨介電f而建立。另―項技術，即沒極 區中的通道熱電子注入（通常稱為"熱電子注入，，（章節 U.3))，將自該單元之通道的電子注入鄰近該單元之汲極 的該浮動閘極之一區。稱為"源極側注入"（章節1.2.4)的另 一項技術以一方式控制沿該記憶單元通道之長度的基板表 面電位以為遠離該汲極的通道之區中的電子注入創建條 件。源極側注入係亦由Kamiya等人說明在名稱為，，具有高 閘極主入效率的EPR〇M單元"的一文章中，參見IEDM技術 摘要’ 1982，第741至744頁；並說明在美國專利第 4,622,656及5,313,421號中。在稱為，，彈道注入"的另一程式 化技術中，在一短通道内產生高電場以使電子直接加速至 電荷儲存元件上，如由〇gura等人所說明，"將彈道直接注 入用於EEPROM/快閃記憶體之低電壓 '低電流、高速程式 化步驟刀離閘極單元,，，IEdm 1998，第987至990頁。 用以從浮動閘極電荷儲存元件移除電荷以抹除記憶單元 的兩項技術之一係主要用於以上說明之兩種類型的記憶單 兀陣列之兩者中。一種技術係藉由下列方式抹除該基板： 將適田電壓施加於源極、汲極、基板以及使電子穿隧透過 該浮動閘極與該基板之間的一介電層之一部分的其他閘 124948.doc 1375331 〇 另一項抹除技術透過置放在該浮動閘極與另一閘極之間 的-穿隧介電層將電子從該浮動閘極傳輸至另一閘極。： 以上說明的第一種類型之單元中，為該目的提供一第三閘 極。在以上說明的第二類型之單元(其因操縱閘極之使用 而已經具有三㈣極）中’針對該字線抹除該浮動閘極， :無需添加S四閘極。儘管此後者技術⑽添加欲藉由該
子線加以執行的第二功能，但S在不同時間執行此等功 能，從而避免為適應兩個功能而必須做出折衷。當利用此 等抹除技術之任-項時，將大量記憶單元在—起聚合成在 - ”快閃記億體"中同時加以抹除的最小數目之單元之區 塊。在-種方法中，個別區塊包含足夠的記憶單元來儲存 儲存在磁碟區段中的使用者資料之數量即512個位元 組，加上某些管理資料。若干區塊的立即抹除、缺陷管理 及其他快閃EEPR0M系統特徵係說明在美國專利第 5,297，U8射。在另一種方法中，每一個群組包含足夠的 單元來保持使用者資料之數千個位元組，纟等於可個別程 式化及讀取的資料之8、16或更多個主機區段的價值。操 作此類較大區塊記憶體之範例係提供在美國專利第 6,968,421號令。 代替導電浮動閘極’某些快閃記憶體利用捕獲電子的非 導電之介電材料。在任-情況下，—個別記憶單元包含— 或多個電荷鍺存元件。介電質之使用的範例係說明在上述 美國專利第6,925,〇()7號以及其中參考的文件4介電質捕 124948.doc •10- 獲式電荷記憶單元的情況下，二或多個電荷儲存元件可形 成為橫跨介電質隔開的單一連續介電層之二或多個區◊一 適當電荷儲存介電材料之一個範例係三層氧化物-氮化物· 氧化物（ΟΝΟ)之合成物。另一個範例係富含矽的二氧化矽 材料之單一層。如同在大多數積體電路應用中一樣快閃 EEPROM系统中亦存在用以縮小實施某積體電路功能所需 的矽基板區域之壓力。不斷需要增加可儲存在一矽基板之 給定區域中的數字資料之數量，以便增加一給定大小記憶 卡及其他類型封裝之儲存容量，或同時增加容量並減小大 小。另一種增加資料儲存密度之方法係儲存每記憶單元一 個以上資料位元。此係藉由將一記憶單元臨界電壓範圍之 視囪刀成兩個以上的狀態而實現。使用四個此類狀態允 許每一個電荷儲存元件儲存兩位元資料，八個狀態儲存每 電荷儲存元件三位元資料，並以此類推。舉例而言，一多 個狀態快閃EEPROM結構及操作係說明在美國專利第 5,〇43,940及 5，172,338號中。 【發明内容】 一浮動閘極電荷儲存元件記憶單元陣列係使用其中沿其 側壁置放浮動閘極的溝槽或空腔形成，該等空腔具有在其 間且不覆盍鄰近該等溝槽的基板表面之一閘極介電質。 即，在平面圖中，該等浮動閘極保持在該等溝槽之區域 内。此係較佳藉由將間隔物用作浮動閘極來實現，其令一 浮動閘極材料（例如導電摻雜多晶矽）層係等向性地沈積在 該陣列上並至該尊溝槽中，然後各向異性地姓刻沈積的浮 124948.doc 1375331 動閘極材料之全部，沿溝槽側壁保持的間隔物除外◎導電 控制閘極因此可加以形成於浮動閘極間隔物之間的溝槽 中，及/或選擇電晶體可加以置放在鄰近該等溝槽的基^ 表面區域中，取決於記憶單元所需的準確組態。 此結構之總優點係其基板表面區域之有效率的使用。記 憶單元通道之長度的重要部分係垂直地定向成沿溝槽壁， • 因而減少每一個記憶單元所需要的基板表面區域之數量。 • 可將源極及及極區植入其中的浮動閘極之間的溝槽之底部 中。此浮動閘極結構及形成浮動閘極之方法可用於大範圍 各種類型的快閃記憶體陣列中。例如，若用以形成雙浮動 閘極記憶單元2N0R陣列，則每一個此類單元係採用沿鄰 近溝槽之側壁的兩個浮動閘極以及在基板表面中形成於其 間的一選擇電晶體來形成。若用以形成一 NAND陣列，則 記憶單元電晶體之串聯N A N D串係沿在其中浮動閘極之間 的溝槽之底部中具有連接擴散之溝槽側壁並沿鄰近溝槽之 • 間的基板表面形成。 沿基板溝槽之壁的浮動閘極之此置放的一個特定優點 係，在適當情況下的記憶體架構中，浮動閘極可採用增加 的效率藉由彈道注入加以程式化。即，電子可沿溝槽之間 的基板通道之長度且平行於基板表面而得以加速至直線路 徑中的洋動閘極上，從而以垂直或接近垂直的角度撞擊在 基板溝槽側壁與夾在該浮動開極與該側壁之間的穿隧介電 質之間的’丨面上。因此，不必藉由散射機制重新引導電 子，該散射出現在使用較常用的源極側注入及熱電子注入 124948.doc •12· 1375331 程式化機制期間。藉由避免纏繞在該等溝槽外面且沿基板 表面的子動閘極’並藉由將稍高於該選擇閘極之v丁的一 ㈣施加㈣選擇_ ’可創建高橫向電場’其使通道電 子加速至足以克服穿隨氧㈣阻障的動能m電子之 許夕將撞擊在穿隧氧化物上而不必首先進行散射以便重新 夕引導其動量。該浮動閘極上的高電壓亦可有助於使沿一路 仫的電子在其杈過通道區時加速至該浮動閘極。形成該等 浮動閘極所沿的溝槽之壁可以垂直於基板表面此最佳用 以藉由彈道注入進行有效率的程式化而且允許記憶單元之 大j加以最小化’但是此並不需要。具有垂直側壁的基板 溝槽係藉由各向異性地蝕刻於基板表面_而方便地形成。 而非將浮動閘極形成$記憶單元之電荷儲存元件，可替 代"電電何捕獲材料。例如，可以藉由使用相同的間隔物 技術來沈積ΟΝΟ的中間氮化物層。在氣化物間隔物之任一 側上以一方式形成均勻厚度的氧化物層以提供0Ν0結構。 或者可採用與導電浮動閘極相同的方式形成富含矽的二 氧化矽之間隔物，並且不必在此類介電間隔物上形成在該 等浮動閘極之任一側上所提供的介電層。 本發明之額外方面、優點、具體實施例及特徵係包含在 以下本發明之示範性範例的說明中，應該結合附圖進行本 發明之說明。 本文參考的所有專利、專利申請案、文章、書籍部分、 其他么告案、文件及内容係基於所有目的全部以此引用的 方式併入本文中。就所併入的公告案、文件或内容之任一 124948.doc 1375331 . 者與本中請案文字之間的術語之定義或使用中的任何不一 致或衝突而言’本申請案文字之術語起主導作用。 【實施方式】 記憶體系統 併入本發明之多方面的一示範性記憶體系統一般係說明 在圖1之方塊圖中。大量的個別可定址記憶單元11係配置 在列及行的規則陣列中，儘管其他實體單元配置當然可 订。本文中指定為沿單元陣列i i之行延伸的位元線係透過 線15與位it線解碼器及驅動器電路13電連接。在此說明中 指定為沿單元陣列11之列延料字線係透過線17與字線解 碼器及驅動器電路19電連接。沿陣列丨丨中的記憶單元之行 延伸的操縱閘極係透過線23與操縱閘極解碼器及驅動器電 路21電連接。解碼器13、19及21之每-個透過匯流排25從 一記憶體控制器27接收記憶單元位址。該等解碼器及驅動 電路係亦透過個別控制及狀態信號線29、31及33與控制器 27連接。透過將該解碼器及驅動器電路13與21互連的一匯 流排22來調節施加於操縱閘極及位元線的電壓。 控制器27可透過線35與一主機裝置（未顯示）連接。該主 機可以為個人電腦、筆記型電腦、數位相機、音訊播放 裔、各種其他手持電子裝置及類似物。通常依據若干現有 實體及電性標準之一（例如自pCMCIA、c〇mpactFlashTM協 會MMctm協會的標準）在一卡中實施圖1之記憶體系統。 备以卡格式時，線35在卡上的一連接器中終止，該連接器 與該主機裳置之一互補連接器介接。許多卡之電介面遵循 124948.doc 1375331 ΑΤΑ標準，其中在記憶體系統為磁碟機的情況下該記憶體 系統會顯現為主機。亦存在其他記憶卡介面標準。或者除 卡格式以外’圖1所示的類型之記憶體系統係永久性地嵌 入在該主機裝置中。 依據個別控制及狀態線29、31及33中的控制信號，解碼 器及驅動器電路13、19及21在其陣列η之個別線（如在匯 • 流排25上定址的線）中產生適當電壓，以執行程式化、讀 φ 取及抹除功能。包含電壓位準及其他陣列參數的任何狀態 k號係藉由該陣列11透過相同的控制及狀態線2 9、3 1及3 3 提供至控制器27。電路1 3内的複數個感測放大器會接收指 示陣列11内定址的記憶單元之狀態的電流或電壓位準，並 為控制器27提供關於讀取操作期間線41上之該等狀態的資 訊。通常使用大量的感測放大器以便能夠並聯讀取大量記 憶單元的狀態。在讀取及程式化操作期間，通常透過電路 19母-欠定址一列單元以存取定址列中藉由電路η及η所選 • 擇的若干單元。在抹除操作期間，許多列之每一列中的所 有單元通常一起定址為同時抹除的一區塊。 位元線解碼器及驅動器電路13係透過線15與全域位元線 連接’該專位元線係依次選擇性地與該陣列之源極及沒極 E連接。個別s己憶單元之行之源極及;及極係與用以讀取或 程式化的適當程式化電壓連接以回應透過匯流排25供應的 位址以及線19上的控制信號。 操縱線解碼及驅動電路21透過線23與操縱問極連接 且能夠個別地選擇操縱線並控制其電壓以回應在匯流排25 124948.doc 1375331 上挺供的位址、線3 3中的姑制产站· 甲的控制“號、以及自驅動器及感測 放大器13的資料。 選擇閉極解碼器及藤動g雷政10/i & 久七勃ά電路19係與該字線連接以便個 別地選擇該單元陣列之一 夕J 接者藉由位元線及操縱閘極 解碼器及驅動器電路13及21致 一 级此選疋列内的個別單元以進 行讀取或寫入。
諸如圖1中說明的一記憶體系統之操作係進一步說明在 以上先前技術章節中加以識別的專利中，以及在讓渡給為 本發明之受讓者的SanDisk公司之其他專利中。此外，美 國專利第6,738,289號說明—示範性f料程式化方法。、 雙浮動閘極記憶單元陣列之示範性具體實施例 圖2、3A及3B說明採用藉由間隔物技術加以形成之浮動 閘極在單-積㈣路晶片上形錢示範性職記憶體陣列 之結構，而且圖4提供所得記憶單元之等效電路。主要參 考圖2之平面圖，較佳藉由最初蝕刻長平行溝槽並接著界 定其内的縮短溝槽51至66而在半導體基板5〇之表面49中形 成溝槽51至66之二維陣列。此等溝槽係藉由兩組導電控制 閘極線所交又，該等閘極線具有在χ方向上延伸之長度的 子線69至72以及具有在正交定向丫方向上延伸之長度的操 縱閘極線75至78。視需要地但較佳地，在y方向上的溝槽 51至66之相鄰溝槽之間的基板50之表面49中的凹入部分中 形成導電屏蔽81至92之一陣列。每一個屏蔽係與在其上傳 遞的操縱線75至78之一電連接。此等導電屏蔽及周圍介電 質係週期性地沿最初形成的細長溝槽而放置以形成其中置 124948.doc -16· 13753.31 放浮動閘極之界定長度溝槽51至66。 圖3A及3B說明在溝槽51至66中形成的組件，該等圖分 別係沿圖2之正交定向區段A-A及B-B所取的圖2之剖視 圖。溝槽51至66之每一個包含記憶單元浮動閘極、一選擇 閘極及介電層。以溝槽61為典型溝槽，一介電材料層Mi 覆蓋該溝槽之壁及底部表面。層101係較佳採用二氧化矽 (例如Si〇2)製成。兩個導電浮動閘極ι〇3及ι〇5係形成為沿χ • 方向上的溝槽之相對侧壁的間隔物。在χ方向上用於一介 電層107的浮動閘極與填充此空間的一操縱閘極ι〇9之間留 有足夠的空間。介電層1 07係較佳在通常稱為"όνο”的結 構中採用三層製成’其中二層二氧化矽係在氮化矽（例如 Si3N4)層之相對侧上。應注意，ΟΝΟ層係限於浮動及操縱 閘極之間的區，且避免通道區域。此舉改良記憶單元之耐 久性並減少可藉由隨時間捕獲電荷之其氮化物層引起的雜 訊及干擾現象。 鲁 閘極1 〇3、1 〇5及1 09、沿側壁的介電層1 〇 1以及中間介電 層107—起填充X方向上的溝槽61。埋入式Ν+擴散11〇係在y 方向上伸長並置放在溝槽53、57、61及65下面，從而為記 憶單元提供源極及波極區（其係該等記憶單元之一部分）。 • 其餘溝槽包含同一結構及形式。作為用於以下使用的識 別’相鄰溝槽60包含浮動閘極Ul&113、一操縱閑極ιΐ5 以及採用與溝槽61中的同一方式加以置放的介電層。埋入 式擴散117存在於溝槽60及同一行中的其他溝样下面 該等浮動閘極係較佳藉由下列方式形成：在形成為包含 124948.doc •17- 13753.31 在溝槽内的整個記憶單元陣列上沈積多晶矽材料，並接著 各向異性地蝕刻該層，直至間隔物（例如浮動閘極間隔物 103及105)保持在該等溝槽内。可執行化學機龍光（cMp) 步驟以移除可能保持在基板表面49上的浮動問極間隔物材 肖之任何部分。在此具體實施例中，所得浮動閘極係完全 置放在基板表面49下面的其個別溝槽内。操縱閉極1〇9及 115係亦方便地完全置放在基板表面的下面的其溝槽内。 鲁 導電控制閘極線係置放成橫跨基板表面49上的溝槽。操 縱閘極線75至78橫跨y方向上的溝槽延伸，從而㈣於溝 槽中的操縱閘極以及溝槽之間的導電屏蔽。線77(例如）橫 跨操縱閘極1 0 9及該行中的其他操縱閘極而延伸並與其電 接觸，而且接觸中間導電屏蔽83、87及91。一介電質絕緣 層（未顯示）被置放在操縱閘極線與藉由該等線所交叉的基 板表面49之任何部分之間。介電材料包圍該等操縱閘極 線。線77(例如）具冑置放在其頂部表面上且與該表面共同 • 延伸的兩個介電層121及12 3。層丨2丨係較佳由二氧化矽製 成而且層123係較佳由氮化矽製成。間隔物125及127係沿 導電線77之X方向上的側壁以及線77之頂部上的介電帶ΐ2ι 及123形成。 ’ 字線69至72係橫跨與其垂直的介電質封閉式操縱閘極線 而置放。由於中間介電質的厚度，在字線與操縱閘極線之 間存在很少或不存在耦合。字線係藉由閘極介電（較佳為 =氧化矽）層129進一步與x方向上的溝槽之間的基板表面 分離。鄰近閘極介電層129的字線之區形成記憶單元之選 I24948.doc •18- 1375331 · 擇閉極°選擇電晶體之通道區存在於溝槽之間的閘極介電 層129之相對侧上的基板表面49中。 該等屏蔽係藉由介電層所包圍，該等介電層如沿屏蔽91 之側壁的層131及132(其將該屏蔽與y方向上任一側上的浮 動間極之邊緣分離），以及屏蔽91之底部表面與基板表面 49之間的—層133。底部層133係製成相對較厚以最小化屏 蔽91與基板表面49之間的耦合。另一方面，側層131及132
係製成相對較薄以最大化屏蔽91與該屏蔽之任一側上的浮 動蜀極之邊緣之間的耦合。因為屏蔽9 i係與操縱閘極線77 電連接’所以此提供每一個操縱閘極與同該操縱閘極相同 之行中的浮動閘極之間的增加輕合區域。具有增加耗合比 率之記憶單^將置於-操縱間極上的較大百分比之電壓與 其電容耦合的一浮動閘極耦合。同時，浮動閉極與埋入式 位元線擴散之間的耦合因x方向上的薄浮動閘極而可保持 為較小，此可從圖3A看出。 用於圖2、3A及取陣列的—個特定示範性組態包含形 成於X及y方向上之基板中且因而彼此交又的連續溝槽。浮 動及操縱閘極係置放於X方向溝槽 間的在y方向上伸長的 溝槽中。屏蔽元件係置放於在\方向
石向上伸長的溝槽中，在X 方向上該等溝槽與y方向溝槽相交 X 適當電場介電材料 因此填充屏蔽元件之間的X方向溝槽。 圖2、3A及3B之示範性結構利用 _ ^ 修雜多日日石夕或其他適當 導電材料，其係在程序中的不同點處 &休用五次分離材料沈 積所形成。在以下說明的程序具 實施例中，浮動閘極係 124948.doc 1375331 採用第一次導電材料沈積形成’操縱閘極係採用第二次導 電材料沈積形成，屏蔽元件係採用第三次導電材料沈積形 成，操縱閘極線係採用第四次導電材料沈積形成以及字線 係採用第五次導電材料沈積形成。多晶碎可在加以沈積的 同時進行摻雜，或者，可在不摻雜的情況下進行沈積並接 著在沈積之後進行離子植入。形成字線所採用的最後多晶 . 矽層可加以矽化以便減小所得字線電阻，或基於此目的使 φ 金屬焊接至其頂部表面。或者，字線可完全採用金屬形成 為第五層。 圖4係圖3Α及3Β之-記憶單元之等效電路，以添加的撇 號（）來使用相同的參考數字。將三個電晶體串聯連接在埋 - 入式位元線擴散110,與117,之間。左邊的儲存電晶體包含 浮動閘極113·而且右邊的儲存電晶體包含浮動閘極1〇31。 具有控制閘極71’的一選擇電晶體係在此等儲存電晶體之 間。此處說明的記憶單元之陣列可實質上採用與上述美國 • 專利第6，1 5 U48號之雙浮動閘極記憶單元陣列相同的方式 進行操作。 如圖3 Α所指示，此一記憶單元之基板通道係劃分成三個 片段。一個片段（T1_左）係沿在擴散117與基板表面49之間 . 鄰近於浮動閘極1丨3的溝槽60之垂直側壁》此為所說明的 記憶單元之左邊儲存電晶體之部分。下一片段（Τ2)係沿相 鄰溝槽60及61之壁之間的基板表面49。第三片段（T1 •右）係 沿溝槽61之垂直側壁。溝槽可橫跨該基板表面在乂及丫維上 形成為如處理允許一樣小。結果係橫跨該基板表面在乂方 124948.doc •20· 1375331 向上的記憶單元之很緊密的陣列。因此使每記憶單元的積 體電路區域之數量很小。若採用同一處理比例，則可從橫 跨該基板表面而置放浮動閘極的情況使記憶單元之密度加 倍。同時，可稍微增加選擇閘極通道長度（T1距離）並可顯 著增加浮動閘極通道長度（T1)。 用於圖3A及3B所示的記憶單元之較佳程式化機制係彈 道程式化。即，藉由施加於字線、選擇閘極線、埋入式位 元線擴散以及基板的適當電壓，在實質上平行於基板表面 49之方向上的通道之丁2區内使電子加速。高速電子之路徑 衝擊實質上垂直於其寬平面表面的浮動閘極1〇3或113之 一，此取決於在程式化何浮動閘極。程式化效率可以為高 於較多標準源極側注入的量值級數。較佳的係，無浮動閘 極之任何部分與T2區中的基板表面49重疊，從而使可以干 擾此直接高能量電子路徑的場效之T2區自由。如圖所示， 對於大多數有效率的彈道程式化而言，圖3Α所示的溝槽之 側壁較佳為垂直（垂直於基板表面49)，但另外在基於其他 原因而更為方便的情況下可為稍微傾斜。 存在從浮動閘極移除電荷以抹除記憶單元的若干可行 性，此處提及三種可行性。一種可行性係使電子從浮動閘 極之相對較銳利的頂部邊緣穿隧透過選擇閘極介電質丨29 至鄰近字線71。為此將高抹除電壓放置在字線上。或者， 可透過沿溝槽之垂直表面的浮動介電層抹除一浮動閘極至 垂直通道^刀。為此，將〇至〇·5伏特之範圍内的電壓施 加於位兀線（或可以允許位元線浮動以預防亦對位元線進 124948.doc 1375331 參
行抹除的可能性），將0伏特施加於基板而且將最高2〇伏特 施加在操縱閘極上。另-可行性係透過溝槽之底部上的浮 動間極介電層，在浮動閘極之底部與溝槽之底部下面的埋 入式擴散位元線之間進行抹除。示範性電壓包含位元線上 的5伏特、基板上的0伏特以及操縱閘極上最高15伏特。此 最後替代性具體實㈣具有以過浮_極或選擇間極介 電層之任一者進行抹除的優點，因而避免隨時間從通常影 響程式化及讀取的許多#除操作捕獲此等層+的電荷。 應注意，圖2、3Α及3Β之記憶單元陣列提供xAy方向上 的相鄰浮㈣極之㈣屏蔽。因為操縱閘極在同—溝槽中 的浮動閘極之間延伸至溝槽之底部，所以操縱閘極提供χ 方向上的屏蔽。在y方向上，屏蔽元件81至92提供此類絕 緣。因而顯著減小一浮動閘極上的電荷與可以為讀取錯誤 之來源的相鄒浮動閘極之電場耦合。 製成雙浮動閘極記憶單元陣列之程序 現在說明用以製成圖2、3A及3B之記憶單元陣列的一組 程序步驟（方法）。-早期步驟係從欲在其上形成陣列的表 面將離子（例如硼）植入空白基板。各種能量及劑量的若干 植入允許控制沿所得垂直通道部分T1的摻雜位準。通道之 浮動閘極部分的垂直純允許沿通道長度的此類選擇性捧 雜採用相對容易及可靠結果加以實現。例如，可能需要提 供一深度處的最高離子濃度，該深度與沿浮動閘極通道長 度T1的中途點一致。此將使臨界電壓％在與沿通道長度 T1之任何另一點相比的中點處為最高，從而形成—瓶^ 124948.doc -22. 點’其係藉甴洋動閘極而非藉由埋入式位元線擴散或選擇 ^極來強而有力地控制。就瓶頸點支配記憶單元之特性而 言’將其放置在T1之中點處會保持其遠離其t彈道電子注 入會出現的上部區以及其中可為抹除選擇至埋入式位元線 擴散的穿隧之下部區。 ,具有増加的深度之負離子梯度可加以安裝在基板表面附 近’此對於增強程式化期間使用的熱電子之產生有利。此 外，控制通道之轉角處的摻雜位準（其中間隙存在於選擇 閘極與浮動閘極之間)可以產生不支配記憶單元之特性的 間隙。 在植入之後，薄二氧化矽層係生長在其中形成陣列的基 板之表面之區上。此作為用於接著在氧化物層上加以沈積 的氮化矽層之緩衝物。氮化物層係接著遮罩並蝕刻成具有 在y方向上延伸的長度之帶的圖案，較佳而言，該等帶之 間在X方向上具有最小寬度及間距，此對於所用的特定程 序之微影及其他方面而言為可行。接著將氮化物帶作為遮 罩，各向異性地蝕刻掉基板表面之區域以及氮化物帶之間 的薄氧化物層。具有實質上垂直壁的溝槽係藉由此蝕刻步 驟在基板中形成至稍大於所需的浮動閘極垂直通道長度T1 的深度。最後在此等溝槽之一中形成每一行溝槽51至 66(圖 2)。 一厚氧化物層係接著等向性地沈積在氮化物帶上的陣列 之整個區内並至該等溝槽中。此氧化物層係接著各向異性 地姓刻以留下沿溝槽及氮化物帶之共同側壁的氧化物間隔 124948.doc -23- 1375331 二，積的氧化物層之厚度以及银刻係選擇為在以向上 田B隔物之間留下窄空間。此等間隔物及氮化物帶係接著 作植入遮罩。透過該等間隔物之間的此遮罩使各種能量 =埋入式N+植入（使用（例如）珅）進行至該等溝槽之底部 位疋線擴散係因此形成為沿7方向上的溝槽之底部延 的帶。作為升向溫度處另外的處理步驟之結果，植入的 ㈣後來在X方向上向外擴散，從而形成位^線擴散HO、 117等，如圖3Α及3Β所示。 氧化物間隔物、氮化物帶及其下面的氧化物因此得以蝕 刻掉…氧化物廣係接著生長在整個記憶體陣列區域上至 8⑽至1Q⑽的厚度，其遵循該基板表面之階梯式輪廓。 該等溝槽内的此層之部分最後變為圖从請之氧化物層 W卜第-多晶石夕層（Poly 1}係接著在該陣列區域上等向性 地沈積至從10 nm至20 nm的厚度。此層係接著各向異性地 返回蝕刻以留下間隔物帶，其沿溝槽侧壁於y方向上連續 地延伸並且係在該溝槽内於χ方向上隔開。後來移除此等 多晶石夕帶之長度之部分以留下該陣列之間隔物浮動閑極。 -ΟΝΟ層係接著形成於該陣列區域上，保持為浮動閉極 之多晶矽間隔物帶上的部分形成圖3Α及3Β之互聚介電層 m。為形成該0Ν0層，5至6 nm厚的氧化物層係首先沈 積、生長或既生長又沈積。一5至7 nm氮化物層係接著沈 積在該氧化物層上。一最終5至6 nm厚的氧化物層係接著 生長、沈積或既生長又沈積在該氮化物層上。可在形成該 等氧化物層之每一層之後執行一高溫氧化物稠化步驟。或 124948.doc •24· 1375331 者，此可在下列情況下加以省略：後來在該程序中包含高 溫退火步驟’因為其亦執行稠化任務。 一第二多晶矽層（Poly 2)係各向異性地沈積在該陣列區 域上至足以完全填充p〇iy 1之όνο塗布帶之間的溝槽之厚 纟。接著執行一CMP步驟以移除所有材料下至該基板表 面。此舉留下在y方向上延伸的Poly 2之帶，其在後來加以 分離時形成圖3A及3B之操縱閘極109、115等。 • 接下來的若干步驟形成—氮化物料並制該遮罩以钱 刻Poly 1及Poly 2帶、包圍該等帶的介電層以及具有在乂方 向上延伸的長度之帶中的基板。所得x方向溝槽之深度係 較佳與較早浮動閘極溝槽敍刻相同。較佳執行非優先姓刻 • 以便採用約相同的速率來蝕刻Poly 1、P〇丨y 2、氧化物 層、ΟΝΟ層以及石夕基板之每一項。其係在此等溝槽中後來 形成屏蔽元件51至66(圖2)0此蝕刻會分離p〇iy 1及1>〇卜2 帶，如圖3A及把所示。❿且因為所得操縱間極係在y方向 • 上彼此絕緣，所以後來形成操縱閘極線75至78(圖2、3八及 3B)以在行中將其連接在一起。 . 接著，在該陣列區域上形成一介電層，例如藉由生長一 氧化物層並等向性地沈積氧化物以在χ方向溝槽内產生不 . 等厚度的介電層13丨、132及133(圖3Β)。一第三多晶矽層 (P〇iy 3)係接著沈積在此氧化物上至χ方向溝槽中。該區域 係接著再次經受CMP以移除多晶矽及氧化物下至該基板表 面。其餘為完全在χ方向溝槽内於χ方向上延伸的Poly 3 帶，以及將Poly 3帶與基板溝槽壁分離的氧化物◊此等 124948.doc •25- 1375331
Poly 3帶係後來分離以留下屏蔽8 1至92。 實際上，下一系列步驟執行此操作。較佳的係，χ方向 上之所得屏蔽之長度大於鄰近溝槽51至66之寬度，此為圖 2之平面圖中的情況，儘管另外可以使其大小相同。採取 如此仃動意指需要移除小於所使用的程序之線寬度的p〇iy 3帶之片段。因此，在該陣列區域上形成一蝕刻遮罩，其 中依據程序線寬度之開口係在欲加以移除的p〇ly 3帶之區 上對準。接著沿y方向上的此等開口之至少邊緣形成間隔 物以使該開口變窄。透過此等受限開口曝露的p〇ly 3帶之 部分係接著藉由各向異性蝕刻步驟而移除，從而留下個別 屏蔽81至92。 下一系列步驟形成操縱閘極線75至78。一第四多晶矽層 (Poly 4)係沈積在該陣列區域上。一蝕刻遮罩係接著以在y 方向上延伸的帶之形式形成於p〇ly 4層上以覆蓋欲保持並 變為線75至78的層之部分。因為此遮罩並未與先前形成的 其他το件對準，所以需要使其餘p〇ly 4帶之寬度比程序之 線寬度窄。因此可以容忍\方向上的某程度之未對準。 可藉由下列方式獲得此等窄遮罩開口：首先在Poly 4層 上形成一氧化物遮罩’其中帶在其間於乂方向上具有等於 所使用的程序之最小線寬度的寬度及空間。氧化物材料之 間隔物係接著沿該等開口之邊緣形成以使該等開口變窄。 一氮化物層係接著透過氧化物間隔物之間的變窄開口沈積 在氧化物材料上並至p〇ly 4層上。此結構係接著經受CMp 下至氧化物材料，從而留下在y方向上延伸的氮化物帶， 124948.doc -26 · 1375331 其具有所需操縱閘極線之寬度。接著藉由選擇性蝕刻來移 除氮化物帶之間的氧化物材料。接著透過所得氮化物遮罩 各向異性地蝕刻Poly 4層以從Poly 4層移除材料，氮化物 帶存在所處的位置除外。結果係操縱閘極線75至78。 氮化物遮罩帶係較佳留在p〇ly 4帶上的適當位置處，如 圖3A及3B所示。氧化物間隔物係接著沿p〇ly 4以及氮化物 帶之堆疊之側形成以便提供Poly 4帶（操縱閘極線）與欲在 其上形成的字線之間的足夠絕緣。藉由氮化物層提供的添 加至該堆疊之高度會導致間隔物（圖3人之125、127等）達到 Poly 4帶（圖3 A之操縱閘極線77等）之區中的足夠厚度。 接著，一氧化物層係生長、沈積或既生長又沈積以便在 該基板之曝露表面上形成選擇閘極介電層129(圖3Α)β 一 第五多aa石夕層（Poly 5)係接著沈積在從中形成字線69至72 的該陣列區域上。採用與以上說明用以採用p〇ly 4層形成 窄操縱閘極線75至78的相同方式’可將p〇ly 5層分成比所 使用的處理之最小線寬度窄的字線。此遮罩係當然定向成 使其帶在X方向上延伸。使所得多晶矽帶之寬度變窄的此 程序因此允許y方向上之所得P〇ly 5線之某程度的未對準。 依據標準處理技術，另外的步驟（未顯示）包含形成第一 組金屬線，其係藉由週期性地與沿其長度之多晶矽操縱閘 極線75至78連接的介電層所分離；以及形成第二組金屬 線’其係沿字線69至72之長度而連接。 雙浮動閘極記憶單元陣列之替代性具體實施例 存在許多修改，纟可針對以上說明的保持其優點並提供 124948.doc •27· 1375331 • · ,、他優點的架構及程序而進行…修改係使該基板中的溝 槽比圖3A及3B所不的溝槽淺，並使浮動及操縱閘極結構 延伸至該等溝槽以外在該基板表面以及形成於該基板表面 上的任何控制閘極介電材料上達一距離。此類記憶單元陣 列係顯不在圖5中，其係對應於用於以上說明的具體實施 例之圖3A之斷面圖的一斷面圖。圖％示的結構之元件係 與藉由圖3A中的相同參考數字所識別的元件相同或本質上 相同，而且不同元件以相同參考數字作為其配對物但添加 以雙撇號（"）。 圖5之具體實施例的主要優點係，若此等閘極保持同一 大=時，則減小與該記憶單元之浮動問極相對的基板通道 部分T1·左及丁 1-右之县声而一 之長度而不減小洋動閘極與操縱閘極之 間的搞合區域。此舉需要增加單元之浮動閉極與操縱閉極 的：合比率，因為該等浮動閑極之每一個與該基板之間的 電谷性耗合之數量传在兮卜$ 係在該比率之分母中而且該等浮動及掉 縱閘極之間的輕合之位準俜 ’、 體通道長度T2。 ^在刀子中。不必影響選擇電晶 圖5結構之另一優點係該等浮動閉極之每一個與該字線 之間的增加重疊。浮動閘極U3 ^ 权多區域（例如）位於字線 門… 此可以增加該等浮動閘極與該等字線之 間的福。，取決於其間的介電質之性質及厚度4 1==::期間將該等浮動閘極與埋人式位元線擴 二：通道耗合，從而增強抹除。該等字線因此亦可用 協助在程式化期間控制該等浮動閉極之電麼，例如藉由 124948.doc •28· 1375331 提供起始一字線之列中的該等浮動閘極之程式化所需要的 最小浮動閛極電壓。 另外’該字線與其列中的該等浮動閘極之間的增加輕合 允許該字線在讀取期間採用交流（AC)信號加以驅動並驗證 其列中的操作以便減少雜訊。此技術係說明在美國專利第 6,850,441 號中。 從類似於圖3A及3B之具體實施例的圖5應注意，操縱閘 極線（例如線76)橫跨y方向上的陣列延伸，與其交叉的操縱 閘極及中間屏蔽元件（例如操縱閘極丨〗5以及包含操縱閘極 115的溝槽60(圖5中的60，，）之任一侧上的屏蔽元件86及 9〇(圖2))電接觸。因為該等屏蔽元件係形成於基板表面 49(參見圖3B)處或下面的頂部表面上，所以圖5之上升的 閘極結構使操縱閘極線76等上升至操縱閘極丨丨5等上，並 接著下降至y方向上的操縱閘極之兩側上以與屏蔽元件％ 等電接觸。 圖5之修改陣列可藉由以上說明用於圖2、3A及3B之陣 列的程序採用某些修改而實施^為導致浮動及操縱閘極在 該基板表面上延伸，纟一早期步财於該基板表自上形成 的氮化物遮罩係隨沈積第-多晶矽層(Poly 1)而留在適當 位置此氮化物遮罩係用以银刻溝槽至#表面在此修改 中未使其如以剛—樣深。在y方向上延伸並覆蓋記憶單元 之選擇閘極區的氮化物遮罩帶之厚度係控制為等於尺寸 P浮動/操縱閘極結構之頂部與基板表面49之間的所需 距離。P°ly 1係接著沈積在該等氮化物遮罩帶上並至基板 124948.doc -29- 1375331 溝槽及其藉由氮化物帶加以形成的垂直延伸部分。由P〇ly 1層之各向異性蝕刻產生的浮動閘極間隔物接著延伸至該 等氮化物帶之頂部，在該基板表面上達距離因此後來 移除氮化物遮罩帶。 因為氮化物遮罩帶在形成浮動閘極間隔物後保持，所以 可在此時將氮化物帶及浮動閘極用作植入遮罩來植入埋入
式位元線擴散。因為該等浮動閘極比植入離子所透過的溝 槽之寬度窄’所以在沈積Poly }之前在圖3 A及3]5程序之以 上說明中形成的氧化物間隔物係不需要。因此可以省略形 成並移除該等氧化物間隔物所需要的添加步驟。
右需要使操縱與浮動閘極輕合比率#以增加但維持字線 (選擇閘極）與浮動閘㈣合比率為較低，則可改變圖5所示 的字線及其選擇閘極結構。圖6及7顯示減小與浮動閉極的 輕合區域之選擇閉極結構的三個不同範例，其中藉由相同 參考數字來識別與圖5所示的元件相同或本質上相同的元 減小與該等浮動閉極搞合時，不必減小選擇閉極通 首先參考圖6，以導雷妯祖,, a JL- 4$ PB ,, ''摻雜多晶矽）個別地形 成選擇閘極（例如閘極135及 * « ,.., )。此荨選擇閘極係因此後 來藉由在X方向上沿一列纪 _ °隐早7L延伸的一水平字 139以及接觸個別選擇閘極 予線導體 姐产如之向下延伸的導體141及143遠 接在-起。與沿選擇_ 及143連 區域可保持為較小，因為可以开，的浮動閉極之輕合的 141、143蓉If叮 y成薄選擇閘極。垂直部分 141、1434亦可以採用摻 芏且4刀 ’、多日日矽製成，而水平部分139 124948.doc 係採用金屬製成。或者， 部可採用金屬製成。 字線部分139 141、143等之全 圖7顯示另一修改，其中 圖6怀_ 成涛選擇閘極147及149 ,如 中二然後分離地形成第二層151及153，其在此斷面 窄邊缘^形。三角形部分係、與鄰近該等浮動閘極之上部 乍透緣的表面定向，其中在兩者 促逸 κ間具有4介電層，此舉 進抹除洋動閘極至選擇閘極。 動 仁疋同時最小化選擇與浮 勒閘極之間的耦合《個別選擇閘+ 评闲徑、-°構係因此藉由導電字 線（例如較佳為金屬的字線155， 社 ^ 3向下以接觸選擇閘極 、”。構的部分）所連接。 儘管圖2至7之具體實施例係說明為利用n〇r架構中的雙 閘極記憶單元作為特定範例，但是應瞭解所說明的溝槽閑 極結構亦可利用於其他記憶單元陣列組態。 NAND記憶單元陣列之具體實施例 以上說明的用以形成溝槽中的浮動閘極之間隔物技術的 使用亦可用以形成具有NAND架構的記憶單元陣列。圖8顯 示一項NAND具體實施例，該圖為透過串聯連接的記憶單 兀之NAND串的一部分之斷面。一系列溝槽163、i65、a? 及169係形成於半導體基板161之表面159中。在溝槽之側 壁及底部上形成一介電層之後，採用以上說明的方式，在 摻雜多晶矽材料（自Poly 1)之間隔物之每一溝槽中形成兩 個浮動閘極。圖8之說明中包含八個此類浮動閉極丨7丨至 17 8。在形成間隔物浮動閘極之後，藉由離子植入形成源 極及汲極擴散181至189。或者，離子植入可發生在沈積浮 124948.doc 31 1375331 動閘極之前但在形成溝槽之後。 在洋動閘極171至178之曝露表面以及溝槽之間的基板表 面159上形成介電層之後，形成字線控制閘極以在垂直於 記憶單元串之方向的一方向上橫跨該陣列而延伸。實際 上，該陣列係由並列行中的大量此類記憶單元串構成該 等行具有橫跨該等記憶單元串沿記憶單元之列延伸的字 • 線。因為存在與每一個浮動閘極交又的一分離字線，所以 籲 兩個此類字線需要形成於溝槽163、165 ' 167及169之每一 個而非較早說明的具體實施例之單一操縱閘極中。 因此子線係採用按順序沈積並钱刻的兩個多晶石夕層形 成。一第一字線多晶矽層2)覆蓋整個陣列，包含延 伸至浮動閘極之間的溝槽中。在p〇iy 2層上形成的遮罩允 許其在一圖案中進行移除，該圖案留下一第一組字線191 至194，每隔一個字線沿記憶單元串。在採用介電質覆蓋 此等字線之曝露表面之後，下一多晶石夕層（p〇ly 3)係沈積 • 在該陣列上’包含至溝槽之其餘空間中。Poly 3層係接著 遮罩並蝕刻以留下一第二組字線197至2〇1，其係該陣列之 其餘字線。因A字線並非與該等記憶單元串之其他組件自 對準而幻冓槽分別包含四個彡晶石夕層及五個介電層，所以 &該記憶單^之方向上的溝槽之大小在-些情況下需要 大於所使用的程序之最小解析度元件。 如圖9一樣提供圖82NAND記憶單元串的等效電路，其 中為對應元件提供具有添加的撇號（，）之同一參考數字。每 記憶單元串之端部通常係切換電晶體2〇5及2〇7以選擇性 124948.doc •32· 1375331 地將該記憶單元串與其全域位 70線及參考電位（例如接地） 連接。 結論 儘管已相對於本發明之示範性 耗性具體實施例說明本發明之 各方面，但是應瞭解，本發明古 赞月有權在所附申請專利範圍之 全部範疇内受到保護》 【圖式簡單說明】 _ 圖1以方塊圖形式說明其中可竇始太麻ΒΒ·ν办 φ Τ』貫施本發明之各方面的快 閃EEPROM系統； 圖2係一部分構造的雙浮動閘極記憶單元陣列之平面 ran · 圖， 圖3 A及3B係分別在圖2之區段A_A及B_B處所取的該圖之 結構的一項具體實施例之斷面圖； 圖4係圖2、3 A及3 B的陣列之雙浮動閘極記憶單元之等 效電路圖； • 圖5係在圖2之區段A-A處所取的該圖之結構的另一項具 體實施例之斷面圖； 圖6及7亦為在圖2之區段a_a處所取的該圖之結構的斷 面圖，其顯示圖5之具體實施例的修改； • 圖8係沿一 NAND陣列中的記憶單元之記憶單元串所取的 另一具體實施例之斷面圖；以及 圖9係圖8之NAND串的一等效電路圖。 【主要元件符號說明】 11 單元陣列 124948.doc -33- 1375331 13 位元線解碼器及驅動器電路 15 線 17 線 19 字線解碼器及驅動器電路 21 操縱閘極解碼器及驅動器電路 22 匯流排 23 線 25 匯流排 27 記憶體控制器 29 控制及狀態信號線 31 控制及狀態信號線 33 控制及狀態信號線 35 線 41 線 49 表面 50 半導體基板 51 溝槽/屏蔽元件 52 溝槽/屏蔽元件 53 溝槽/屏蔽元件 54 溝槽/屏蔽元件 55 溝槽/屏蔽元件 56 溝槽/屏蔽元件 57 溝槽/屏蔽元件 58 溝槽/屏蔽元件 124948.doc -34- 1375331 • · 59 溝槽/屏蔽元件 60 溝槽/屏蔽元件 60" 溝槽 61 溝槽/屏蔽元件 62 溝槽/屏蔽元件 63 溝槽/屏蔽元件 64 溝槽/屏蔽元件 65 溝槽/屏蔽元件 66 溝槽/屏蔽元件 69 字線 70 字線 71 字線 7Γ 控制閘極 71" 字線 72 字線 75 操縱閘極線 76 操縱閘極線 77 操縱閘極線 78 操縱閘極線 81 導電屏蔽/屏蔽元件 82 導電屏蔽/屏蔽元件 83 導電屏蔽/屏蔽元件 84 導電屏蔽/屏蔽元件 85 導電屏蔽/屏蔽元件 124948.doc •35- 1375331 124948.doc 86 導電屏蔽/屏蔽元件 87 導電屏蔽/屏蔽元件 88 導電屏蔽/屏蔽元件 89 導電屏蔽/屏蔽元件 90 導電屏蔽/屏蔽元件 91 導電屏蔽/屏蔽元件 92 導電屏蔽/屏蔽元件 101 介電材料層/介電層/氧化物層 103 浮動閘極/浮動閘極間隔物 103' 浮動閘極 105 浮動閘極/浮動閘極間隔物 107 介電層 109 操縱閘極 110 埋入式N+擴散/位元線擴散 110' 埋入式位元線擴散 111 浮動閘極 113 浮動閘極 113' 浮動閘極 115 操縱閘極 117 埋入式擴散 117' 埋入式位元線擴散 121 介電層/介電帶 123 介電層/介電帶 125 間隔物 loc -36- 1375331 • ·
127 間隔物 129 閘極介電層 131 側層/介電層 132 側層/介電層 133 底部層/介電層 135 閘極 137 閘極 139 導體/水平部分/字線部分 141 導體/垂直部分/字線部分 143 導體/垂直部分/字線部分 147 薄選擇閘極 149 薄選擇閘極 151 第二層 153 第二層 155 字線 159 表面 161 半導體基板 163 溝槽 165 溝槽 167 溝槽 169 溝槽 171 浮動閘極 172 浮動閘極 173 浮動閘極 124948.doc -37- 1375331 124948.doc 174 浮動閘極 175 浮動閘極 176 浮動閘極 177 浮動閘極 178 浮動閘極 181 源極及汲極擴散 182 源極及汲極擴散 183 源極及汲極擴散 184 源極及汲極擴散 185 源極及汲極擴散 186 源極及汲極擴散 187 源極及汲極擴散 188 源極及汲極擴散 189 源極及汲極擴散 191 第一組字線 192 第一組字線 193 第一組字線 194 第一組字線 197 第二組字線 198 第二組字線 199 第二組字線 201 第二組字線 205 切換電晶體 207 切換電晶體 loc -38-

Claims (1)

1375331 f〇〇·月7跑替換頁 -------. 第096134923號專利申請案 t文申請專利範圍替換本(100年7月） . 十、申請專利範園： 一種形成於半導體材料上的非揮發性記憶體，其包括： 一矩形溝槽陣列，其係沿橫跨該半導體材料之一頂部 表面的彼此正交之第一及第=方向延伸至該何體材二 之該頂部表面中，個別溝槽在該第一方向上具有一斷面 形狀，其包含若干第一相對壁’該等第一相對壁實質上 垂直於該頂部表面並藉由實質上平行於該頂部表面之— 底部表面在其底部接合，該個別溝槽在該第二方向上具 有-斷面形狀，其包含在頂部及底部表面之間延伸的第 二相對壁， 一對電荷儲存元件，其係形成為沿個別溝槽之該等第 #對壁的間隔物，該等溝槽具有在其間於該第一方向 上但不延伸至該第-方向上的該等溝槽以外超出該等第 相對壁的工間’该電荷儲存元件對在該個別溝槽之第 二相對壁間與在該第二方向上延伸， • 一至少第—導電控制閘極，其係採用-方式置放在該第 一方向上的該等電荷儲存元件之間的該等溝槽内以個別 地電場輕合於該溝槽中的該等電荷儲存元件之至少一 並且利用一介電質而自該溝槽之該底部表面中分 離該等第-導電控制閘極係連接於在該第二方向上延 伸的第一導電控制線，以及 擴政區，其係定位在該半導體材料内至少在第一 :向上的該電荷儲存元件對間的該等個別溝槽之該底部 處該等溝槽之該離子擴散區沿該第二方向連接在 124948-1 〇〇〇722.doc 一起以作為位元線。 2.如請求们之記憶體’其另外包括第二導電控制閉極， 其係置玫在該第-方向上的該等溝槽之間的該頂部表面 之區域上並且連接於在該第一方向上延伸之第二控制 線0 3·如請求項2之記憶體’其中該等第二導電控制閉極係電 場與該半導㈣㈣合㈣橫跨該頂部表面之該等區域 以形成該第-方向上的該等溝槽之間的選擇電晶體。 ::項1之β己隐體，其中該等第一導電控制閘極係電 场搞5於料㈣溝槽巾的料電荷儲存元件之一者但 不電場耦合於另一者，而且另外- 極，其係採用一方式置 一 控制閘 在該第一方向上的該等電荷儲 子：牛之間的該等溝槽内以個別地電場輕合於該 的該另-電荷儲存元件但不電場輕合於該一者， -導電控制閉極係連接於在該第二方 電控制線。 7 «7弟一導 5. 如請求们之記憶體，其中該等 浮動間極。 了儲存几件包含導電 6·如請求項丨之記憶體，其中該等電 該等溝槽内於該頂部表面處或下面。子几係、包3在 7 憶體，其中該等電荷儲存元件採用-方 式延伸至該頂部表面上的該等溝槽 等第二導電控制_。 卜以電場輕合於該 8.如請求項7之記憶題，其中該等第二導電控制閘極係亦 124948-1000722.doc 53.31 電場與該半導體材料耦合於 叮柄〇 %忑表面之該等區域，以形成 該第-方向上的該等溝槽之間的選擇電晶體並且該等 第二控制線在該第一方向上延伸。 9.如請求項1之記憶體，其另外包括置放在該第二方向上 的鄰近溝槽之間之該半導體材料㈣屏蔽而且電連接於 置放成在其上傳遞的該等第一控制線。 !〇.如請求項1之記憶體’其額外地包括置於沿著位在該第 。上之該;冓槽之間的該頂部表面之該半導體材料内 之額外離子擴散區域。 -種形成於-半導體材料上的非揮發性記憶體， 括： /、匕 -矩形溝槽陣列，其係沿橫跨該半導體材料之一頂部 表面彼此正交的第-及第二方向延伸至該半導體材料之 该頂部表面中，該等個別溝槽具有藉由一實質上平面底 部表面在一底部所接合的第一實質上平面相對壁之該第 方向上的-斷面形狀，該個別溝槽在該第二方向上具 有一斷面形狀，直白人 八L 3延伸在该頂部及底部表面之間的 第二相對壁， 兩個浮動閘極，复抱VL t # 八係b溝槽之該等第一相對壁置放在 個別溝槽内’該等溝样且右 再價/、有在其間而且不延伸至該等溝 槽以外超出該第-方向上的該等第一相對壁之一第一介 電層’其中該等浮動閘極係採用導電摻雜多晶矽而形成 作為間隔物， 的該兩個浮動 控制閘極’其係置放在該第-方向上 124948-1000722.doc 年爲曰修正替换If J 難 7 "- 閘極之間的個別溝槽内而且具有在其間的—第二介電 層， 第組導電線，其具有在該第二方向上延伸的長度 並且連接於沿該第二方向的該等控制閘極， 離子擴散區，其係定位在該半導體材料内在該等個別 溝槽之該等底部處， 選擇閘極，其係置放在該第 的 擇 表 faj 該頂部表面上而且在其間具有—第三介電層，該選 閘極係經由該第三介電層與該半導體材料之該頂部 面場輕合，以及 第』導電線，其具有在該第一方向上延伸的長度 並且與沿該第一方向的該等選擇閘極連接， 藉此該個別記憶單元陣列具有在該第一方向上的鄰近 溝槽之離子擴散區之間之該半導體材料中延伸的通道 區。 12.如請求項丨！之非揮發性記憶體，μ該等浮動間極及控 制閘極係3在實質上與該頂部表面共同延伸的該等溝 槽内。 A如請求項U之非揮發性記憶體，^該㈣動閘極及控 制間極延伸至料_以外在該頂部表面上達-距離， 即使得該等浮動閘極與該等選擇閘極電場_合的 距離。 A如請求項13之非揮純記憶體，其t該等㈣閘極延伸 至該等溝槽以外在該等選擇閘極上達—距離。 124948-1000722.doc / 丄 0 請求項11之非揮發性記憶體，其另外包括導電屏蔽， 其係置放在該第二方向上的該等溝槽之間並且在該半導 體内至實質上與該溝槽陣列之深度而且與在其間的一第 四介電層共同延伸的-深度，並且與該等導電屏蔽電連 接，藉此在該第二方向上的該等浮動閘極之間提供電屏 蔽。 16.如請求項15之非揮發性記憶體，其中與該等導電屏蔽之 U等電連接包含才黃跨該冑導電屏蔽延伸並與其接觸的該 第一組導電線。 如-月求項11之非揮發性記憶體，纟中該溝槽包括具有在 該第一方向上延伸並在該第一方向上隔開的長度之該半 導體材料中的連續通道，該等溝槽係沿其長度藉由置放 在其間的一絕緣介電質而形成於該等連續通道内。 α如請求項14之非揮發性記憶體，其中該等選擇閘極係實 質上完全沿該等浮動閘極在該頂部表面上延伸的該距離 延伸的該第二組導電線之一整體部分。 19. ㈣求項14之非揮發性記憶體，其中該等選擇間極具有 顯者小於該等浮動閘極在該頂部表面上延伸的該距離之 一厚度而且係藉由穿過料浮動閘極在該頂部表面上延 伸的該距離之導體連接至該第二組導電線。 20. 如請求項19之非揮發性記憶體，其中該等選擇問極與該 第二組導電線之間的該等導體係與置放成與在該頂部表 面上延伸的該等浮動閘極之上部邊緣相對的表面而成 形，該等表面與該頂部表面形成銳角。 124948-1000722.doc 正替換頁 21如請求項U之記憶體，其中該電荷儲存元件對在該個別 溝槽之該第二相對壁間的該第二方向上延伸。 22. 一種形成於-半導體材料上的非揮發性記憶體，其包 一矩形溝槽陣列，其係沿橫跨該半導體材料之一頂部 表面彼此正父的第一及第二方向延伸至該半導體材料之 該頂部表面中，該等個別溝槽具有藉由一實質上平面底 部表面在一底部所接合的實質上平面第一相對壁之該第 一方向上的-斷面形狀，該個別溝槽在該第二方向上具 有一斷面形狀’其包含在該頂部及底部表面之間延伸的 第二相對壁， 兩個電荷儲存元件，其係沿個別溝槽之該等第一相對 壁置放在個別溝槽内而且不延伸至該等溝槽以外超出該 第一方向上的該等第—㈣壁，其t該等電荷儲存元^ 係為間隔物之形式， 第一及第二控制閘極，其係置放在該第一方向上的嗜 兩個電荷儲存元件之間的個別溝槽内，該第一控制問2 係電場耦合於一個别溝槽中的該等電荷儲存元件之一 者，而且該第二控制閘極係電場耦合於該溝槽中的該 電荷儲存元件之另一者， ^ 一第-組導電線，其具有在該第二方向上延伸的長度 並且連接於沿該第二方向的該等第一控制閘極， -第二組導電線’其具有在該第二方向上延伸的長度 並且連接於沿該第二方向的該等第二控制閘極以及又 124948-1000722.doc -6 - 1375331 23. 24. 25.
26. 27.
離子擴散區，其係定位在該半導體材 龙姑 卞导髖材枓内於該等個別 溝槽之該等底部處而且沿該第一方 仏^ 方向上的該等溝槽之間 的該頂部表面。 如請求項22之記憶體，其中該等電荷健存元 動閘極。 ’、守电汗 =請求項22之記憶體，其中該等電荷儲存元件係置放成 實質上完全在該頂部表面下面的該等溝槽内。 如請求項22之記憶體’其中該電荷儲存㈣對在該個別 溝槽之該第二相對壁之間的該第二方向上延伸。 如請求項22之記憶體，其中-複數㈣連接之記憶體單 疋串在橫跨-複數之溝槽與在沿著該等$最大遠離並離 子擴散中的個別串中的第一及第二邊界之該第—方向中 形成’至少該第—邊界個別地與各自的位元線連接。 -種在-半導體基板上製成—非揮發性記憶單元陣列之 方法，其包括： 在該基板之一表面中形成一第一組溝槽，其係在一第 一方向上隔開並在-第二方向上橫跨該基板表面伸長， 該等第一及第二方向係彼此正交， 在該第-組溝槽之至少底部表面中沿其長度形成源極 及汲極區， 將第一材料等向性地沈積在該第一組溝槽上並至其 中， 、 採用一方式各向異性地移除該沈積的第一材料以留下 沿該第-組溝槽之相對側壁的間隔物，在其間於該第一 124948-1000722.doc v7w換頁i . ，其中該等間隔物變為該記憶單元陣列 ，以及 方向上具有空間 之電荷儲存元件 :成導電第—控制極，其延伸在位於該等間隔物及 電第一控制閘極線間的該第一組溝槽中的該第二方向 上，該導電第-控制閘極線在其與該第—控制閘極電 接的該第二方向上延伸。 28.如清求項27之方法，其另外包括在該第二方向上的該第 -組溝槽之間的該基板内形成導電屏蔽，並且其中形成 該等導電控制閘極線包含形成在該等屏蔽上且與其 觸的該等線。 〃、 29’如請求項28之方法’其中形成該等導電屏蔽包含在該第 -方向上的該等第—組溝槽之間的該基板之該表面中形 成-第二組溝槽，而且然後在該第二組溝槽中形成該等 導電屏蔽。 30.如請求項27之方法，其另外包括： 在沈積該第一材料之前，在至少該第一方向上的該等 溝槽之間形成一第二材料， 然後沈積該第一材料於該第二材料上而且於該第一組 溝槽上並至其中， 採用一方式各向異性地移除該沈積的第—材料以留下 沿該等溝槽之相對侧壁以及該等溝槽上的該第二材料之 壁的間隔物，以及 然後移除該沈積的第二材料，藉此留下在該基板之該 表面上延伸一距離的該等間隔物。 124948-1000722.doc • 8 - 外包括 3l*如請求項30之方法，其另 2該第-方向上的該等溝槽之間的空間中形成導電第 一控制閘極連同於該第-方向上在與其電連接之第二控 制閘極上延伸的第-护制門 工 該等第二控制閘極係 形成為電％耦合於該第一方 上的該等溝槽之間的該基 板表面以及電場耦合於在 次丞孜之該表面上延伸一距離 的該等電荷儲存元件。 距離 32.Γ求項Μ之方法，其中該等第二控制閘極及第二控制 巧極線係鞛由-共同程序形成為一單' 结構。 .如請求項27之方法，其中沈 負乐材料包含沈積多晶 矽，其中所得多晶矽之雷片 _ 電何儲存；件間隔物變為導電浮 勒間極。 4.如明求項27之方法’其中該導電第-控·極與導電第 =閉：線之形成包括電連接該導電第-控制閉極與 導電第一控制閘極線。 35·如請求項27之方法，谁一牛 步^括在該第一方向及該溝槽 外部形成選擇閘極以及將 將該選擇閘極連接至在該第一 向伸長及在該第二方向分隔之字元線。 36. —種在一半導體基板上贺 裏成非揮發性記憶單元陣列之 方法，其包括： 在。亥基板之一表面中报&、，塞 Τ形成溝槽，其係在一第一方向上 隔開並在一第二方向上橫路兮装妃主 上 J上橫跨該基板表面伸長，該等第一 及第二方向係彼此正交， ， 在該等溝槽之至少底邱矣^ 底邛表面中沿其長度形成源極及汲 124948-1000722.doc 1375331 k月邊替換頁 極區， 橫跨該基板沈積第一多晶矽材料並將其沈積至該第— 組溝槽中， 採用一方式各向異性地移除該沈積的第一多晶矽材料 以留下沿該等溝槽之相對側壁的導電間隔物，其間於該 第一方向上具有空間， 在該等間隔物之間的該等空間中形成控制閘極， 將該等間隔物分成浮動閘極，以及 在該第一方向上的該等溝槽之間的該基板表面上形成 選擇閘極並將其連接至在該第一方向上伸長且在該第二 方向上隔開的字線。 37. —種在一半導體基板上製成一非揮發性記憶單元陣列之 方法’其包括： 在該基板之一表面中形成一第一組溝槽，其係在一第 方向上隔開並在一第二方向上橫跨該基板表面伸長， 該等第一及第二方向係彼此正交， 在該第-組溝槽之至少底部表面中沿其長度形成源極 及没極區， 検跨該基板沈積第一多晶矽材料並將其沈積至該第一 組溝槽中， 采用方式各向異性地移除該沈積的第一多晶石夕材料 以留下沿相對側壁在該第一組溝槽内的區，其並不延伸 。亥第方向上的該等第一组溝槽以外而留下該第一方 向上的該等多晶矽區之間的空間， 124948-1000722.doc •10· 1375331 在該第一組溝槽内的該等空間 料， 在該第-方向上伸長並在該第二方向上隔開的該基板 表面以及第-與第二多晶矽材料中形成一第二組溝槽， 該第二組溝槽之-深度係實質上等於該第—組溝槽之— 深度，藉此將該第一多晶矽之側壁區分成個別浮動閘 極，
在該第-方向上的該等浮動閘極之間的該第二組溝槽 中形成導電材料， s 形成導電材料帶，其係在該第二方向上伸長並在該第 一方向上隔開以在該第—組溝槽中的該第二多晶矽材料 以及該第二組溝槽中的該導電材料上傳遞並與其接觸， 以及 在該第一方向上的該第一溝槽之間的該基板表面上形
中形成V二多晶石 成選擇閘極並將其連接至在該第一方向上伸長且在該第 一方向上隔開的字線。 124948-1000722.doc
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