TWI651834B

TWI651834B - 非揮發性記憶體及其製造方法

Info

Publication number: TWI651834B
Application number: TW105140719A
Authority: TW
Inventors: 盧皓彥; 陳世憲; 柯鈞耀; 英傑徐
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2016-01-04
Filing date: 2016-12-08
Publication date: 2019-02-21
Also published as: DE102016101082A1; US10784276B2; DE102016101082B4; US20190096903A1; US10141323B2; US20170194342A1; TW201725666A; CN107026173B; CN107026173A

Abstract

提供一種半導體裝置。該半導體裝置包含一第一主動區、一第二主動區以及一第三主動區、一第一多晶矽區、一第二多晶矽區、一第三多晶矽區、一第一摻雜區以及一第二摻雜區。該第一主動區、該第二主動區以及該第三主動區彼此分開且平行。該第一多晶矽區配置在該第一及第二主動區上方。該第二多晶矽區配置在該第一及第二主動區上方。該第三多晶矽區配置在該第二及第三主動區上方。該第一摻雜區在該第二主動區中且於該第一多晶矽區與該第二多晶矽區之間。該第二摻雜區在該第二主動區中且於該第二多晶矽區與該第三多晶矽區之間。

Description

非揮發性記憶體及其製造方法

本揭露係關於一種非揮發性記憶體及其製造方法。

非揮發性記憶體(non-volatile memory，NVM)裝置，諸如快閃記憶體及電氣可抹除可程式化唯讀記憶體(electrically erasable programmable read only memory，EEPROM)為本技術領域所熟知。當關掉系統或裝置時，NVM裝置不會失去其資料。隨著對小尺寸可攜式電氣裝置諸如蜂巢式電話的需求增加，對嵌入式記憶體有迫切需要。因為高性能嵌入式記憶體的高速與寬匯流排寬度能力(其排除晶片間通信)，高性能嵌入式記憶體在超大型積體電路(very-large-scale integration，VLSI)或特大型積體電路(ultra large scale integration，ULSI)中是重要組件。因此，想要開發一種NVM裝置，其係與互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)邏輯製程完全可相容且具有低功率消耗、改良之寫入效率、低成本及高封裝密度。

本揭露之實施例提供一種半導體裝置，其包含一第一主動區、一第二主動區以及一第三主動區、一第一多晶矽區、一第二多晶矽區、一第三多晶矽區、一第一摻雜區以及一第二摻雜區。該第一主動區、該第二主動區以及該第三主動區彼此分開且彼此實質上平行配置。該第一多晶矽區配置在該第一主動區及該第二主動區上方。該第二多晶矽區配置在該第一主動區及該第二主動區上方。該第三多晶矽區配置在該第二主動區及該第三主動區上方。該第一摻雜區在該第二主動區中且於該第一多晶矽區與該第二多晶矽區之間。該第二摻雜區在該第二主動區中且於該第二多晶矽區與該第三多晶矽區之間。本揭露之實施例提供一種半導體裝置，其包含一第一井區、一第二井區、一第三井區、一第一閘極區、一第二閘極區、一第三閘極區、一第四閘極區以及一第一汲極區。該第二井區平行於該第一井區延伸。該第三井區平行於該第一與該第二井區延伸。該第一閘極區放置在該第一井區上方。該第二閘極區放置在該第二井區上方且連接至該第一閘極區。該第三閘極區放置在該第三井區上方。該第四閘極區放置在該第二井區上方且連接至該第三閘極區。該第一汲極區係在該第二井區內且於該第二閘極區與該第四閘極區之間。本揭露之實施例提供一種非揮發性記憶體陣列，其包含一第一記憶體單元對以及相鄰於該第一記憶體單元對的一第二記憶體單元對。該第一記憶體單元對以及該第二記憶體單元對連接至一相同位元線。該第一記憶體單元對以及該第二記憶體單元對連接至不同字元線。

現在使用特定語言描述圖式中所繪示之本揭露之實施例、或實例。然而應當理解的是，不意圖藉此限制本揭露的範圍。在所述實施例中的任何替換及修改，以及在此文件中描述之原理的任何進一步應用視為本揭露相關之技術領域具有通常知識者正常會想到者。可能遍及實施例重複參考編號，但這並不是說一定需要將一個實施例的該(等)特徵施用到另一個實施例，即使它們共享相同的參考編號。圖1A繪示根據本揭露的一些實施例的一非揮發性記憶體陣列1之俯視圖。參考圖1A，非揮發性記憶體陣列1包含複數個位元單元A、B、C，以及被絕緣區(未編號)彼此分開之主動區10至13。為了方便及簡潔，於圖1A中僅顯示非揮發性記憶體陣列1的一部分。位元單元A包含一多晶矽區20以及摻雜區30、31。多晶矽區20放置在彼此直接相鄰之主動區10與11上方。摻雜區30在主動區11中且在多晶矽區20的一側，而摻雜區31在主動區11中且在多晶矽區20的另一側。於操作時，主動區10作為一字元線。再者，摻雜區30可作為一汲極區或一位元線，而摻雜區31可作為一源極區或一源極線。在一實施例中，多晶矽區20與主動區10之間的一重疊區與多晶矽區20與主動區11之間的一重疊區的一比值係大於一(1)。位元單元B包含一多晶矽區21以及摻雜區31、32。多晶矽區21放置在主動區10與11上方。摻雜區31在主動區11中且在多晶矽區21的一側，而摻雜區32在主動區11中且在多晶矽區21的另一側。於操作時，主動區10作為一字元線。再者，摻雜區31可作為一源極區或一源極線，而摻雜區32可作為一汲極區或一位元線。如圖1A所繪示，位元單元B位在直接相鄰於位元單元A處且他們共享相同源極線31。在一實施例中，多晶矽區21與主動區10之間的一重疊區與多晶矽區21與主動區11之間的一重疊區的一比值係大於1。位元單元C包含一多晶矽區22以及摻雜區32、33。多晶矽區22放置在彼此直接相鄰之主動區11與12上方。摻雜區32在主動區11中且在多晶矽區22的一側，而摻雜區33在主動區11中且在多晶矽區22的另一側。於操作時，主動區12作為一字元線。再者，摻雜區32可作為一汲極區或一位元線，而摻雜區33可作為一源極區或一源極線。如圖1A所繪示，位元單元C位在直接相鄰於位元單元B處且他們共享相同位元線32。在一實施例中，多晶矽區22與主動區12之間的一重疊區與多晶矽區22與主動區11之間的一重疊區的一比值係大於1。為了例示說明，圖1A中顯示之非揮發性記憶體陣列1包含數個位元單元。在位元單元的配置中，若各位元單元與其之相鄰位元單元共享相同源極線，該位元單元的多晶矽區與該相鄰位元單元的多晶矽區在一相同主動區對上方延伸。再者，若各位元單元與其之相鄰位元單元共享相同位元線，該位元單元的多晶矽區與該相鄰位元單元的多晶矽區在一不同主動區對上方延伸。在一非揮發性記憶體的一寫入操作期間，取決於非揮發性記憶體的設計，對一選定字元線(主動區)施加一約3至8伏特(V)的正電壓。另外，取決於所欲待寫入邏輯狀態(邏輯值1或0)，對一選定位元線施加一0V或3至8V的電壓。在一些現有非揮發性記憶體陣列中，由於各位元單元與其之相鄰位元單元共享一相同位元線，兩個相鄰位元單元的主動區應分開以避免將一非所欲邏輯值寫入到該兩個相鄰位元單元的一者中。然而，分開之主動區將增加非揮發性記憶體陣列的總面積，及因此增加製造成本。在本揭露中，由於若兩個相鄰位元單元共享一相同位元線，他們的多晶矽區會在一不同主動區對上方延伸，則可避免錯誤地寫入操作而無需將兩個相鄰位元單元的該等主動區分開。例如，若想要將一邏輯值0寫入位元單元B中，一正電壓係施加至字元線WL1(主動區10)，而一0V的電壓係施加至位元線32。由於位元單元C的多晶矽區22在主動區11及12上方延伸，而位元單元B的多晶矽區21在主動區10及11上方延伸，邏輯值0將不會錯誤地寫入位元單元C中。因為非揮發性記憶體陣列1的該等主動區彼此平行連續地延伸，本揭露之非揮發性記憶體陣列1具有一與現有非揮發性記憶體陣列相比係較小之面積。在一實施例中，本揭露之非揮發性記憶體陣列1的一位元單元係約莫45%小於一現有非揮發性記憶體陣列所具者。藉由減少各位元單元的面積，也可降低一嵌入有非揮發性記憶體陣列1之晶片的總面積以及製造成本。圖1B係根據本揭露的一實施例沿線X-X’擷取圖1A中所顯示非揮發性記憶體陣列1的一部分之剖面圖。圖1B中所顯示之非揮發性記憶體1包含一基板(未顯示)、一井區11以及位元單元A、B及C之各者的一部分。基板可以是一p型摻雜基板、或一n型摻雜基板，其意指半導體基板可經n型或p型雜質摻雜。該基板係自矽、砷化鎵、矽鍺、矽碳、或在半導體裝置加工中使用的其它已知半導體材料形成。雖然在中所呈現之經繪示實例中使用一半導體基板，在其他替換性實施例中，可使用磊晶生長半導體材料或絕緣體上矽(SOI)層作為基板。本技術領域中已知，摻雜物雜質可植入一半導體材料中以形成一p型或一n型材料。取決於摻雜物的濃度，一p型材料可進一步分類成p++(非常高摻雜)型材料、p+(高摻雜)型材料、p(中摻雜)型材料、p−(輕摻雜)型材料、p—(非常輕摻雜)型材料。若稱一材料為一p型材料，其係經p型雜質摻雜且其可以是p++型材料、p+型材料、p型材料、p−型材料、p−−型材料的任一者。類似地，一n型材料可進一步分類成n++型材料、n+型材料、n型材料、n−型材料、n−−型材料。若稱一材料為一n型材料，其係經n型雜質摻雜且其可以是n++型材料、n+型材料、n型材料、n−型材料、n−−型材料的任一者。p型材料的摻雜物原子包括例如硼。在n型材料中，摻雜物原子包括例如磷、砷、及銻。可透過離子植入製程完成摻雜。當與光微影製程耦合時，藉由將原子植入暴露的區域中並遮蓋其他區域的方式可在選定的區域中實施摻雜。也可使用熱驅動或退火循環以利用熱擴散來擴大或延伸一先前摻雜區。作為替換者，半導體材料的一些磊晶沉積允許磊晶製程期間之原位摻雜。本技術領域也已知可透過某些材料，諸如薄氧化物層完成植入。井區11在位元單元A、B及C中連續地延伸。佔井區11的摻雜濃度以及擴散可隨著製程與設計變化而變化。一p型材料或一n型材料的摻雜濃度可在自10¹⁴ 個原子/cm³ 至10²² 個原子/cm³ 之範圍，例如一具有高於約10¹⁸ /cm³ 濃度的p+/n+材料。可使用一些其它濃度範圍，諸如一具有低於10¹⁴ 個原子/cm³ 摻雜濃度的n−−/p−−材料、一具有自10¹⁴ 個原子/cm³ 至10¹⁶ 個原子/cm³ 範圍之摻雜濃度的n−/p−材料、一具有自10¹⁶ 個原子/cm³ 至10¹⁸ 個原子/cm³ 範圍之摻雜濃度的n/p材料、一具有自10¹⁸ 個原子/cm³ 至10²⁰ 個原子/cm³ 範圍之摻雜濃度的n+/p+材料、以及一具有高於10²⁰ 個原子/cm³ 範圍之摻雜濃度的n++/p++材料。可使用進一步替換濃度範圍，諸如一具有約10¹⁵ 至10¹⁸ /cm³ 範圍之摻雜濃度的n−−/p−−材料、以及一n−/p−材料，其具有之摻雜濃度係5至100倍濃於一n−−/p−−材料的濃度。位元單元A包含一閘極區20’、一閘極介電層40、一汲極區30、一源極區31以及一輕摻雜區50。閘極區20’放置在井區11上方，以及閘極介電層40放置於閘極區20’與井區11之間。根據本揭露之一實施例，閘極介電層40是藉由例如但不限於熱氧化，而生長在基板的井11上之二氧化矽。其他合適的閘極介電材料可包括，例如氧化物-氮化物-氧化物(ONO)或化合物氧化矽。閘極區20’可包含但不限於一摻雜多晶矽。再者，可在閘極區20’上可形成矽化物(未顯示)，以減少接觸電阻。汲極區30以及源極區31具有相同傳導性類型且係在井區11內。汲極區30可具有一汲極接點(圖中未顯示)。源極區31可具有一源極接點(圖中未顯示)。汲極區30以及源極區31二者都是藉由植入具有相同傳導性類型，諸如一n型之雜質的離子至井區11中所形成。例如，汲極區30以及源極區31可藉由植入濃度在約1×10¹⁹ /cm³ 與約2×10²¹ /cm³ 之間的一n型摻雜物，諸如磷形成。替換地，也可使用其他n型摻雜物，諸如砷、銻或其組合。輕摻雜區50以及源極區31具有相同傳導性類型且係在井區11內。輕摻雜區50的濃度係低於源極區31所具者。類似地，位元單元B包含一閘極區21’、一閘極介電層41、一源極區31、一汲極區32以及輕摻雜區50。閘極區21’放置在井區11上方，以及閘極介電層41放置於閘極區21’與井區11之間。根據本揭露之一實施例，閘極介電層41是藉由例如但不限於熱氧化，而生長在基板的井11上之二氧化矽。其他合適的閘極介電材料可包括，例如氧化物-氮化物-氧化物(ONO)或化合物氧化矽。閘極區21’可包含但不限於一摻雜多晶矽。再者，可在閘極區21’上可形成矽化物(未顯示)，以減少接觸電阻。位元單元B與位元單元A共享一相同源極區31。位元單元B的汲極區32的傳導性類型係相同於源極區31所具者。汲極區32可具有一汲極接點(圖中未顯示)。汲極區32是藉由植入具有相同傳導性類型，諸如一n型之雜質的離子至井區11中所形成。例如，汲極區32可藉由植入濃度在約1×10¹⁹ /cm³ 與約2×10²¹ /cm³ 之間的一n型摻雜物，諸如磷形成。替換地，也可使用其他n型摻雜物，諸如砷、銻或其組合。類似地，位元單元C包含一閘極區22’、一閘極介電層42、一汲極區32、一源極區33以及輕摻雜區50。閘極區22’放置在井區11上方，以及閘極介電層42放置於閘極區22’與井區11之間。根據本揭露之一實施例，閘極介電層42是藉由例如但不限於熱氧化，而生長在基板的井11上之二氧化矽。其他合適的閘極介電材料可包括，例如氧化物-氮化物-氧化物(ONO)或化合物氧化矽。閘極區22’可包含但不限於一摻雜多晶矽。再者，可在閘極區22’上可形成矽化物(未顯示)，以減少接觸電阻。位元單元B與位元單元C共享一相同汲極區32。位元單元C的源極區33的傳導性類型係相同於汲極區32所具者。源極區33可具有一源極接點(圖中未顯示)。源極區33是藉由植入具有相同傳導性類型，諸如一n型之雜質的離子至井區11中所形成。例如，源極區33可藉由植入濃度在約1×10¹⁹ /cm³ 與約2×10²¹ /cm³ 之間的一n型摻雜物，諸如磷形成。替換地，也可使用其他n型摻雜物，諸如砷、銻或其組合。圖1C係根據本揭露的一實施例沿線Y-Y’擷取圖1A中所顯示非揮發性記憶體陣列1的一部分之剖面圖。圖1C中所顯示之非揮發性記憶體1包含一基板(未顯示)、一井區12以及位元單元C的一部分。井區12在位元單元C中連續地延伸。佔井區12的摻雜濃度以及擴散可隨著製程與設計變化而變化。一p型材料或一n型材料的摻雜濃度可在自10¹⁴ 個原子/cm³ 至10²² 個原子/cm³ 之範圍，例如一具有高於約10¹⁸ /cm³ 濃度的p+/n+材料。可使用一些其它濃度範圍，諸如一具有低於10¹⁴ 個原子/cm³ 摻雜濃度的n−−/p−−材料、一具有自10¹⁴ 個原子/cm³ 至10¹⁶ 個原子/cm³ 範圍之摻雜濃度的n−/p−材料、一具有自10¹⁶ 個原子/cm³ 至10¹⁸ 個原子/cm³ 範圍之摻雜濃度的n/p材料、一具有自10¹⁸ 個原子/cm³ 至10²⁰ 個原子/cm³ 範圍之摻雜濃度的n+/p+材料、以及一具有高於10²⁰ 個原子/cm³ 範圍之摻雜濃度的n++/p++材料。可使用進一步替換濃度範圍，諸如一具有約10¹⁵ 至10¹⁸ /cm³ 範圍之摻雜濃度的n−−/p−−材料、以及一n−/p−材料，其具有之摻雜濃度係5至100倍濃於一n−−/p−−材料的濃度。位元單元C包含一閘極區22’’、一閘極介電層42’、一汲極區32’、一源極區33’、一第一輕摻雜區50’以及一第二輕摻雜區51。閘極區22’’放置在井區12上方，以及閘極介電層42’放置於閘極區22’’與井區12之間。根據本揭露之一實施例，閘極介電層42’是藉由例如但不限於熱氧化，而生長在基板的井12上之二氧化矽。其他合適的閘極介電材料可包括，例如氧化物-氮化物-氧化物(ONO)或化合物氧化矽。閘極區22’’可包含但不限於一摻雜多晶矽。再者，可在閘極區22’’上可形成矽化物(未顯示)，以減少接觸電阻。汲極區32’以及源極區33’具有相同傳導性類型且係在井區12內。汲極區32’可具有一汲極接點(圖中未顯示)。源極區33’可具有一源極接點(圖中未顯示)。汲極區32’以及源極區33’二者都是藉由植入具有相同傳導性類型，諸如一n型之雜質的離子至井區12中所形成。例如，汲極區32’以及源極區33’可藉由植入濃度在約1×10¹⁹ /cm³ 與約2×10²¹ /cm³ 之間的一n型摻雜物，諸如磷形成。替換地，也可使用其他n型摻雜物，諸如砷、銻或其組合。第一輕摻雜區50’以及源極區33’具有相同傳導性類型且係在井區12內。第一輕摻雜區50’的濃度係低於源極區33’所具者。第二輕摻雜區51以及源極區33’具有相同傳導性類型且係在井區12內。第二輕摻雜區51的濃度係低於第一輕摻雜區50’所具者。閘極區22’與第二輕摻雜區51形成一電容器。圖1D係根據本揭露的一實施例沿線Z-Z’擷取圖1A中所顯示非揮發性記憶體陣列1的一部分之剖面圖。圖1D中所顯示之非揮發性記憶體1包含一基板(未顯示)、一井區10以及位元單元A及B之各者的一部分。井區10在位元單元A及位元單元C中連續地延伸。佔井區10的摻雜濃度以及擴散可隨著製程與設計變化而變化。一p型材料或一n型材料的摻雜濃度可在自10¹⁴ 個原子/cm³ 至10²² 個原子/cm³ 之範圍，例如一具有高於約10¹⁸ /cm³ 濃度的p+/n+材料。可使用一些其它濃度範圍，諸如一具有低於10¹⁴ 個原子/cm³ 摻雜濃度的n−−/p−−材料、一具有自10¹⁴ 個原子/cm³ 至10¹⁶ 個原子/cm³ 範圍之摻雜濃度的n−/p−材料、一具有自10¹⁶ 個原子/cm³ 至10¹⁸ 個原子/cm³ 範圍之摻雜濃度的n/p材料、一具有自10¹⁸ 個原子/cm³ 至10²⁰ 個原子/cm³ 範圍之摻雜濃度的n+/p+材料、以及一具有高於10²⁰ 個原子/cm³ 範圍之摻雜濃度的n++/p++材料。可使用進一步替換濃度範圍，諸如一具有約10¹⁵ 至10¹⁸ /cm³ 範圍之摻雜濃度的n−−/p−−材料、以及一n−/p−材料，其具有之摻雜濃度係5至100倍濃於一n−−/p−−材料的濃度。位元單元A包含一閘極區20’’、一閘極介電層40’、一汲極區30’、一源極區31’、一第一輕摻雜區50’’以及一第二輕摻雜區51’。閘極區20’’放置在井區10上方，以及閘極介電層40’放置於閘極區20’’與井區10之間。根據本揭露之一實施例，閘極介電層40’是藉由例如但不限於熱氧化，而生長在基板的井10上之二氧化矽。其他合適的閘極介電材料可包括，例如氧化物-氮化物-氧化物(ONO)或化合物氧化矽。閘極區20’’可包含但不限於一摻雜多晶矽。再者，可在閘極區20’’上可形成矽化物(未顯示)，以減少接觸電阻。汲極區30’以及源極區31’具有相同傳導性類型且係在井區10內。汲極區30’可具有一汲極接點(圖中未顯示)。源極區31’可具有一源極接點(圖中未顯示)。汲極區30’以及源極區31’二者都是藉由植入具有相同傳導性類型，諸如一n型之雜質的離子至井區10中所形成。例如，汲極區30’以及源極區31’可藉由植入濃度在約1×10¹⁹ /cm³ 與約2×10²¹ /cm³ 之間的一n型摻雜物，諸如磷形成。替換地，也可使用其他n型摻雜物，諸如砷、銻或其組合。第一輕摻雜區50’’以及源極區31’具有相同傳導性類型且係在井區10內。第一輕摻雜區50’’的濃度係低於源極區31’所具者。第二輕摻雜區51’以及源極區31’具有相同傳導性類型且係在井區10內。第二輕摻雜區51’的濃度係低於第一輕摻雜區50’’所具者。閘極區20’與第二輕摻雜區51’形成一電容器。位元單元B包含一閘極區21’’、一閘極介電層41’、一汲極區32’’、一源極區31’、以及第一輕摻雜區50’’以及一第二輕摻雜區51’。閘極區21’’放置在井區10上方，以及閘極介電層41’放置於閘極區21’’與井區10之間。根據本揭露之一實施例，閘極介電層41’是藉由例如但不限於熱氧化，而生長在基板的井10上之二氧化矽。其他合適的閘極介電材料可包括，例如氧化物-氮化物-氧化物(ONO)或化合物氧化矽。閘極區21’’可包含但不限於一摻雜多晶矽。再者，可在閘極區21’’上可形成矽化物(未顯示)，以減少接觸電阻。汲極區32’’以及源極區31’具有相同傳導性類型且係在井區10內。汲極區32’’可具有一汲極接點(圖中未顯示)。源極區31’可具有一源極接點(圖中未顯示)。汲極區32’’以及源極區31’二者都是藉由植入具有相同傳導性類型，諸如一n型之雜質的離子至井區10中所形成。例如，汲極區32’’以及源極區31’可藉由植入濃度在約1×10¹⁹ /cm³ 與約2×10²¹ /cm³ 之間的一n型摻雜物，諸如磷形成。替換地，也可使用其他n型摻雜物，諸如砷、銻或其組合。圖1D中顯示之位元單元A的閘極區20’’係與圖1B中顯示之位元單元A的閘極區20’連接。圖1D中顯示之位元單元B的閘極區21’’係與圖1B中顯示之位元單元B的閘極區21’連接。圖1C中顯示之位元單元C的閘極區22’’係與圖1B中顯示之位元單元C的閘極區22’連接。第一輕摻雜區50’’以及源極區31’具有相同傳導性類型且係在井區10內。第一輕摻雜區50’’的濃度係低於源極區31’所具者。第二輕摻雜區51’以及源極區31’具有相同傳導性類型且係在井區10內。第二輕摻雜區51’的濃度係低於第一輕摻雜區50’’所具者。閘極區20’與第二輕摻雜區51’形成一電容器。如圖1B至1D所顯示，共享一相同源極區之兩個相鄰位元單元的閘極區係在一相同井區對上方延伸，而共享一相同汲極區之兩個相鄰位元單元的閘極區係在一不同井區對上方延伸。如此，可避免錯誤地寫入操作而無需使用一絕緣元件(諸如STI)來將兩個相鄰位元單元的井區分開。因此，本揭露之非揮發性記憶體陣列具有一與現有非揮發性記憶體陣列相比係較小之面積。圖2係根據本揭露的一實施例的一非揮發性記憶體陣列2之繪示性圖。非揮發性記憶體陣列2包含數個單元對，各具有兩個金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)。在各單元對中，MOSFET二者的閘極端都連接至一相同字元線，以及MOSFET二者的源極端都連接至一相同源極線。例如，在單元對X中，MOSFET(2, 1)與MOSFET(2, 4)的閘極端的二者都連接至字元線WL(2)，以及MOSFET(2, 1)與MOSFET(2, 4)的源極端的二者都連接至源極線SL(2)。對於不屬於相同對的兩個相鄰MOSFET而言，MOSFET二者的汲極端都連接至一相同位元線，而MOSFET二者的閘極端都連接至不同字元線。例如，單元對X中的MOSFET(2, 4)與單元對Y中的MOSFET(0, 4)的汲極端的二者都連接至位元線BL(4)，而MOSFET(2, 4)以及MOSFET(0, 4)的閘極端連接至不同字元線。具體地，MOSFET(2, 4)以及MOSFET(0, 4)的閘極端分別連接至字元線WL(2)以及字元線WL(0)。於一寫入操作期間，當一邏輯值0寫入MOSFET(2, 4)中時，一正電壓係施加至字元線WL(2)，以及一零電壓係施加至位元線BL(4)。因為MOSFET(2, 4)及其之相鄰MOSFET(0, 4)的閘極端係連接至不同字元線，可確保邏輯值0將不會被錯誤地寫入MOSFET(0, 4)中，即使是MOSFET(2, 4)及MOSFET(0, 4)二者都連接至相同字元線BL(4)。鑒於上述，本揭露提供一種高性能非揮發性記憶體陣列以克服一些現有非揮發性記憶體陣列中的問題。本揭露之非揮發性記憶體可避免一邏輯值被寫入非選定位元單元中而無需將主動區或井區分開。因此，可使用連續延伸主動區或井區來獲得具有一較小面積的一晶片，藉此減少製造成本以及增進晶片密度。達成相同功能的任何組件配置係有效地「相關」而使得達成所欲功能。因此，無關於架構或中間產物組件，本文中任兩個經組合以達成一特定功能之組件可被視為彼此「相關」而使得達成所欲功能。類似地，任兩個如是相關之組件也可被視為彼此「操作連接」、或「操作耦合」以達成所欲功能。前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解他們可輕易地使用本揭露作為用以設計或修改其他裝置或電路之基礎以實現其中所介紹實施例的相同目的或達成其中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等結構不會背離本揭露之精神及範圍，以及他們可在不背離本揭露之精神及範圍下做出各種改變或替換。

1、2‧‧‧非揮發性記憶體陣列

10、11、12‧‧‧主動區/井區/井

13‧‧‧主動區

20、21、22‧‧‧多晶矽區

30‧‧‧摻雜區/汲極區

31‧‧‧摻雜區/源極線/源極區

32‧‧‧摻雜區/汲極區/位元線

33‧‧‧摻雜區/源極區

A、B、C‧‧‧位元單元

X-X’、 Y-Y’、Z-Z’‧‧‧線

WL1、WL(0)、WL(2)‧‧‧字元線

SL(2)‧‧‧源極線

BL(4)‧‧‧位元線

20’、 20’’、 21’、 21’’、 22’、 22’’‧‧‧閘極區

40、40’、41、41’、42、42’‧‧‧閘極介電層

50‧‧‧輕摻雜區

30’、32’、 32’’‧‧‧汲極區

31’、33’‧‧‧源極區

50’、 50’’‧‧‧第一輕摻雜區

51、51’‧‧‧第二輕摻雜區

X、Y‧‧‧單元對 (2, 1)、(2, 4)、(0, 4) MOSFET

本揭露的一或多個實施例的詳情係陳述於下面說明及隨附圖式中。從說明書、圖式及申請專利範圍本揭露的其他特徵與優點將是清楚的。圖1A係根據一些實施例之非揮發性記憶體陣列之俯視圖。圖1B至1D係根據一些實施例之圖1A的非揮發性記憶體陣列之剖面圖。圖2係根據一些實施例之非揮發性記憶體陣列之示意圖。在各式圖式中之類似參考符號係指類似元件。

Claims

一種半導體裝置，其包含：一第一主動區、一第二主動區、以及一第三主動區，彼此分開且彼此實質上平行配置；一第一多晶矽區，配置在該第一主動區及該第二主動區上方；一第二多晶矽區，配置在該第一主動區及該第二主動區上方；一第三多晶矽區，配置在該第二主動區及該第三主動區上方；一第一摻雜區，在該第二主動區中且於該第一多晶矽區與該第二多晶矽區之間；以及一第二摻雜區，在該第二主動區中且於該第二多晶矽區與該第三多晶矽區之間。
如請求項1之半導體裝置，進一步包含複數個主動區及多晶矽區，其中若該第一摻雜區位在各多晶矽區與其之相鄰多晶矽區之間，該各多晶矽區及其之相鄰多晶矽區在一相同主動區對上方延伸，以及若該第二摻雜區位在各多晶矽區與其之相鄰多晶矽區之間，該各多晶矽區及其之相鄰多晶矽區在一不同主動區對上方延伸。
如請求項1之半導體裝置，其中該第一摻雜區被該第一多晶矽區及該第二多晶矽區共享，以及該第二摻雜區被該第二摻雜區及該第三摻雜區共享。
如請求項1之半導體裝置，其中該第二主動區在該第一多晶矽區、該第二多晶矽區以及該第三多晶矽區下方連續地延伸。
一種半導體裝置，其包含：一第一井區；一第二井區，平行於該第一井區延伸；一第三井區，平行於該第一與第二井區延伸；一第一閘極區，放置在該第一井區上方；一第二閘極區，放置在該第二井區上方且連接該第一閘極區；一第三閘極區，放置在該第三井區上方；一第四閘極區，放置在該第二井區上方且連接該第三閘極區；一第一汲極區，在該第二井區內且於該第二閘極區與該第四閘極區之間。
如請求項5之半導體裝置，進一步包含：一第五閘極區，放置在該第二井區上方；一第六閘極區，放置在該第一井區上方且連接該第五閘極區；以及一第一源極區，在該第二井區內且於該第五閘極區與該第二閘極區之間。
如請求項5之半導體裝置，進一步包含一第一輕摻雜區，其在該第二井區內且相鄰於該第一汲極區，其中該第一輕摻雜區的濃度係低於該第一汲極區所具者，以及該半導體裝置更包括一第二輕摻雜區，其在該第二井區內且相鄰於該第一源極區，其中該第一輕摻雜區的濃度係低於該第一源極區所具者。
如請求項5之半導體裝置，進一步包含一第三輕摻雜區，其在該第二井區內且在該第三閘極區下方，以及其中該半導體裝置更包括一第四輕摻雜區，其在該第一井區內且在該第一閘極區下方。
如請求項5之半導體裝置，其中該第二井區在該第二閘極區以及該第四閘極區下方連續地延伸。
一種非揮發性記憶體陣列，其包含：一第一記憶體單元對；以及一第二記憶體單元對，相鄰於該第一記憶體單元對，其中該第一記憶體單元對以及該第二記憶體單元對之相鄰記憶單元連接至一相同位元線；以及該第一記憶體單元對以及該第二記憶體單元對連接至不同字元線。