JP7097448B2 - 基板トレンチ内に浮遊ゲートを有するツインビット不揮発性メモリセル - Google Patents

基板トレンチ内に浮遊ゲートを有するツインビット不揮発性メモリセル Download PDF

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Description

（関連出願）
本出願は、２０１８年１月５日に出願された中国特許出願第201810011007.1号及び２０１８年１０月１５日に出願された米国特許出願第１６／１６０，８１２号に対する利益を主張する。
（発明の分野）
本発明は、不揮発性メモリデバイスに関する。
現在、半導体基板の平面に形成された不揮発性メモリデバイスは周知である。例えば、米国特許第５，０２９，１３０号、米国特許第６，７４７，３１０号、米国特許第６，８５５，９８０号、米国特許第７，３１５，０５６号、米国特許第７，８６８，３７５号及び米国特許第８，７１１，６３６号を参照されたい。これらの特許のそれぞれは、ソース領域及びドレイン領域が基板の表面に形成されるスプリットゲート型不揮発性メモリセルを開示しており、ソース領域とドレイン領域との間に延在するチャネル領域は、基板の表面に沿って延在する。チャネル領域の導電性は、浮遊ゲートと、基板のチャネル領域の上方に配設され基板のチャネル領域から絶縁された第２のゲート（例えば、ワード線ゲート）と、によって制御される。
基板表面の所与の領域に形成され得るメモリセルの数を増加させるために、トレンチを基板の表面に形成することができ、トレンチ内部に一対のメモリセルが形成される。例えば、米国特許第６，９５２，０３４号、米国特許第７，１５１，０２１号及び米国特許第８，１４８，７６８号を参照されたい。これらの構成により、ソース領域は、トレンチの下に形成され、チャネル領域は、トレンチの側壁及び基板の表面に沿って延在する（すなわち、チャネル領域は線形ではない）。各トレンチ内に一対の浮遊ゲートを埋め込むことにより、基板表面積空間の関数としてのメモリセルの全体のサイズが低減される。また、各トレンチ内に２つの浮遊ゲートを埋め込むことによって、各トレンチを共有する対のメモリセルはまた、各対のメモリセルによって占有される表面積空間の低減を意味する。
基板表面積空間の関数としての対のメモリセルのサイズを更に低減する必要があり、それにより、より多くのメモリセルが、基板の任意の所与の表面積単位内に形成され得る。
上記の問題及び必要性は、上面を有する半導体基板と、上面に形成され互いに離間された第１のトレンチと第２のトレンチと、第１のトレンチ内に配設され基板から絶縁された導電性材料の第１の浮遊ゲートと、第２のトレンチ内に配設され基板から絶縁された導電性材料の第２の浮遊ゲートと、第１の浮遊ゲートの上方に配設され第１の浮遊ゲートから絶縁された導電性材料の第１の消去ゲートと、第２の浮遊ゲートの上方に配設され第２の浮遊ゲートから絶縁された導電性材料の第２の消去ゲートと、第１のトレンチと第２のトレンチとの間の上面の一部の上方に配設され第１のトレンチと第２のトレンチとの間の上面の一部から絶縁された導電性材料のワード線ゲートと、第１のトレンチの下の基板に形成された第１のソース領域と、第２のトレンチの下の基板に形成された第２のソース領域と、を含むツインビットメモリセルによって対処される。基板の連続チャネル領域は、第１のソース領域から、第１のトレンチの側壁に沿って、第１のトレンチと第２のトレンチとの間の上面の一部に沿って、第２のトレンチの側壁に沿って、第２のソース領域に延在する。
ツインビットメモリセルは、上面を有する半導体基板と、上面に形成され互いに離間された第１のトレンチと第２のトレンチと、第１のトレンチ内に配設され基板から絶縁された導電性材料の第１の浮遊ゲートと、第２のトレンチ内に配設され基板から絶縁された導電性材料の第２の浮遊ゲートと、第１の浮遊ゲートの上方に配設され第１の浮遊ゲートから絶縁された導電性材料の第１の消去ゲートと、第２の浮遊ゲートの上方に配設され第２の浮遊ゲートから絶縁された導電性材料の第２の消去ゲートと、第１のトレンチと第２のトレンチとの間の上面の一部の上方に配設され第１のトレンチと第２のトレンチとの間の上面の一部から絶縁された導電性材料のワード線ゲートと、第１のトレンチに隣接する基板の上面に形成された第１のソース領域と、第２のトレンチに隣接する基板の上面に形成された第２のソース領域と、を含む。基板の連続チャネル領域は、第１のソース領域から、第１のトレンチの第１の側壁に沿って、第１のトレンチの底壁に沿って、第１のトレンチの第２の側壁に沿って、第１のトレンチと第２のトレンチとの間の上面の一部に沿って、第２のトレンチの第１の側壁に沿って、第２のトレンチの底壁に沿って、第２のトレンチの第２の側壁に沿って、第２のソース領域に延在する。
ツインビットメモリセルは、上面を有する半導体基板と、上面に形成され互いに離間された第１のトレンチと第２のトレンチと、互いに離間されて第１のトレンチ内に配設基板から絶縁された導電性材料の第１の浮遊ゲートと第２の浮遊ゲートと、互いに離間されて第２のトレンチ内に配設され基板から絶縁された導電性材料の第３の浮遊ゲートと第４の浮遊ゲートと、第１の浮遊ゲートと第２の浮遊ゲートの上方に配設され第１の浮遊ゲートと第２の浮遊ゲートから絶縁された導電性材料の第１の消去ゲートと、第３の浮遊ゲートと第４の浮遊ゲートの上方に配設され第３の浮遊ゲートと第４の浮遊ゲートから絶縁された導電性材料の第２の消去ゲートと、第１のトレンチと第２のトレンチとの間の上面の一部の上方に配設され第１のトレンチと第２のトレンチとの間の上面の一部から絶縁された導電性材料のワード線ゲートと、第１のトレンチの下の基板に形成された第１のソース領域と、第２のトレンチの下の基板に形成された第２のソース領域と、第１のトレンチ内に配設され第１の浮遊ゲートと第２の浮遊ゲートとの間に第１の浮遊ゲートと第２の浮遊ゲートから絶縁された導電性材料の第１の制御ゲートと、第２のトレンチ内に配設され第３の浮遊ゲートと第４の浮遊ゲートとの間に第３の浮遊ゲートと第４の浮遊ゲートから絶縁された導電性材料の第２の制御ゲートと、を含む。基板の連続チャネル領域は、第１のソース領域から、第１のトレンチの側壁に沿って、第１のトレンチと第２のトレンチとの間の上面の一部に沿って、第２のトレンチの側壁に沿って、第２のソース領域に延在する。
ツインビットメモリセルを形成する方法は、互いに離間している第１のトレンチと第２のトレンチとを半導体基板の上面に形成するステップと、導電性材料の第１の浮遊ゲートを、第１のトレンチ内に基板から絶縁されて形成するステップと、導電性材料の第２の浮遊ゲートを、第２のトレンチ内に基板から絶縁されて形成するステップと、導電性材料の第１の消去ゲートを、第１の浮遊ゲートの上方に、第１の浮遊ゲートから絶縁されて形成するステップと、導電性材料の第２の消去ゲートを、第２の浮遊ゲートの上方に、第２の浮遊ゲートから絶縁されて形成するステップと、導電性材料のワード線ゲートを、第１のトレンチと第２のトレンチとの間の上面の一部の上方に第１のトレンチと第２のトレンチとの間の上面の一部から絶縁されて形成するステップと、第１のソース領域を第１のトレンチの下の基板に形成するステップと、第２のソース領域を第２のトレンチの下の基板に形成するステップと、を含む。基板の連続チャネル領域は、第１のソース領域から、第１のトレンチの側壁に沿って、第１のトレンチと第２のトレンチとの間の上面の一部に沿って、第２のトレンチの側壁に沿って、第２のソース領域に延在する。
ツインビットメモリセルを形成する方法は、第１のトレンチと第２のトレンチとを半導体基板の上面に形成することであって、第１のトレンチと第２のトレンチとが互いに離間している、ことと、導電性材料の第１の浮遊ゲートを、第１のトレンチ内に基板から絶縁されて形成することと、導電性材料の第２の浮遊ゲートを、第２のトレンチ内に基板から絶縁されて形成することと、導電性材料の第１の消去ゲートを、第１の浮遊ゲートの上方に、第１の浮遊ゲートから絶縁されて形成することと、導電性材料の第２の消去ゲートを、第２の浮遊ゲートの上方に、第２の浮遊ゲートから絶縁されて形成することと、導電性材料のワード線ゲートを、第１のトレンチと第２のトレンチとの間の上面の一部の上方に、第１のトレンチと第２のトレンチとの間の上面の一部から絶縁されて形成することと、第１のソース領域を第１のトレンチに隣接する基板の上面に形成することと、第２のソース領域を第２のトレンチに隣接する基板の上面に形成することと、を含む。基板の連続チャネル領域は、第１のソース領域から、第１のトレンチの第１の側壁に沿って、第１のトレンチの底壁に沿って、第１のトレンチの第２の側壁に沿って、第１のトレンチと第２のトレンチとの間の上面の一部に沿って、第２のトレンチの第１の側壁に沿って、第２のトレンチの底壁に沿って、第２のトレンチの第２の側壁に沿って、第２のソース領域に延在する。
ツインビットメモリセルを形成する方法は、第１のトレンチと第２のトレンチとを半導体基板の上面に形成することであって、第１のトレンチと第２のトレンチとが互いに離間している、ことと、導電性材料の第１の浮遊ゲートと第２の浮遊ゲートとを、互いに離間されて第１のトレンチ内に、基板から絶縁されて形成することと、導電性材料の第３の浮遊ゲートと第４の浮遊ゲートとを、互いに離間されて第２のトレンチ内に、基板から絶縁されて形成することと、導電性材料の第１の消去ゲートを、第１の浮遊ゲートと第２の浮遊ゲートの上方に、第１の浮遊ゲートと第２の浮遊ゲートから絶縁されて形成することと、導電性材料の第２の消去ゲートを、第３の浮遊ゲートと第４の浮遊ゲートの上方に、第３の浮遊ゲートと第４の浮遊ゲートから絶縁されて形成することと、導電性材料のワード線ゲートを、第１のトレンチと第２のトレンチとの間の上面の一部の上方に、第１のトレンチと第２のトレンチとの間の上面の一部から絶縁されて形成することと、第１のソース領域を第１のトレンチの下の基板に形成することと、第２のソース領域を第２のトレンチの下の基板に形成することと、導電性材料の第１の制御ゲートを、第１のトレンチ内に、第１の浮遊ゲートと第２の浮遊ゲートとの間に、第１の浮遊ゲートと第２の浮遊ゲートから絶縁されて形成することと、導電性材料の第２の制御ゲートを、第２のトレンチ内に、第３の浮遊ゲートと第４の浮遊ゲートとの間に、第３の浮遊ゲートと第４の浮遊ゲートから絶縁されて形成することと、を含む。基板の連続チャネル領域は、第１のソース領域から、第１のトレンチの側壁に沿って、第１のトレンチと第２のトレンチとの間の上面の一部に沿って、第２のトレンチの側壁に沿って、第２のソース領域に延在する。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明のメモリセルを形成する工程を示す横断面図である。 本発明の第２の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第２の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第２の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第２の実施形態に対する修正を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 本発明の第３の実施形態のメモリセルを形成する工程を示す横断面図である。 図１Ｉ、２Ｃ及び３Ｈのツインビットメモリセルのアレイの概略図である。 図２Ｄのツインビットメモリセルのアレイの概略図である。
本発明は、ツインビットメモリセルのために２つの別個のトレンチを基板の表面に形成し、各トレンチ内に浮遊ゲートを形成することによって、上記の必要性を解決する。
ツインビットメモリセルの形成は、半導体基板１０を用いて開始する。１つのみが示され説明されているが、そのようなツインビットメモリセルのアレイは、同じ基板１０の端から端まで形成されることを理解されたい。基板に、酸化物層１２が形成される。酸化物層１２に窒化物層１４が形成され、窒化物層１４に酸化物層１６が形成される。結果として得られた構造物を図１Ａに示す。次いで、フォトリソグラフィマスキングプロセスが形成され、酸化物層１６、窒化物層１４、酸化物層１２を通って、基板１０内にエッチングして、一対の離間したトレンチ１８を形成する。マスキング工程は、酸化物層１６にフォトレジストの層を形成することと、フォトレジストの部分を選択的に露光させることと、を含む。フォトレジストの選択された部分が除去され、酸化物層１６の部分が露出される。酸化物層１６の露出された部分と、下にある部分の窒化物層１４、酸化物層１２及び基板１０を除去するために１つ以上のエッチが実行される。結果として得られる構造物を図１Ｂに示す（フォトレジストの除去後）。
酸化物エッチを使用して酸化物層１６を除去し、酸化物形成工程を実施して（例えば、熱酸化）、図１Ｃに示すようにトレンチ１８の露出したシリコン基板表面に酸化物層２０を形成する。注入プロセスは、各トレンチ１８の下の基板部分にソース領域２２（すなわち、基板の第１の導電型とは異なる第２の導電型を有する領域）を形成するために実行される。次に、図１Ｄに示すように、ポリシリコン２４の層を構造物に堆積させ、各トレンチ１８にポリシリコン２４を充填する。基板の表面の上方のポリシリコン２４の部分を除去し（例えば、ＣＭＰ及びエッチバックによって）、トレンチ１８の基板部分にポリ２４のブロックを残す。ポリブロック２４の上面は、基板の上面と同じ高さであってもよく、又はポリブロック２４の上面が基板表面の上方にあるように（すなわち、ポリブロック２４は、基板のレベルよりも上方に延在する上部を有する）、又は基板表面の下方にある（すなわち、ポリブロックは、基板に形成されたトレンチの部分を完全に充填しない）ように、エッチバックは調節され得る。好ましくは、ポリブロック２４の上面は、図１Ｅに示すように、基板表面と実質的に同じ高さである。
酸化物の層を堆積させることにより、トレンチ１８の窒化物側壁に沿って酸化物スペーサ２６が形成され、続いて酸化物エッチが行われ、図１Ｆに示すように、酸化物のスペーサ２６を残す。スペーサの形成は、当該技術分野において周知であり、構造物に材料のコンフォーマル層を形成すること、続いて、垂直に向けられた構造的特徴部に沿った部分を除いて材料を除去するエッチを含む。次いで、酸化物形成工程（例えば、熱酸化）を使用して、ポリブロック２４の露出した上面に酸化物の層２８を形成する。ポリシリコン層が構造物に形成され、部分的に除去され（例えば、ＣＭＰ及びエッチバック）、図１Ｇに示すように、酸化物層２８にスペーサ２６の間に配設されたポリシリコン３０のブロックを残す。次いで、図１Ｈに示すように、窒化物エッチによって窒化物１４を除去する。ポリシリコンの層は、構造物に形成され、これはＣＭＰによって部分的に除去され、スペーサ２６の背面の間に配設されたポリブロック３２を残す（すなわち、スペーサ２６は、ポリブロック３０とポリブロック３２との間に配設される）。ワード線３４及びワード線コンタクト３６は、ポリブロック３２を共に電気的に接続するために（例えば、金属材料で）形成される。最終構造物を図１Ｉに示す。
図１Ｉに示すように、ツインビットメモリセルは、トレンチ１８内に一対の浮遊ゲート２４を含み、酸化物２０によって基板から絶縁される。浮遊ゲートの上面は、好ましくは、基板１０の上面と同じ高さであるが、基板上面の高さよりも上方に延在してもよく、又は必要に応じて、基板の表面の下方に配設されてもよい。消去ゲート３０は、各浮遊ゲート２４の上方に配設され、各浮遊ゲート２４から絶縁される。ワード線ゲート３２は、消去ゲート３０の間に配設され、基板の上方に配設され、基板から絶縁される。ツインビットメモリセルはまた、基板のチャネル領域３８を含み、このチャネル領域は、浮遊ゲート２４のうちの１つの下にあるソース領域２２から、そのトレンチ１８の側壁に沿って、基材の表面に沿って、他のトレンチ１８の側壁に沿って、他の浮遊ゲート２４の下のソース領域２２へ延在する。トレンチに沿ったチャネル領域の部分の導電性は、浮遊ゲート２４によって制御される。基板１０の表面に沿ったチャネル領域の部分の導電性はワード線ゲート３２によって制御される。チャネル領域の水平部分が浮遊ゲートに向けられており、ホットエレクトロン注入を強化するため、浮遊ゲートのプログラミングが強化される。ツインビットメモリセル対の小型化は、各トレンチが単一の浮遊ゲートのみを含むため達成され、浮遊ゲートの寸法は、トレンチ寸法によって決定され、チャネル領域は、基板表面全体に沿って延在する代わりに基板内に下方に延在するように折り曲げられ、ドレイン領域を必要とせず、セルの高さ及びセルの横方向の寸法を減少させる。
ツインビットメモリセルは、各浮遊ゲート内に情報の１ビットを記憶することができる。セル動作は、以下の通りである。右側浮遊ゲートをプログラムするために、消去ゲート３０は両方とも、浮遊ゲート２４に結合された４．５ボルトなどの正電圧を印加される。ワード線ゲート３２は、１ボルトなどの正電圧を印加され、下にあるチャネル領域部分をオンにする。正電圧は右側ソース領域２２に印加され、約１μＡの電流が左側ソース領域２２に供給される。左側ソース領域２２からの電子は、電子が右側浮遊ゲートに結合された正電圧に遭遇するまで、ワード線ゲート３２の下のチャネル領域部分に沿って、左側浮遊ゲート（左側消去ゲートからの結合された正電圧によってオンにされる）に隣接するチャネル領域部分に沿って移動し、いくつかの電子は、ホットエレクトロン注入によって右側浮遊ゲートに堆積される。左側浮遊ゲートのプログラミングは同じ方法で実行されるが、電圧及び電流を反転させる。浮遊ゲートを消去する（すなわち、そこから電子を除去する）ために、高電圧（例えば、１１．５ボルト）が消去ゲート３０に印加され、電子は、ファウラー・ノルデハイムトンネリングを介して浮遊ゲートから消去ゲートへトンネリングする。右側浮遊ゲートを読み出すために、正電圧（例えば、Ｖｃｃ）がワード線ゲート３２に印加されて、チャネル領域のその部分をオンにする。正電圧が左側消去ゲート３０に印加される（左側消去ゲートは左側浮遊ゲートに結合されて、チャネル領域のその部分をオンにする）。正電圧（例えば、０．６～１ボルト）が左側ソース領域に印加される。右側浮遊ゲートに結合された右側消去ゲートに、小さい正電圧が供給される。この結合された電圧は、浮遊が電子を消去された場合にのみ、右側浮遊ゲートに隣接するチャネル領域をオンにするのに十分高い。電流が右側ソース領域に供給される。電流がチャネル領域に沿って流れる場合、右側浮遊ゲートは、その消去状態にあると読み出される。チャネル領域に沿って電流が低い又は全く流れない場合、右側浮遊ゲートは、そのプログラムされた状態にあると読み出される。左側浮遊ゲートを読み出すことは同じ方法で実行されるが、電圧及び電流を反転させる。これらの動作は、複数のチャネル領域を使用して浮遊ゲート間の第３のソース／ドレイン領域を必要とせずに実行され、代わりに、１つのソース領域から別のソース領域に延在する単一の連続チャネル領域を使用して実行される。
図２Ａ～２Ｃは、別の実施形態の形成を示す。この実施形態の形成は、図２Ａに示すように、ソース領域２２がトレンチの下に形成されていないことを除いて、図１Ｇに示される構造物と同じ構造物で始まる。窒化物エッチによって窒化物１４を除去する。次に、図２Ｂに示すように、ソース領域４０は、フォトリソグラフィ工程及び注入工程によって、交互する対の浮遊ゲート２４に隣接する基板の表面部分に形成される。ポリシリコンの層は、構造物に形成され、これはＣＭＰによって部分的に除去され、スペーサ２６の背面の間に配設されたポリブロック４２を残す（すなわち、スペーサ２６は、ポリブロック３０とポリブロック４２との間に配設される）。ワード線４４及びワード線コンタクト４６は、ポリブロック４２を共に電気的に接続するために（例えば、金属材料で）形成される。最終構造物を図２Ｃに示す。
図２Ｃに示すように、ツインビットメモリセルは、浮遊ゲートの下に配設される代わりに、ソース領域４０が基板表面に形成されることを除いて、図１Ｉのものと同様である。チャネル領域４８は、依然として、トレンチ及び基板表面に沿って延在する。したがって、ツインビットメモリセルは、図１Ｉに関して説明したものと同様の様式でプログラムされ、消去され、読み出される。
図２Ｄは、第２の実施形態に対する任意選択的な修正を示す。ツインビットメモリセルは、ソース領域４０の上方のポリブロック及び酸化物層が除去されることを除いて、図２Ｃに示されるものと同じである。ソース領域４０と導電性ビット線４９との間に延在し、電気的に接続するビット線コンタクト４８が形成される。
図３Ａ～３Ｈは、別の実施形態の形成を示す。この実施形態の形成は、図３Ａに示すように、ソース領域の形成を伴わないことを除いて、図１Ｆに示される構造物と同じ構造物で始まる。異方性ポリエッチを実行して、スペーサ２６間のポリブロック２４の露出部分を除去し、各トレンチ内に２つの別個のポリブロック２４を残す。次いで、図３Ｂに示すように、注入プロセスを行って、各トレンチの下にソース領域５０を形成する。図３Ｃに示すように、絶縁層５２が構造物に形成される。好ましくは、絶縁層５２はＯＮＯ層であり、酸化物、窒化物、酸化物副層を有することを意味する。ポリ堆積及びエッチプロセス（例えば、ＣＭＰ及びエッチバック）を実行して、図３Ｄに示すように、トレンチ１８の底部にポリブロック５４を形成する。酸化物を構造物に堆積させ、続いてＣＭＰ酸化物除去を行い、図３Ｅに示すように、トレンチを酸化物５６で充填する。酸化物エッチを実行して、図３Ｆに示すように、トレンチの上部の酸化物を除去して、ポリブロック２４の上部を露出させる。酸化物堆積及びエッチを使用して、図３Ｇに示すように、ポリブロック２４の露出部分のそれぞれに酸化物層５８及び酸化物スペーサ５９を形成する。窒化物層１４が、窒化物エッチによって除去される。ポリ堆積及びＣＭＰを実行して、ポリブロック５４上方にポリブロック６０を形成し、基板表面の酸化物１２にポリブロック６２を形成する。ワード線６４及びワード線コンタクト６６は、ポリブロック６２を共に電気的に接続するために（例えば、金属材料で）形成される。最終構造物を図３Ｈに示す。
図３Ｈに示すように、各トレンチは、２つの浮遊ゲート２４を含み、それぞれは、異なるツインビットメモリセル用である。ポリブロック５４は、トレンチ内に異なるツインビットメモリセルの浮遊ゲート間に配設された制御ゲートとして機能する。消去ゲートは、各トレンチ内の浮遊ゲートの上方に配設され、トレンチ内に延在するより低い狭い部分と浮遊ゲートの上方に、かつ上方で延在するより広い上の部分とを有し、その結果、消去ゲートは強化されたファウラー・ノルデハイムトンネリング効率のために浮遊ゲートの上端部を包む。チャネル領域６８は、トレンチ側壁に沿って、基板表面に沿って、ソース領域５０の間に延在する。非線形チャネル領域を有するトレンチ内に浮遊ゲートを形成することによって、別個のドレイン領域を有さず、２つの別個に動作するメモリセルとは対照的にツインビットセルとしてメモリセルを動作させることによって、セルサイズが低減される。
本実施形態のツインビットメモリセルは、上述した他の２つの実施形態と同様に動作する。右側浮遊ゲートをプログラムするために、消去ゲート３０は両方とも、浮遊ゲート２４に結合された４．５ボルトなどの正電圧を印加される。ワード線ゲート６２は、１ボルトなどの正電圧を印加され、下にあるチャネル領域部分をオンにする。正電圧が左側制御ゲート５４に印加され、左側制御ゲートは左側浮遊ゲートに結合されて、チャネル領域のその部分をオンにする。正電圧は右側ソース領域５０に印加され、約１μＡの電流が左側ソース領域５４に供給される。正電圧が右側制御ゲートに印加されてもよい。左側ソース領域５４からの電子は、消去ゲート及び／又は制御ゲートから右側浮遊ゲートに結合された正電圧に遭遇するまで、ワード線ゲート６２の下のチャネル領域部分に沿って、左側浮遊ゲート（左側浮遊ゲートに結合された正電圧によってオンにされる）に隣接するチャネル領域部分に沿って移動し、いくつかの電子は、ホットエレクトロン注入によって右側浮遊ゲートに堆積される。左側浮遊ゲートをプログラムすることは同じ方法で実行されるが、電圧及び電流を反転させる。浮遊ゲートを消去する（すなわち、そこから電子を除去する）ために、高電圧（例えば、１１．５ボルト）が消去ゲート６０に印加され、電子は、ファウラー・ノルデハイムトンネリングを介して浮遊ゲートから消去ゲートへトンネリングする。右側浮遊ゲートを読み出すために、正電圧（例えば、Ｖｃｃ）がワード線ゲート６２に印加される。正電圧が左側消去ゲート６０及び／又は左側制御ゲート５４（左側浮遊ゲートに結合されて、チャネル領域のその部分をオンにする）に印加される。正電圧（例えば、０．６～１．１ボルト）が左側ソース領域に印加される。右側浮遊ゲートに結合された右側消去ゲート及び／又は右側制御ゲートには、小さい正電圧が供給される。この電圧は、浮遊が電子を消去された場合にのみ、右側浮遊ゲートに隣接するチャネル領域をオンにするのに十分高い。電流が右側ソース領域に供給される。電流がチャネル領域に沿って流れる場合、右側浮遊ゲートは、その消去状態にあると読み出される。チャネル領域に沿って電流が低い又は全く流れない場合、右側浮遊ゲートは、そのプログラムされた状態にあると読み出される。左側浮遊ゲートを読み出すことは同じ方法で実行されるが、電圧及び電流を反転させる。
図４は、図１Ｉ、２Ｃ及び３Ｈのツインビットメモリセルのアレイの概略図である。このようなアレイの動作電圧及び電流を、以下の表１に示す。
Figure 0007097448000001
図５は、図２Ｄのツインビットメモリセルのアレイの概略図である。このようなアレイの動作電圧及び電流を、以下の表２に示す。
Figure 0007097448000002
本発明は、本明細書に図示した上記実施形態（複数可）に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものと見なされるべきではない。更に、特許請求及び明細書から明らかであるように、全ての方法のステップが例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリセル構成の適切な形成が可能である。単一の材料層は、複数のかかる又は類似の材料層として形成することができ、そして、逆もまた同様である。最後に、本明細書で使用される、用語「形成」及び「形成される」とは、材料堆積、材料化成、又は開示又は特許請求される材料を提供する際の任意の他の技法を含むものとする。
本明細書で使用される、用語「上方に（over）」及び「に（on）」は共に、「に直接的に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「の上方に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接的に基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (8)

  1. 上面を有する半導体基板と、
    前記上面に形成され互いに離間された、第１のトレンチと第２のトレンチと、
    前記第１のトレンチ内に配設され、前記基板から絶縁された、導電性材料の第１の浮遊ゲートと、
    前記第２のトレンチ内に配設され、前記基板から絶縁された、導電性材料の第２の浮遊ゲートと、
    前記第１の浮遊ゲートの上方に配設され、前記第１の浮遊ゲートから絶縁された、導電性材料の第１の消去ゲートと、
    前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、導電性材料の第２の消去ゲートと、
    前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部の上方に配設され、
    前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部から絶縁された、導電性材料のワード線ゲートと、
    前記第１のトレンチの下の前記基板に形成された第１のソース領域と、
    前記第２のトレンチの下の前記基板に形成された第２のソース領域と、
    を備え、
    前記基板の連続チャネル領域は、前記第１のソース領域から、前記第１のトレンチの側壁に沿って、前記第１のトレンチと前記第２のトレンチとの間の前記上面の前記一部に沿って、前記第２のトレンチの側壁に沿って、前記第２のソース領域に延在し、
    前記第１のトレンチは内部に、前記第１の浮遊ゲートと、前記基板から前記第１の浮遊ゲートを絶縁する絶縁材料とだけを含み、前記第２のトレンチは内部に、前記第２の浮遊ゲートと、前記基板から前記第２の浮遊ゲートを絶縁する絶縁材料とだけを含む、ツインビットメモリセル。
  2. 上面を有する半導体基板と、
    前記上面に形成され互いに離間された、第１のトレンチと第２のトレンチと、
    前記第１のトレンチ内に配設され、前記基板から絶縁された、導電性材料の第１の浮遊ゲートと、
    前記第２のトレンチ内に配設され、前記基板から絶縁された、導電性材料の第２の浮遊ゲートと、
    前記第１の浮遊ゲートの上方に配設され、前記第１の浮遊ゲートから絶縁された、導電性材料の第１の消去ゲートと、
    前記第２の浮遊ゲートの上方に配設され、前記第２の浮遊ゲートから絶縁された、導電性材料の第２の消去ゲートと、
    前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部の上方に配設され、前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部から絶縁された、導電性材料のワード線ゲートと、
    前記第１のトレンチに隣接する前記基板の前記上面に形成された第１のソース領域と、
    前記第２のトレンチに隣接する前記基板の前記上面に形成された第２のソース領域と、
    を備え、
    前記基板の連続チャネル領域は、前記第１のソース領域から、前記第１のトレンチの第１の側壁に沿って、前記第１のトレンチの底壁に沿って、前記第１のトレンチの第２の側壁に沿って、前記第１のトレンチと前記第２のトレンチとの間の前記上面の前記一部に沿って、前記第２のトレンチの第１の側壁に沿って、前記第２のトレンチの底壁に沿って、前記第２のトレンチの第２の側壁に沿って、前記第２のソース領域に延在し、
    前記第１のトレンチは内部に、前記第１の浮遊ゲートと、前記基板から前記第１の浮遊ゲートを絶縁する絶縁材料とだけを含み、前記第２のトレンチは内部に、前記第２の浮遊ゲートと、前記基板から前記第２の浮遊ゲートを絶縁する絶縁材料とだけを含む、ツインビットメモリセル。
  3. 上面を有する半導体基板と、
    前記上面に形成され互いに離間された、第１のトレンチと第２のトレンチと、
    互いに離間されて前記第１のトレンチ内に配設され、前記基板から絶縁された、導電性材料の第１の浮遊ゲートと第２の浮遊ゲートと、
    互いに離間されて前記第２のトレンチ内に配設され、前記基板から絶縁された、導電性材料の第３の浮遊ゲートと第４の浮遊ゲートと、
    前記第１の浮遊ゲートと前記第２の浮遊ゲートの上方に配設され、前記第１の浮遊ゲートと前記第２の浮遊ゲートから絶縁された、導電性材料の第１の消去ゲートと、
    前記第３の浮遊ゲートと前記第４の浮遊ゲートの上方に配設され、前記第３の浮遊ゲートと前記第４の浮遊ゲートから絶縁された、導電性材料の第２の消去ゲートと、
    前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部の上方に配設され、前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部から絶縁された、導電性材料のワード線ゲートと、
    前記第１のトレンチの下の前記基板に形成された第１のソース領域と、
    前記第２のトレンチの下の前記基板に形成された第２のソース領域と、
    前記第１のトレンチ内に前記第１の浮遊ゲートと前記第２の浮遊ゲートとの間に配設され、前記第１の浮遊ゲートと前記第２の浮遊ゲートから絶縁された、導電性材料の第１の制御ゲートと、
    前記第２のトレンチ内に前記第３の浮遊ゲートと前記第４の浮遊ゲートとの間に配設され、前記第３の浮遊ゲートと前記第４の浮遊ゲートから絶縁された、導電性材料の第２の制御ゲートと、
    を備え、
    前記基板の連続チャネル領域は、前記第１のソース領域から、前記第１のトレンチの側壁に沿って、前記第１のトレンチと前記第２のトレンチとの間の前記上面の前記一部に沿って、前記第２のトレンチの側壁に沿って、前記第２のソース領域に延在する、ツインビットメモリセル。
  4. 前記第１の消去ゲートは、前記第１の浮遊ゲートの端部を包み前記第２の浮遊ゲートの端部を包むように、前記第１の浮遊ゲートと前記第２の浮遊ゲートとの間に配設された第１の部分と、前記第１の浮遊ゲート及び前記第２の浮遊ゲートの上方に、かつ上方で延在する第２の部分とを有し、
    前記第２の消去ゲートは、前記第３の浮遊ゲートの端部を包み前記第４の浮遊ゲートの端部を包むように、前記第３の浮遊ゲートと前記第４の浮遊ゲートとの間に配設された第１の部分と、前記第３の浮遊ゲート及び前記第４の浮遊ゲートの上方に、かつ上方で延在する第２の部分とを有する、請求項３に記載のツインビットメモリセル。
  5. ツインビットメモリセルを形成する方法であって、該方法は、
    互いに離間している第１のトレンチと第２のトレンチとを半導体基板の上面に形成するステップと、
    導電性材料の第１の浮遊ゲートを、前記第１のトレンチ内に前記基板から絶縁されて形成するステップと、
    導電性材料の第２の浮遊ゲートを、前記第２のトレンチ内に前記基板から絶縁されて形成するステップと、
    導電性材料の第１の消去ゲートを、前記第１の浮遊ゲートの上方に前記第１の浮遊ゲートから絶縁されて形成するステップと、
    導電性材料の第２の消去ゲートを、前記第２の浮遊ゲートの上方に前記第２の浮遊ゲートから絶縁されて形成するステップと、
    導電性材料のワード線ゲートを、前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部の上方に前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部から絶縁されて形成するステップと、
    第１のソース領域を前記第１のトレンチの下の前記基板に形成するステップと、
    第２のソース領域を前記第２のトレンチの下の前記基板に形成するステップと、
    を含み、
    前記基板の連続チャネル領域は、前記第１のソース領域から、前記第１のトレンチの側壁に沿って、前記第１のトレンチと前記第２のトレンチとの間の前記上面の前記一部に沿って、前記第２のトレンチの側壁に沿って、前記第２のソース領域に延在し、
    前記第１のトレンチは内部に、前記第１の浮遊ゲートと前記基板から前記第１の浮遊ゲートを絶縁する絶縁材料とだけを含み、前記第２のトレンチは内部に、前記第２の浮遊ゲートと前記基板から前記第２の浮遊ゲートを絶縁する絶縁材料とだけを含む、方法。
  6. ツインビットメモリセルを形成する方法であって、該方法は、
    互いに離間している第１のトレンチと第２のトレンチとを半導体基板の上面に形成するステップと、
    導電性材料の第１の浮遊ゲートを、前記第１のトレンチ内に前記基板から絶縁されて形成するステップと、
    導電性材料の第２の浮遊ゲートを、前記第２のトレンチ内に前記基板から絶縁されて形成するステップと、
    導電性材料の第１の消去ゲートを、前記第１の浮遊ゲートの上方に前記第１の浮遊ゲートから絶縁されて形成するステップと、
    導電性材料の第２の消去ゲートを、前記第２の浮遊ゲートの上方に前記第２の浮遊ゲートから絶縁されて形成するステップと、
    導電性材料のワード線ゲートを、前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部の上方に前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部から絶縁されて形成するステップと、
    第１のソース領域を前記第１のトレンチに隣接する前記基板の前記上面に形成するステップと、
    第２のソース領域を前記第２のトレンチに隣接する前記基板の前記上面に形成するステップと、
    を含み、
    前記基板の連続チャネル領域は、前記第１のソース領域から、前記第１のトレンチの第１の側壁に沿って、前記第１のトレンチの底壁に沿って、前記第１のトレンチの第２の側壁に沿って、前記第１のトレンチと前記第２のトレンチとの間の前記上面の前記一部に沿って、前記第２のトレンチの第１の側壁に沿って、前記第２のトレンチの底壁に沿って、前記第２のトレンチの第２の側壁に沿って、前記第２のソース領域に延在し、
    前記第１のトレンチは内部に、前記第１の浮遊ゲートと前記基板から前記第１の浮遊ゲートを絶縁する絶縁材料とだけを含み、前記第２のトレンチは内部に、前記第２の浮遊ゲートと前記基板から前記第２の浮遊ゲートを絶縁する絶縁材料とだけを含む、方法。
  7. ツインビットメモリセルを形成する方法であって、該方法は、
    互いに離間している第１のトレンチと第２のトレンチとを半導体基板の上面に形成するステップと、
    導電性材料の第１の浮遊ゲートと第２の浮遊ゲートとを、互いに離間されて前記第１のトレンチ内に、前記基板から絶縁されて形成するステップと、
    導電性材料の第３の浮遊ゲートと第４の浮遊ゲートとを、互いに離間されて前記第２のトレンチ内に、前記基板から絶縁されて形成するステップと、
    導電性材料の第１の消去ゲートを、前記第１の浮遊ゲートと前記第２の浮遊ゲートの上方に前記第１の浮遊ゲートと前記第２の浮遊ゲートから絶縁されて形成するステップと、
    導電性材料の第２の消去ゲートを、前記第３の浮遊ゲートと前記第４の浮遊ゲートの上方に前記第３の浮遊ゲートと前記第４の浮遊ゲートから絶縁されて形成するステップと、
    導電性材料のワード線ゲートを、前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部の上方に前記第１のトレンチと前記第２のトレンチとの間の前記上面の一部から絶縁されて形成するステップと、
    第１のソース領域を前記第１のトレンチの下の前記基板に形成するステップと、
    第２のソース領域を前記第２のトレンチの下の前記基板に形成するステップと、
    導電性材料の第１の制御ゲートを、前記第１のトレンチ内に、前記第１の浮遊ゲートと前記第２の浮遊ゲートとの間に前記第１の浮遊ゲートと前記第２の浮遊ゲートから絶縁されて形成するステップと、
    導電性材料の第２の制御ゲートを、前記第２のトレンチ内に、前記第３の浮遊ゲートと前記第４の浮遊ゲートとの間に前記第３の浮遊ゲートと前記第４の浮遊ゲートから絶縁されて形成するステップと、
    を含み、
    前記基板の連続チャネル領域は、前記第１のソース領域から、前記第１のトレンチの側壁に沿って、前記第１のトレンチと前記第２のトレンチとの間の前記上面の前記一部に沿って、前記第２のトレンチの側壁に沿って、前記第２のソース領域に延在する、方法。
  8. 前記第１の消去ゲートは、前記第１の消去ゲートが前記第１の浮遊ゲートの端部を包み、前記第２の浮遊ゲートの端部を包むように、前記第１の浮遊ゲートと前記第２の浮遊ゲートとの間に配設された第１の部分と、前記第１の浮遊ゲート及び前記第２の浮遊ゲートの上方に、かつ上方で延在する第２の部分とを有し、
    前記第２の消去ゲートは、前記第２の消去ゲートが前記第３の浮遊ゲートの端部を包み、前記第４の浮遊ゲートの端部を包むように、前記第３の浮遊ゲートと前記第４の浮遊ゲートとの間に配設された第１の部分と、前記第３の浮遊ゲート及び前記第４の浮遊ゲートの上方に、かつ上方で延在する第２の部分とを有する、請求項７に記載の方法。
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