CN102237329B - 芯片结构及其芯片接合结构与制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 230000000694 effects Effects 0.000 claims abstract description 21
- 230000004888 barrier function Effects 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 20
- 239000002245 particle Substances 0.000 claims description 13
- 239000000376 reactant Substances 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 238000005516 engineering process Methods 0.000 description 25
- 239000011521 glass Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 4
- 229960004643 cupric oxide Drugs 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000005751 Copper oxide Substances 0.000 description 2
- 239000002313 adhesive film Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000004568 cement Substances 0.000 description 2
- 229910000431 copper oxide Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229920002472 Starch Polymers 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 235000019698 starch Nutrition 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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Abstract
本发明提供一种芯片结构及其芯片接合结构与制造方法。此芯片结构包含芯片、凸块及绝缘层。复数个凸块设置于芯片上，分别包含彼此相连接且具有不同的活性的第一凸块部及第二凸块部。本发明以对凸块进行化学反应处理的方式，使绝缘层形成于第一凸块部与第二凸块部中具有较高活性者的表面上，以此避免相邻的凸块之间产生短路。
Description
技术领域
本发明是关于一种芯片结构及其芯片接合结构与制造方法；具体而言，本发明是关于一种可防止短路的芯片结构及其制造方法，以及使用此芯片结构的芯片接合结构及其制造方法。
背景技术
随着集成电路(integrated circuit，IC)工艺的进步，现今的集成电路产品，尤其是中央处理器(CPU)、记忆体等精密度较高者，其工艺技术已经达到了数十纳米(nm)的等级。近来所发布的22纳米工艺中，晶圆中的单一晶粒(die)已经小到可以在指甲大小的面积中容纳超过29亿个电晶体元件。
运用于液晶显示器(LCD)模块工艺的玻璃覆晶(Chip On Glass，COG)技术，一般是利用异向性导电胶膜(Anisotropic Conductive Film，ACF)将驱动芯片(driver chip)与玻璃基板相接合而设置于其上。图1为已知的芯片与玻璃基板连接的示意图。如图1所示，芯片1通过异向性导电胶膜2连接玻璃基板3，其中芯片1的凸块(bump)4通过异向性导电胶膜2中的导电粒子5与玻璃基板3的导电膜层6电性连接。
在一般状况下，导电粒子5仅会在相对应的凸块4与导电膜层6之间形成电性连接。然而，在如前所述的集成电路工艺朝向元件密集化发展的趋势下，芯片1的凸块4间的间距也相应地往越来越小的趋势发展，因而增加了凸块4之间通过导电粒子5非正常的导通而造成短路的机会。如图1所示，两个相邻的凸块4之间的导电粒子5排列形成短路8。
为了解决上述由两个相邻凸块4之间因导电粒子5所造成的短路问题，一般的作法是多加一个光罩工艺来形成绝缘层于凸块上，以达到两个凸块4之间相互绝缘的效果。然而这种作法需要多耗费一个光罩工艺的时间与成本，在今日讲求工艺的高效率、低成本的趋势下，并不是一个理想的作法。
发明内容
本发明的目的在于提供一种芯片结构及其制造方法，利用凸块材料本身特性与反应物进行反应而形成绝缘层，强化防止短路的效应。
本发明的另一目的在于提供一种芯片结构及其制造方法，以氧化处理的方式加强绝缘的效果，以避免其使用时产生短路。
本发明的又一个目的在于提供一种芯片接合结构及其制造方法，避免先前技术中由导电粒子所造成的短路问题，并节省工艺的时间与成本，以符合今日讲求工艺高效率、低成本的趋势。
本发明的芯片结构包含芯片、凸块及绝缘层。复数个凸块设置于芯片上，分别包含彼此相连接且具有不同的活性的第一凸块部及第二凸块部。本发明以对凸块进行化学反应(例如氧化)处理的方式，使绝缘层形成于第一凸块部与第二凸块部中具有较高活性者的表面上，提供绝缘以避免相邻的凸块之间产生短路。配合异向性导电胶的使用而将使用此芯片结构的芯片设置于玻璃基板上时，可避免导电胶中的导电粒子在相邻的凸块之间造成短路。
附图说明
图1为已知的芯片与玻璃基板连接的示意图；
图2为本发明芯片结构的一实施例的示意图；
图3为本发明芯片接合结构的一实施例的示意图；以及
图4为本发明芯片接合结构的另一实施例的示意图。
主要元件符号说明
10芯片
20凸块
21第一凸块部
22第二凸块部
30绝缘层
40基板
41导电膜层
50导电层
51绝缘胶材
52导电粒子
53导通路径
具体实施方式
本发明提供一种芯片结构及其芯片接合结构与制造方法。在较佳实施例中，本发明的芯片结构及其制造方法使用于薄膜电晶体液晶显示器(thin filmtransistor liquid crystal display，TFT-LCD)工艺、半导体工艺等类似的工艺中，本发明的芯片接合结构及其制造方法则可以配合玻璃覆晶技术使用。然而在其他实施例中，本发明的芯片结构、芯片接合结构以及其制造方法可以应用于有塑胶外壳封装的集成电路及其连接设置。
图2为本发明芯片结构的一实施例的示意图。如图2所示，此芯片结构包含芯片10、凸块20及绝缘层30。芯片10可以为半导体晶圆的晶粒(die)或经封装的集成电路。凸块20设置于芯片10上，包含彼此相连接的第一凸块部21及第二凸块部22，其中第一凸块部21具有比第二凸块部22高的活性。在较佳实施例中，第一凸块部21为柱状体，第二凸块部22为形成于第一凸块部21表面的惰性金属层。在本实施例中，第一凸块部21采用铜材质，第二凸块部22则采用黄金材质；然而在其他实施例中，第一凸块部21可采用例如铝等其他活性金属材质，第二凸块部22则可采用其他惰性金属材质。绝缘层30包含第一凸块部21及第二凸块部22中具有较高活性的第一凸块部21的元素，例如铜，较佳是通过使整个凸块20与反应物进行反应而使得绝缘层30仅形成于凸块20的一部分，亦即活性较高的第一凸块部21的周缘表面。绝缘层30具有一定的厚度，以达到绝缘的效果。
当使用晶圆(wafer)工艺等类似的工艺来制造图2所示的芯片结构时：芯片10可通过半导体工艺来制造，因此可为晶圆上的晶粒。凸块20的第一凸块部21与第二凸块部22可采用半导体工艺中的晶圆处理流程的沉积(deposition)、微影(photolithography)、蚀刻(etching)等步骤形成于芯片10上。绝缘层30可以利用第一凸块部21与第二凸块部22活性不同的特性，以直接使凸块20与反应物进行反应的方式形成于第一凸块部21周缘的表面。在其他实施例中，可以仅使部分的凸块与反应物进行反应，交错地形成绝缘层于相邻的凸块上，而使相邻的两个凸块之间至少有一个绝缘层可以提供绝缘(见图4)。
在较佳实施例中，可采用氧气作为反应物，以形成氧化膜层于第一凸块部21表面而作为绝缘层30；然而在其他实施例中，可采用例如氮气等其他气体作为反应物，以形成氮化膜层等其他类型的膜层于第一凸块部21表面而作为绝缘层30。在本实施例中，绝缘层30为形成于铜材质的第一凸块部21表面的氧化铜层。由于氧化铜电绝缘的特性，第一凸块部21表面的氧化铜层可达到绝缘的效果。进行氧化反应的方式可以采用在电浆工艺(plasmaprocessing)中于电浆室内通入氧气，或采用一般常用的高温热处理等方式。
图3为本发明芯片接合结构的一实施例的示意图。如图3所示，此芯片接合结构包含芯片10、凸块20、绝缘层30、基板40及导电层50，其中芯片10、凸块20及绝缘层30的结构以及彼此之间的结构关系如前所述。基板40则包含相隔设置的复数个导电膜层41，每个凸块20对应于一个导电膜层41。导电层50连接于基板40与芯片10之间，其中包含绝缘胶材51及多个导电粒子52，使各凸块20的第二凸块部22通过导电粒子52与对应的导电膜层41相互电性连接。在较佳实施例中，基板40可为玻璃材质，导电膜层41可为形成于基板40上的金属电极层，导电层50则可采用異方性导电胶膜；然而在其他实施例中，可分别采用其他材质。
如图3所示，即使两个凸块20之间的导电粒子52排列形成导通路径53，也可以通过形成于第一凸块部21周缘的绝缘层30所提供的绝缘使得两个相邻的凸块20的第一凸块部21之间不会形成短路，因而避免了先前技术中两个相邻的凸块20之间容易出现短路的问题。
当使用玻璃覆晶技术等类似的工艺来制造图3所示的芯片接合结构时：可提供玻璃基板作为基板40，此时导电膜层41可为形成于玻璃基板上的金属电极层。芯片10可通过半导体工艺来制造，因此可为晶圆上的晶粒。凸块20可采用半导体工艺中的晶圆处理流程的沉积、微影、蚀刻等步骤形成于于芯片10上。绝缘层30可通过直接使凸块20与反应物进行反应而形成于活性较高的第一凸块部21的周缘表面。基板40与芯片10之间可利用例如異方性导电胶膜的导电层50来相互连接，此时导电层50中所包含的导电粒子52中有一部分夹设于凸块20与对应的导电膜层41之间，达到使两者相互电性连接的效果。
形成于每个凸块的第一凸块部周缘的绝缘层所提供的绝缘使得两个相邻的凸块的第一凸块部之间不会形成短路，因而避免了先前技术中两个相邻的凸块之间容易出现短路的问题，同时也节省了先前技术中多加一个光罩工艺来形成绝缘层于凸块上的时间与成本，符合今日讲求工艺的高效率、低成本的趋势。
在前述实施例中，每个凸块20上皆形成有绝缘层30；然而在其他实施例中，可以仅于部分凸块20上形成绝缘层30。如图4所示，可以交错地形成绝缘层30于相邻的凸块20上，而使相邻的两个凸块20之间至少有一个绝缘层30可以提供绝缘。此时，形成于相邻的两个凸块20之间的导通路径53同样也不会造成短路。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已揭露之实施例并未限制本发明的范围。相反地，包含于申请专利范围之精神及范围之修改及均等设置均包含于本发明的范围内。
Claims (8)
1.一种芯片结构，包含：
一芯片；
至少一凸块，设置于该芯片，该凸块包含一第一凸块部及一第二凸块部彼此连接且具有不同的活性；以及
一绝缘层，包含该第一凸块部及该第二凸块部中具有较高活性者的元素，并形成于该第一凸块部及该第二凸块部中具有较高活性者的表面。
2.一种芯片接合结构，包含：
一基板，包含相隔设置的复数个导电膜层；
一芯片，具有复数个凸块对应于该些导电膜层；以及
一导电层，连接于该基板与该芯片之间，其中该导电层包含复数个导电粒子使各该凸块与对应的该导电膜层相互电性连接；
其中，该些凸块中的至少其中一个凸块的一部分与一反应物形成一绝缘层于其部分表面；且各该绝缘层仅形成该第一凸块部及该第二凸块部中具有较高活性者的表面。
3.如权利要求2所述的芯片接合结构，其中该第一凸块部具有比该第二凸块部高的活性，且该第二凸块部包含一惰性金属层，是通过该些导电粒子与该导电膜层相互电性连接。
4.如权利要求3所述的芯片接合结构，其中该惰性金属层包含黄金，且该第一凸块部包含铜。
5.一种芯片结构的制造方法，包含：
提供一芯片；
设置至少一凸块于该芯片，其中该凸块包含一第一凸块部及一第二凸块部彼此连接，且该第一凸块部位于接近该芯片的一端，该第二凸块部位于远离该芯片的一端，其中该第一凸块部具有比该第二凸块部还高的活性；以及
使该凸块与一反应物进行反应，以形成一绝缘层仅于该第一凸块部的表面。
6.一种芯片接合结构的制造方法，该方法包含下列步骤：
提供一基板，包含相隔设置的复数个导电膜层；
提供一芯片，具有复数个凸块对应于该些导电膜层，其中各该凸块包含一第一凸块部及一第二凸块部，且该第一凸块部及该第二凸块部彼此连接且具有不同的活性；
氧化该些凸块，以形成一绝缘层，其中该绝缘层仅形成于该第一凸块部及该第二凸块部中具有较高活性者的表面；以及
设置一导电层，使该导电层连接于该基板与该芯片之间，其中该导电层包含复数个导电粒子使各该凸块与对应的该导电膜层相互电性连接。
7.如权利要求6所述的芯片接合结构的制造方法，其中该第一凸块部具有比该第二凸块部高的活性，其中设置该导电层的步骤包含使该第二凸块部通过该些导电粒子与该导电膜层相互电性连接的方式来设置该导电层。
8.如权利要求7所述的芯片接合结构的制造方法，其中该第二凸块部包含黄金，且该第一凸块部包含铜。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010167239 CN102237329B (zh) | 2010-04-27 | 2010-04-27 | 芯片结构及其芯片接合结构与制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 201010167239 CN102237329B (zh) | 2010-04-27 | 2010-04-27 | 芯片结构及其芯片接合结构与制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102237329A CN102237329A (zh) | 2011-11-09 |
| CN102237329B true CN102237329B (zh) | 2013-08-21 |
Family
ID=44887836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 201010167239 Expired - Fee Related CN102237329B (zh) | 2010-04-27 | 2010-04-27 | 芯片结构及其芯片接合结构与制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102237329B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
2010
- 2010-04-27 CN CN 201010167239 patent/CN102237329B/zh not_active Expired - Fee Related
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Also Published As
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|---|---|
| CN102237329A (zh) | 2011-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20130821 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |