KR100367702B1 - 티타늄장벽층을포함하는솔더범프제조방법및구조 - Google Patents

티타늄장벽층을포함하는솔더범프제조방법및구조 Download PDF

Info

Publication number
KR100367702B1
KR100367702B1 KR1019970706542A KR19970706542A KR100367702B1 KR 100367702 B1 KR100367702 B1 KR 100367702B1 KR 1019970706542 A KR1019970706542 A KR 1019970706542A KR 19970706542 A KR19970706542 A KR 19970706542A KR 100367702 B1 KR100367702 B1 KR 100367702B1
Authority
KR
South Korea
Prior art keywords
layer
solder
chromium
barrier layer
forming
Prior art date
Application number
KR1019970706542A
Other languages
English (en)
Other versions
KR19980703139A (ko
Inventor
조셉 다니엘 미스
그레천 마에커 아데마
마크 디. 켈럼
더블유. 보이드 로저스
Original Assignee
유나이티브 인터내셔널 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 유나이티브 인터내셔널 리미티드 filed Critical 유나이티브 인터내셔널 리미티드
Publication of KR19980703139A publication Critical patent/KR19980703139A/ko
Application granted granted Critical
Publication of KR100367702B1 publication Critical patent/KR100367702B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/036Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361Physical or chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/03Manufacturing methods
    • H01L2224/039Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05026Disposition the internal layer being disposed in a recess of the surface
    • H01L2224/05027Disposition the internal layer being disposed in a recess of the surface the internal layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171Chromium [Cr] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05571Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012Auxiliary members for bump connectors, e.g. spacers
    • H01L2224/10122Auxiliary members for bump connectors, e.g. spacers being formed on the semiconductor or solid-state body to be connected
    • H01L2224/10145Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/11001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • H01L2224/11462Electroplating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • H01L2224/11472Profile of the lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • H01L2224/11474Multilayer masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/118Post-treatment of the bump connector
    • H01L2224/11848Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849Reflowing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116Lead [Pb] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01022Titanium [Ti]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01027Cobalt [Co]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01327Intermediate phases, i.e. intermetallics compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/050414th Group
    • H01L2924/05042Si3N4
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/1026Compound semiconductors
    • H01L2924/1032III-V
    • H01L2924/10329Gallium arsenide [GaAs]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Vehicle Interior And Exterior Ornaments, Soundproofing, And Insulation (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

콘택 패드를 갖는 마이크로 전자 소자 상에 솔더 범프를 제조하는 방법은 상기 소자 상에 티타늄 장벽층을 증착하는 단계, 상기 티타늄 장벽층 상에 하부 범프 야금층을 형성하는 단계, 그리고 상기 하부 범프 야금층 상에 하나 이상의 솔더 범프를 형성하는 단계를 포함한다. 상기 솔더 범프 또는 솔더 범프들은 제거될 상기 하부 범프 야금층의 노출 부위를 한정하고, 다음에 상기 티타늄 장벽층의 노출 부위가 제거된다. 상기 티타늄 장벽층은 상기 하부 범프 야금층을 제거하는데 사용되는 식각액으로부터 하부의 마이크로 전자 소자를 보호하게 된다. 또한 상기 티타늄 장벽층은 상기 하부 범프 야금층이 하부의 마이크로 전자 소자 상의 잔여물을 형성하는 것을 방지하게 된다. 따라서, 상기 티타늄 장벽층은 상기 하부 범프 야금층이 잔여물 문제를 남기지 않고 빠르게 제거될 수 있게 하고 이로 인해 솔더 범프간의 전기적 단락의 가능성을 줄일 수 있게 한다.

Description

티타늄 장벽층을 포함하는 솔더 범프 제조 방법 및 구조{SOLDER BUMP FABRICATION METHODS AND STRUCTURE INCLUDING A TITANIUM BARRIER LAYER}
흔히 고성능의 마이크로 전자 소자는 다른 마이크로 전자 소자와 전기적으로 상호연결하기 위해 솔더 볼(Solder ball) 또는 솔더 범프(Solder bump)를 사용한다. 예를 들어, 대규모 집적(VLSI) 칩(Chip)은 솔더 볼이나 솔더 범프를 이용하여 회로 기판 또는 다른 차레벨의 패키징 기판에 전기적으로 연결될 수 있다. 또한 이러한 연결 기술은 "Controlled Collapse Chip Connection-C4" 또는 "플립-칩(Flip-Chip)" 기술로 언급되며, 그리고 여기에서는 솔더 범프로 언급될 것이다.
IBM사에 의해 개발된 원래의 솔더 범프 기술에서, 상기 솔더 범프는 집적회로 웨이퍼에 금형된 섀도우 마스크(Shadow mask) 내의 개구부를 통해 증발(Evaporation)에 의해 형성된다. 예를 들어, 발명의 명칭이 "Debondable Metallic Bonding Method"(Katz et al.)인 미합중국 특허 제5,234,149호에서는 칩 배선 단자와 금속층을 갖는 전자 소자가 기재되어 있다. 상기 배선 단자는 전형적으로 순수한 알루미늄이고, 상기 금속층은 티타늄(Titanium) 또는 크롬(Chromium) 국부 접착층(Localized adhesived layer), 공동 증착된 국부 크롬 구리층, 국부 습식 구리층, 그리고 국부 금 또는 주석 덮개층(Capping layer)을 포함할 수 있다. 증발된 국부 납-주석(lead-tin) 솔더층은 덮개층 상부에 위치하게 된다.
또한 전기 도금 방법을 기초로 하는 솔더 범프 기술의 연구가 적극적으로 수행되고 있다. 상기 전기 도금 방법은 특히 기판이 크고 범프가 작은 경우에 유용하다. 이 방법에서는, 하부 범프 야금(Under bump metallurgy)층이 보통 증발이나 스퍼터링(Sputtering)에 의해 상부에 콘택 패드(Contact pad)를 갖는 마이크로 전자 기판에 증착된다. 연속적인 하부 범프 야금층은 보통은 패드 상이나 상기 패드 사이의 기판 상에 형성되어, 솔더 도금 중에 전류의 흐름을 허용하게 된다.
하부 범프 야금층을 갖는 전기 도금 방법의 예가 미합중국 특허 제5,162,257호에 개시되어 있는 바, 발명의 명칭이 "솔더 범프 집적 방법"(Yung)이며, 본 출원의 양수인에 의해 위임되어 있다. 이 특허에서는 상기 하부 범프 야금층은 기판과 패드에 인접한 크롬층, 솔더가 가능한 금속 역할을 하는 상부 구리층, 그리고 상기 크롬층과 구리층 사이에 단계적(Phased) 크롬/구리층을 포함하고 있다. 상기 솔더 범프와 콘택 패드 사이의 하부 범프 야금층을 솔더와 상기 하부 야금층의 솔더 성분의 금속간 영역으로 변환시킴으로써 상기 솔더 범프의 하부는 유지된다. 그런데, 상기 단계적 크롬/구리층과 하부 크롬층을 제거하기 위해서는 여러 번의 식각 싸이클이 필요할 수 있다. 여러 번의 식각 싸이클을 통해서도 상기 하부 범프 야금층을 완전히 제거하기가 어렵고, 솔더 범프간 전기적인 단락의 위험성을 발생하게 된다.
상기 언급한 특허에 불구하고, 솔더 범프의 전기적 도금 후에 상기 하부 범프 야금층은 쉽고도 완전하게 제거할 수 있으며 그로인해 솔더 범프간의 전기적인 단락의 가능성을 줄여주는 솔더 범프를 형성하는 방법과 그로인해 형성된 솔더 범프 구조에 대한 기술의 필요성이 여전히 존재한다. 또한 상기 하부 범프 야금층이 제거될 때 상기 솔더 범프는 심각하게 언더컷(Under Cut)될 필요가 없으며 그로인해 기계적 또는 전기적인 결점의 가능성을 줄여주는 솔더 범프를 형성하는 방법에 관한 기술의 필요성이 존재한다.
본 발명은 마이크로 전자 소자를 제조하는 방법 및 구조에 관한 것으로, 특히 마이크로 전자 소자에 대한 전기적 및 기계적 연결들을 구성하는 방법과 구성된 연결들에 관한 것이다
도 1 내지 도 6은 본 발명에 따른 솔더 범프를 형성하는 첫 번째 방법의 여러 단계 중에서 콘택 패드를 갖는 마이크로 전자 소자의 단면도를 나타내고 있다.
도 7 내지 도 12는 본 발명에 따른 솔더 범프를 형성하는 두 번째 방법의 여러 단계 중에서 콘택 패드를 갖는 마이크로 전자 소자의 단면도를 나타내고 있다.
본 발명의 목적은 마이크로 전자 소자 콘택 패드에 대한 솔더 범프 공정을 위한 개선된 방법과 이로 인해 형성된 개선된 솔더 범프를 제공하기 위한 것이다.
본 발명의 다른 목적은 상기 솔더 범프의 전기 도금 후에 상기 하부 범프 야금층의 노출 부위를 제거하는데 필요한 시간을 줄이기 위한 것이다.
본 발명의 또 다른 목적은 솔더 범프들간의 전기적 단락을 줄이기 위한 것이다.
본 발명의 또 다른 목적은 전기 도금 이후에 상기 하부 범프 야금층이 제거될 때 솔더 범프의 언더컷을 줄이기 위한 것이다.
본 발명에 따른 이들 및 다른 목적들은 하부 범프 야금층을 형성하기 전에 마이크로 전자 소자의 상부에 연속적인 티타늄 장벽층을 증착시키는 것이다. 따라서 상기 하부 범프 야금층은 상기 티타늄층으로부터 선택적으로 제거될 수 있으며, 그리고 다음에 상기 티타늄층은 상기 마이크로 전자 소자로부터 제거될 수 있다.상기 티타늄층은 상기 하부 범프 야금층이 솔더 범프간 전기적 단락을 초래할 수 있는 마이크로 전자 소자 상의 잔여물이 형성되는 것을 방지하게 된다. 더욱이, 상기 티타늄 장벽층은 상기 하부 범프 야금층을 제거하는데 사용되는 식각액으로부터 뒤에 숨은 마이크로 전자 소자를 보호하게 된다.
본 발명의 일예로써, 솔더 범프를 형성하는 방법은, 콘택 패드를 포함하는 마이크로 전자 소자 상부에 티타늄 장벽층을 증착하는 단계, 상기 티타늄 장벽층 상부에 하부 범프 야금층을 형성하는 단계, 그리고 다음에 상기 하부 범프 야금층 상부에 솔더 범프를 형성하는 단계를 포함한다. 상기 솔더 범프는 각각 선택적으로 제거되는 상기 하부 범프 야금층의 노출된 부위와 상기 티타늄 장벽층을 명백히 보여준다. 따라서, 상기 솔더 범프의 심각한 언더컷 없이 또는 솔더 범프간의 단락을 초래할 수 있는 잔여물을 남김이 없이 솔더 범프를 전기적으로 도금한 후에 상기 하부 범프 야금층의 노출 부위는 빠르고도 완전하게 제거될 수 있다.
상기 하부 범프 야금층의 노출 부위는 상기 솔더 범프와 티타늄 장벽층을 우선 고려하여 상기 하부 범프 야금층을 식각하는 식각액을 사용하여 선택적으로 제거될 수 있다. 다음에 상기 티타늄 장벽층은 상기 솔더 범프와 상기 솔더 범프 하부에 남아 있는 하부 범프 야금층의 일부분을 고려하여 상기 티타늄 장벽층을 먼저 식각하는 식각액을 사용하여 선택적으로 제거될 수 있다.
상기 하부 범프 야금층은 상기 티타늄 장벽층의 상부에 형성되는 크롬층, 상기 크롬층 상부에 형성되는 크롬과 구리의 단계층, 그리고 상기 단계적 층 상부에 형성되는 구리층을 포함하는 것이 바람직하다. 이 실시예에서는, 수산화 암모늄과과산화수소의 혼합물이 상기 하부 범프 야금층의 구리 부분을 선택적으로 식각하는데 사용될 수 있다; 염화수소산이 상기 하부 범프 야금층의 크롬층을 식각하는데 사용될 수 있다; 그리고 불화암모늄에 의해 완충된 불화수소산이 상기 티타늄층을 선택적으로 식각하는데 사용될 수 있다.
또한 솔더댐(Solder dam)이 상기 솔더 범프에 의해 덮히지 않은 영역에서 상기 하부 범프 야금층의 상부에 형성될 수 있고, 이러한 솔더댐은 상기 하부 범프 야금층의 노출 부위를 제거하기 전에 미리 제거하는 것이 바람직하다. 상기 솔더댐은 크롬이나 티타늄과 같이 솔더 비습식층을 포함하는 것이 바람직하다. 또한 상기 솔더댐은 상기 솔더 비습식층의 상부에 구리 등과 같은 솔더 습식 재료층을 포함할 수도 있다.
상기 솔더 범프를 형성한 후에, 상기 솔더 범프는 리플로우(Reflow)될 수 있다. 상기 솔더 범프를 리플로우하는 단계는 금속간 영역이 되는 상기 솔더 범프와 솔더 범프에 인접한 상기 하부 범프 야금층의 비노출 부위 간에 반응을 일으킬 수 있으며, 여기에서 상기 하부 범프 야금층의 구리 부분을 제거하는데 사용된 식각액이 상기 금속간 영역을 우선 고려하여 구리를 식각하게 된다.
본 발명의 바람직한 실시예를 보여주는 첨부한 도면을 참고로 하여, 지금부터 본 발명을 충분히 설명하겠다. 그러나 본 발명은 많은 다른 형태의 실시예를 포함할 수 있으며, 여기에 언급한 실시예에 국한된 것으로 간주해서는 안된다; 오히려, 이러한 실시예들은 본 기술 내용을 철저하고 완전하게 하기 위한 것이고, 본 발명이 속하는 기술 분야의 숙련가에게 본 발명의 범위를 충분히 전달하기 위한 것이다. 본 발명을 분명하게 하기 위해 층들의 두께는 과장되어진 것이다.
도 1에 도시된 바와 같이, 마이크로 전자 소자(20)는 기판(22), 다수의 콘택 패드(24), 그리고 패시베이션층(Passivation layer)(26)을 포함할 수 있다. 상기 기판(22)은 실리콘, 갈륨비소, 실리콘 탄화물, 다이아몬드 등과 같은 반도체 재료층, 인쇄회로 기판이나 다층 기판, 또는 이 기술이 속하는 분야의 숙련자에 알려진 다른 기판 재료로 이루어질 수 있다. 상기 콘택 패드(24)는 알루미늄, 구리, 티타늄, 상기 언급한 금속들의 조합인 AlCu, AlTi3등과 같은 금속간, 또는 이 기술이 속하는 분야의 숙련자에게 알려진 다른 재료들로 이루어진다. 상기 패시베이션층(26)은 폴리미드층인 것이 바람직하지만, 대안으로서 이산화규소층, 질화규소층, 또는 이 기술이 속하는 분야의 숙련자에게 알려진 다른 패시베이션 재료층일 수 있다. 도시된 바와 같이, 상기 패시베이션층은 상기 기판 맞은 편의 각각의 콘택 패드의 상부 에지 부위를 덮고 있는 것이 바람직하며, 노출된 각각의 상기 콘택 패드(24)의 중앙 표면 부위는 남겨져 있다.
상기 마이크로 전자 소자(20)가 회로 기판이나 다른 차레벨 패키징 기판과 같은 다른 마이크로 전자 소자와 전기적 및 기계적으로 연결될 수 있도록 상기 소자의 상부에 형성되는 솔더 범프를 제공하는 것이 바람직하다. 이 기술이 속하는 분야의 숙련자들에 의해 이해될 수 있는 것처럼, 상기 콘택 패드는 먼저 임의의 원 산화물(native oxide)을 제거하기 위해 미리 처리된다. 연속적인 티타늄 장벽층(28)(약 500Å의 두께)은 상기 패시베이션층(26)과 콘택 패드(24)의 노출된 표면 부위를 따라서 형성된다. 상기 티타늄 장벽층(28)은 상기 패시베이션층을 심각하게 식각하지 않고 상기 패시베이션층(26)으로부터 쉽게 식각될 수 있다. 만일 티타늄 콘택 패드가 사용된다면, 상기 티타늄 장벽층이 티타늄 콘택 패드 외부에서 산화될 것이기 때문에 기처리된 단계는 제거될 수 있다.
다음에 연속적인 하부 범프 야금층이 상기 티타늄 장벽층(28)의 상부에 형성된다. 상기 하부 범프 야금층은 솔더 범프와 콘택 패드간에 적당한 접착성을 제공하고, 상기 티타늄 장벽층을 심각하게 식각하지 않고 상기 티타늄 장벽층(28)으로부터 선택적으로 식각될 수 있는 재료로부터 형성되게 된다. 따라서, 상기 하부 범프 야금층은 크롬층(30)(약 1000Å 두께), 상기 크롬층 상부에 형성된 크롬과 구리의 단계층(32)(약 1000Å 두께), 그리고 상기 단계층의 상부에 형성된 구리층(34)(약 1㎛ 두께)으로 이루어진다. 예를 들어, 크롬층, 크롬과 구리의 단계층, 그리고 구리층을 포함하는 하부 범프 야금층이 미합중국 특허 제5,162,257호에 기재되어 있는 바, 발명의 명칭은 "솔더 범프 공정 방법"(Yung)으로서, 그 기술 내용은 참고적으로 그 전체가 지금까지의 내용에서편입된다.
상기 하부 범프 야금층을 형성한 후에, 솔더댐이 제공된다. 바람직한 실시예에서는, 상기 솔더댐은 크롬이나 티타늄층의 솔더 비습식층(36)(약 1500Å 두께)인 것이 바람직하다. 또한 상기 솔더댐은 상기 솔더 비습식층(36)의 상부에 구리 등과 같은 솔더 습식층(38)(약 125Å 두께)을 포함할 수 있다. 예를 들어, 크롬층 상부에 형성된 구리층을 갖는 솔더댐은 솔더가 그 상부에 도금될 수 있게 해주며, 나중의 리플로우 단계는 크롬을 노출하고 있는 구리를 용해시킬 수 있다. 이 실시예에서, 솔더는 솔더댐의 솔더 습식층(38)의 상부에서 균일하게 전기도금될 수 있다. 다음에 상기 솔더에 의해 덮이지 않은 솔더 습식층의 부위는 제거되고, 이로 인해 솔더 범프가 상기 리플로우 단계 중에 팽창하는 것을 방지할 수 있다. 상기 솔더가 그 액화 온도(95% 납과 5% 주석을 갖는 솔더에 대해 대략 312℃) 이상으로 가열될 때, 상기 솔더는 리플로우되며, 상기 습식층(38)의 나머지 부분을 용해시키고, 그리고 솔더 비습식층(36)과 접촉하게 된다. 따라서, 상기 리플로우된 솔더 범프는 표면 장력 때문에 실질적으로 구 모양을 형성하게 된다. 도 2는 티타늄 장벽층(28); 크롬층(30), 크롬과 구리의 단계층(32), 그리고 구리층(34)을 갖는 하부 범프 야금층; 그리고 솔더 비습식층(36)과 솔더 습식층(38)을 갖는 솔더댐을 갖는 마이크로 전자 소자(20)를 도시하고 있다. 티타늄, 크롬, 단계적 크롬과 구리, 그리고 구리의 층들은 각각 증발, 스퍼터링, 또는 이 기술이 속하는 분야의 숙련자에게 알려진 다른 증착 기술에 의해 형성될 수 있다. 상기 크롬과 구리의 단계층은 크롬과 구리의 공동 증착에 의해 형성될 수 있다.
상기 솔더댐은 도 3에 도시된 바와 같이, 솔더 범프를 필요로 하는 콘택 패드(24) 위의 영역에서 선택적으로 제거된다. 솔더댐의 부위들은 표준 노광/식각 기술 또는 리프트-오프(Lift-off) 기술에 의해 선택적으로 제거될 수 있다. 표준 노광/식각 기술이 이용된다면, 티타늄은 솔더 비습식층(36)에 대해 이용되는 것이 바람직한데, 티타늄이 구리층을 심각하게 식각하지 않고 뒤에 숨은 구리층으로부터 선택적으로 식각될 수 있기 때문이다. 상기 솔더댐(층 36과 38)에 의해 덮이지 않고 남겨진 구리층(34) 영역은 아래에 논의되는 것처럼, 리플로우 단계 이후에 상기 마이크로 전자 소자의 상부에 형성된 솔더 범프의 표면 영역을 분명히 나타내게 된다.
또한 감광 마스크와 같이 패턴이 형성된 마스크층(40)은 솔더댐의 상부에 형성되어, 솔더가 전기도금될 상기 솔더댐과 하부 범프 야금층 위의 덮이지 않은 영역을 나타내게 된다. 상기 마스크층(40)에 의해 덮이지 않고 남겨진 표면 영역은, 도 3과 도 4에 도시된 바와 같이, 보다 넓은 영역에 솔더의 전기 도금을 허용하기 위해 상기 솔더댐(층 36과 38)에 의해 덮이지 않고 남겨진 각각의 표면 영역보다는 클 수 있다. 상기 솔더 범프(42)는 도 4에 도시된 바와 같이, 상기 마스크층(40)에 의해 덮이지 않고 남겨진 영역의 상부에 전기 도금된다.
상기 솔더는 이 기술이 속하는 분야의 숙련자에게 알려진 전기 도금 기술을 이용하는 솔더댐과 하부 범프 야금층의 노출 부위 상에 도금된다. 예를 들어, 마스크층(40)을 갖는 마이크로 전자 소자(20)의 표면은 납과 주석이 함유된 도금 용액에 노출되고, 전기적인 바이어스가 크롬층(30), 크롬과 구리의 단계층(32), 그리고구리층(34)을 포함하는 연속적인 하부 범프 야금층에 인가되게 된다. 도 4에 도시된 바와 같이, 상기 전기적 바이어스는 납-주석 솔더가 솔더 범프(42)를 형성하는 구리층들(34와 38)의 노출 부위 상에 도금되게 된다.
도금되는 솔더의 크기는 상기 마스크층(40)에 의해 덮이지 않고 남겨진 영역, 인가된 전기적 바이어스, 도금 용액의 농도, 그리고 도금 단계의 경과시간을 조절함으로써 제어될 수 있다. 솔더가 크롬 등과 같은 솔더 비습식 재료 상에서는 균일하게 도금되지 않기 때문에, 상기 솔더 비습식층(36)의 상부에 형성된 구리층과 같은 솔더 습식층(36)을 갖는 솔더댐을 이용하여 상기 솔더가 상기 마스크층에 의해 덮이지 않은 영역에서 상기 솔더댐 위에 균일하게 도금될 수 있게 한다. 따라서, 솔더가 도금되지 않은 상부의 영역, 그리고 도금된 전체 크기는 독립적으로 솔더댐에 의해 덮이지 않은 영역을 결정할 수 있고, 이것은 리플로우 이후에 마이크로 전자 소자의 상부에 형성된 솔더 범프의 표면 크기를 결정하게 된다.
도 5에 도시된 바와 같이, 도금 단계를 완료한 후에는, 솔더 범프에 의해 덮이지 않은 상기 마스크층(40)과 솔더 습식층(38)의 일부는 제거되며, 그리고 상기 솔더 범프(42)가 리플로우될 수 있도록 액화 온도(95% 납과 5% 주석을 갖는 솔더에 대해 대략 312℃) 이상으로 가열되게 된다. 만일 상기 솔더 습식층이 구리층이라면, 수산화암모늄과 과산화수소의 혼합물이 상기 솔더 습식층을 제거하기 위해 사용될 수 있다. 솔더 범프가 솔더댐의 솔더 습식층(38) 위에서 전기 도금되는 곳에서, 상기 솔더 습식층(38)은 상기 솔더댐의 솔더 비습식층(36)이 상기 솔더 범프에 노출되어 솔더 범프 속으로 용해되게 된다. 따라서, 표면 장력은 상기 리플로우된솔더 범프(42)가 상기 솔더댐에 의해 덮이지 않은 상기 하부 범프 야금층의 일부 위에서 실질적으로 구형의 모양을 형성하게 해준다. 상기 솔더 범프가 냉각될 때, 솔더는 실질적으로 구형의 모양을 유지하면서 응고하게 된다.
더욱이, 상기 리플로우된 솔더는 솔더 범프와 인접한 하부 범프 야금층의 일부와 함께 금속간 영역(34)을 형성하게 된다. 바람직한 실시예에서는, 상기 하부 범프 야금층은 크롬층(30), 크롬과 구리의 단계층(32), 그리고 구리층(34)을 포함하고 있다; 그리고 상기 솔더는 상기 구리층(34)의 일부와 작용하여 금속간 영역(34')을 형성하게 된다. 이러한 금속간 영역은 구리, 크롬, 그리고 티타늄을 제거하는데 공통적으로 사용될 수 있는 식각액과 심각하게 반응하지 않는 Cu3Sn을 포함할 수 있다.
도 5에 도시된 바와 같이, 상기 리플로우된 솔더 범프(42)는 상기 하부 범프 야금층의 노출 및 비노출된 부위를 명백하게 한다. 따라서, 상기 솔더 범프(42)는 상기 솔더 범프를 보충하는데 이용될 수 있는 하부 범프 야금층의 일부를 마스크하는데 이용될 수 있다. 도 6에 도시된 바와 같이, 솔더 범프에 의해 노출되어 남겨진 상기 하부 범프 야금층의 일부는 제거되어 각각의 솔더 범프(42)가 다른 솔더 범프의 각각으로부터 전기적으로 분리될 수 있다.
먼저, 상기 비습식층(36)을 제거할 필요가 있다. 상기 비습식층이 크롬이면, 염화수소산이 비습식층을 제거하는데 이용될 수 있다. 대안으로서, 티타늄이 상기 비습식층에 대해 사용된다면, 불화암모늄에 의해 완충된 불화수소산이 사용될 수있다.
티타늄 장벽층이 밑에 숨은 패시베이션층(26)과 콘택 패드(24)를 보호하는 반면에 상기 솔더 범프(42)에 의해 노출되어 남겨진 상기 하부 범프 야금층의 일부분은 효율적으로 상기 티타늄 장벽층(28)으로부터 제거될 수 있다. 다음에 상기 티타늄 장벽층의 노출 부위는 밑에 숨은 패시베이션층에 심각한 영향을 주지 않는 식각액을 사용하여 제거될 수 있다.
예를 들어, 수산화암모늄과 과산화수소의 혼합물과 같은 화학적 식각액은 상기 솔더 범프(42)에 의해 노출되어 남겨진 구리층(34)을 식각하는데 이용될 수 있다. 이러한 혼합물은 상기 솔더 범프, 티타늄 장벽층(28), 그리고 금속간 영역(34')을 고려하여 구리층을 먼저 식각하게 된다. 따라서, 이러한 식각은 상기 솔더 범프의 솔더 크기를 심각하게 줄이지 않고, 또는 상기 솔더 범프를 심각하게 언더컷하지는 않는다. 또한 이러한 혼합물은 크롬과 구리의 단계층(32)으로부터 구리의 일부를 제거할 것이다.
염화수소산과 같은 화학적 식각액은 상기 솔더 범프에 의해 노출되어 남겨진 단계층(32)과 크롬층(30)의 나머지 부분을 식각하는데 사용될 수 있다. 이러한 산은 솔더 범프, 티타늄 장벽층, 그리고 금속간 영역(34')을 고려하여 단계층과 크롬층을 먼저 식각하게 된다. 이러한 산은 심각한 잔여물을 남기지 않고 상기 티타늄 장벽층으로부터 하부 범프 야금층의 나머지 노출된 부분을 제거할 것이다.
불화암모늄으로 완충된 불화수소산 등과 같은 티타늄 식각액은 상기 솔더 범프(42)에 의해 노출되어 남겨진 티타늄 장벽층(28)의 일부를 식각하는데 사용될 수있다. 이러한 산은 상기 솔더 범프(42), 금속간 영역(34'), 단계층(32), 그리고 크롬층(30)을 고려하여 상기 티타늄을 먼저 식각하게 된다. 만일 폴리미드층이 패시베이션층으로 사용된다면, 이러한 산은 상기 패시베이션층을 심각하게 식각시키지는 않을 것이다. 만일 이산화규소나 질화실리콘이 패시베이션층으로 사용된다면, 이러한 산은 상기 패시베이션층을 어느 정도 식각할지도 모른다. 이러한 재료들의 식각은 상기 티타늄 장벽층을 제거하는데 필요한 시간대 식각 기간을 한정함으로써 최소화할 수 있다. 따라서,폴리이미드(polyimide)는 패시베이션층으로 바람직한 물질이다. 도 6에 최종적인 솔더 범프의 구조가 도시되어 있다.
상기 티타늄 장벽층이 없으면, 상기 하부 범프 야금층은 리플로우 단계 이후에 완전하게 제거되기가 어렵고, 원하지 않는 도전성 잔여물이 마이크로 전자 소자 상에 남을 수 있다. 출원인은 상기 하부 범프 야금층이 두 층간의 인터페이스에서 도전성 반응물을 형성하는 패시베이션층과 반응한다는 이론을 제기하고 있다. 솔더 범프의 언더컷 없이 또는 그로인해 원하지 않는 도전성 잔여물을 발생하는 솔더 범프 크기의 축소 없이 이러한 도전성 반응물은 식각하기가 어려울 것이다. 이러한 잔여물은 솔더 범프간의 전기적인 단락을 발생시킬 지도 모른다.
티타늄 장벽층의 사용은 솔더 범프간의 전기적 단락을 형성할 수 있는 잔여물의 발생을 줄이는 반면에, 상기 하부 범프 야금층이 효율적으로 상기 리플로우 단계 이후에 제거될 수 있게 해준다. 상기 티타늄 장벽층은 상기 하부 범프 야금층이 패시베이션층과 반응하는 것을 방지하여 이로 인해 잔여물을 줄이게 된다. 다음에 상기 티타늄 장벽층은 심각한 어떠한 잔여물을 남기지 않고 상기 패시베이션층으로부터 식각될 수 있다.
전형적으로 원하지 않는 잔여물의 제거는 부가층이 상기 구조에 더해진다는 사실에도 불구하고 솔더 범프간 도전층을 제거하는데 필요한 시간을 축소하는 결과를 초래한다. 티타늄 장벽층이 전체 식각 시간을 줄여서, 이로 인해 솔더 범프가 식각액에 노출되는 시간을 감소시키기 때문에 언더컷에 대한 잠재적 가능성이 줄어든다. 또한 티타늄 장벽층의 추가는 생산량을 증가시키고, 소자 결점의 가능성을 줄일 수 있다. 또한 상기 언급된 방법에 의해 형성된 솔더 범프는 낮은 전기 저항을 가진다. 예를 들어, 마이크로 전자 소자 상에서 반경 50㎛의 원형 표면을 갖는 솔더 범프는 전기 저항이 거의 3 밀리옴(milliohms)인 것이 증명되었다.
도 1 내지 도 6을 고려하여 상기 언급된 방법의 다른 양상이 도 7 내지 도 12에 도시되었다. 도 1을 고려하여 상기 언급된 것처럼, 도 7은 기판(22), 콘택 패드(24), 그리고 패시베이션층(26)을 갖는 마이크로 전자 소자(20)를 도시하고 있다. 도 2를 고려하여 상기 언급된 것처럼, 도 8은 티타늄 장벽층(28)의 추가층, 그리고 크롬층(30), 크롬과 구리의 단계층(32) 및 구리층(34)을 포함하는 하부 범프 야금층을 도시하고 있다. 그런데, 도 8에서, 솔더댐(50)은 단지 하나의 솔더 비습식층을 가지고 있고, 이것은 티타늄 층(약 1000Å 두께)인 것이 바람직하다.
티타늄 솔더댐 층의 사용은 도 9에 도시된 바와 같이 솔더 범프 형성 중에 하나의 마스크를 사용하는 방법인 것을 의미한다. 여기에서, 감광 마스크 또는 이 기술이 속하는 분야의 숙련자에게 알려진 다른 마스크 등과 같은 마스크층(52)은 솔더댐(50)의 패턴이 형성되기에 앞서서 패턴이 형성된다. 다음에 상기마스크층(52)은 상기 솔더댐(50)의 패턴을 형성하는데 사용될 수 있다. 따라서, 마스크층과 솔더댐의 패턴을 모두 형성하는데 오직 하나의 노광 단계가 필요하다. 티타늄층이 솔더댐으로 사용되는 것이 바람직한데, 구리와 솔더를 고려하여 티타늄을 먼저 식각하는 불화암모늄으로 완충된 불화수소산 등과 같은 식각액을 사용하여 구리층(34)을 선택적으로 제거할 수 있기 때문이다. 상기 솔더댐(50)은 솔더가 솔더댐의 상부에 도금되지 않기 때문에 솔더 습식층이 필요하지 않다. 여기에서, 상기 솔더댐(50)은 단지 솔더 범프(54)가 리플로우 단계 중에 확산되는 것을 방지하게 된다.
도 10에 도시된 바와 같이, 마스크층(52)과 솔더댐(50)은 솔더가 도금될 하부 범프 야금층 상의 영역을 명백하게 나타낸다. 도금 단계는 솔더가 솔더댐의 일부분 위에서 도금되지 않는 것을 제외하면, 도 4를 고려하여 상기 언급된 것과 동일하다. 솔더 범프를 도금한 후에, 상기 마스크층(40)은 선택적으로 제거되며, 그리고 솔더 범프는 솔더를 리플로우하기 위해 액화 온도(95% 납과 5% 주석을 갖는 솔더에 대해 대략 312℃) 이상으로 가열되게 된다. 상기 솔더댐(50)은 리폴로우된 솔더가 원하는 영역들 밑으로 흐르는 것을 방지하게 된다. 도 11에 도시된 바와 같이, 표면 장력이 상기 리플로우된 솔더 범프(54)가 실질적으로 구형의 모양을 형성하게 해준다. 상기 솔더 범프가 냉각될 때, 솔더 범프가 응고되어 이러한 모양을 유지하게 된다. 또한 도 5를 고려하여 상기 언급된 것처럼, 상기 리플로우 단계는 구리층(34) 내에 금속간 영역(34')을 형성하기 위해 사용된다.
도 5 내지 도 6을 고려하여 상기 언급된 것처럼, 솔더 범프는 하부 범프 야금층과 티타늄 장벽층의 노출 및 비노출 부위를 명백히 보여주며, 도 12에 도시된 것처럼, 상기 노출 부위는 각각의 솔더 범프를 전기적으로 분리시키기 위해 제거된다. 먼저 상기 솔더댐(50)은 불화암모늄으로 완충된 불화수소산과 같은 식각액을 사용하여 제거된다. 다음에 도 5 내지 도 6을 고려하여 상기 언급한 것처럼, 하부 범프 야금층과 티타늄 장벽층이 제거된다.
도면과 명세서에서 본 발명의 전형적인 바람직한 실시예가 개시되었고, 그리고 비록 특정 용어가 사용되었지만이것들은 일반적이고 설명적인 의미에서만 사용되었고, 제한을 목적으로 하는 것은 아니며, 본 발명의 범위는 다음의 청구범위에 개시한다.

Claims (21)

  1. 기판(22)과 상기 기판(22)의 상부에 형성되는 다수의 콘택 패드(24)를 갖고, 상기 콘택 패드(24)의 각각은 노출된 표면 부위를 구비하는 마이크로 전자 소자(20)에 있어서;
    상기 콘택 패드(24) 상에 연속적인 티타늄 장벽층(28)을 형성하고, 여기에서 상기 장벽층(28)은 상기 콘택 패드의 노출된 표면 부위를 덮으며, 상기 기판에 걸쳐 확장되는 단계;
    상기 기판 맞은 편의 상기 장벽층(28) 상에 하부 범프 야금층(30, 32, 34)을 형성하는 단계;
    상기 콘택 패드(24) 중 하나와 상기 장벽층의 노출된 표면 맞은 편의 상기 하부 범프 야금층(30, 32, 34) 상에 솔더 범프(42)를 형성하고, 이로 인해 상기 하부 범프 야금층의 노출 및 비노출 표면부위를 명백히 보여주는 단계;
    상기 하부 범프 야금층(30, 32, 34)의 노출된 부위를 선택적으로 제거하고, 이로 인해 상기 장벽층(28)의 노출된 부위를 명백히 보여주는 단계; 그리고
    상기 장벽층(28)의 노출 부위를 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  2. 제1항에 있어서,
    상기 콘택 패드(24)는 티타늄 콘택 패드로 이루어진 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  3. 제1항에 있어서,
    상기 하부 범프 야금층(30, 32, 34)의 노출된 부위를 선택적으로 제거하는 단계는 상기 하부 범프 야금층(30, 32, 34)에 화학적 식각액을 적용하는 단계이고, 여기에서 상기 화학적 식각액은 상기 장벽층(28)과 상기 솔더 범프(42)를 우선 고려하여 상기 하부 범프 야금층을 식각하는 단계를 포함하는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  4. 제1항에 있어서,
    상기 티타늄 장벽층(28)의 노출된 부위를 선택적으로 제거하는 단계는 상기 장벽층에 티타늄 식각액을 적용하는 단계이고, 여기에서 상기 티타늄 식각액은 상기 솔더 범프(42)와 상기 하부 범프 야금층을 우선 고려하여 상기 장벽층을 식각하는 단계를 포함하는 것을 특징으로 하는 솔더 범프 형성 방법.
  5. 제1항에 있어서,
    상기 하부 범프 야금층(30, 32, 34)을 형성하는 단계는,
    상기 장벽층(28) 상에 크롬층(30)을 형성하는 단계;
    상기 장벽층(28) 맞은 편의 상기 크롬층 상에 크롬과 구리의 단계층(32)을 형성하는 단계; 그리고
    상기 크롬층(30) 맞은 편의 상기 단계층(32) 상에 구리층(32)을 형성하는 단계를 포함하는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  6. 제5항에 있어서,
    상기 하부 범프 야금층(30, 32, 34)의 노출된 부위를 선택적으로 제거하는 단계는,
    상기 구리층(34)의 노출 부위에 구리 식각액을 적용하고, 여기에서 상기 구리 식각액은 상기 솔더 범프(42), 상기 크롬층(30) 및 상기 티타늄 장벽층(28)을 우선 고려하여 상기 구리층(34)과 상기 단계층(32)의 구리 부위를 선택적으로 식각하는 단계; 그리고
    상기 단계층(32)의 크롬 부위와 상기 크롬층(30)에 크롬 식각액을 적용하고, 여기에서 상기 크롬 식각액은 상기 솔더 범프(42), 상기 구리층(34) 및 상기 티타늄 장벽층(28)을 우선 고려하여 상기 단계층(32)의 크롬 부위와 상기 크롬층(30)을 선택적으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  7. 제1항에 있어서,
    상기 솔더 범프(42)를 형성하는 단계는 상기 하부 범프 야금층의 노출 부위 상에 솔더 비습식층(36)을 포함하는 솔더댐층을 형성하는 단계보다 뒤에 수행되고, 상기 하부 범프 야금층의 노출 부위를 선택적으로 제거하는 단계는 상기 솔더댐층을 제거하는 단계보다뒤에수행되는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  8. 제7항에 있어서,
    상기 솔더댐층을 형성하는 단계는 티타늄 장벽층과 크롬층으로 이루어진 그룹으로부터 선택된 솔더 비습식층(36)을 형성하는 단계를 포함하는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  9. 제7항에 있어서,
    상기 솔더댐층을 형성하는 단계는,
    상기 하부 범프 야금층 맞은 편의 상기 솔더 비습식층(36) 상에 솔더 습식층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  10. 제7항에 있어서,
    상기 솔더 범프를 형성하는 단계는,
    상기 솔더댐층 상에 패턴이 형성된 마스크층(40)을 형성하는 단계;
    상기 하부 범프 야금층(30, 32, 34)의 비노출 부위 상에 솔더를 전기 도금하는 단계; 그리고
    상기 패턴이 형성된 마스크층(40)을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  11. 제1항에 있어서,
    상기 솔더 범프를 형성하는 단계는 상기 솔더 범프(42)를 리플로우하는 단계 보다 먼저 수행되는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  12. 제11항에 있어서,
    상기 솔더 범프(42)를 리플로우하는 단계는 상기 솔더 범프(42)와 상기 하부 범프 야금층의 비노출 부위간의 반응을 일으켜서 금속간 영역(34')을 형성하는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  13. 기판(22)과 상기 기판(22)의 상부에 형성되는 다수의 콘택 패드(24)를 갖고, 상기 콘택 패드(24)의 각각은 노출된 표면 부위를 구비하는 마이크로 전자 소자(20)에 있어서;
    상기 기판을 따라서 확장되어 있고, 상기 각각의 콘택 패드(24)의 각각 노출된 표면 부위와 접촉되는 연속적인 티타늄 장벽층(28);
    상기 기판 맞은 편의 상기 장벽층(28) 상에 형성된 연속적인 하부 범프 야금층(30, 32, 34); 그리고
    상기 하나의 콘택 패드(24) 맞은 편의 상기 하부 범프 야금층(30, 32, 34) 상에 형성되는 솔더 범프(42)를 포함하는 것을 특징으로 하는 마이크로 전자 소자에 관한 솔더 범프 구조.
  14. 제13항에 있어서,
    상기 연속적인 하부 범프 야금층은,
    상기 장벽층(28) 상에 형성되는 크롬층(30);
    상기 장벽층(28) 맞은 편의 상기 크롬층(30) 상에 형성되는 크롬과 구리의 단계층(32); 그리고
    상기 크롬층(30) 맞은 편의 상기 단계층(32) 상부에 형성되는 구리층(34)을 포함하는 것을 특징으로 하는 마이크로 전자 소자에 관한 솔더 범프 구조.
  15. 제13항에 있어서,
    상기 다수의 콘택 패드(24)는 다수의 티타늄 콘택 패드를 포함하는 것을 특징으로 하는 마이크로 전자 소자에 관한 솔더 범프 구조.
  16. 제13항에 있어서,
    상기 솔더 범프(42)는 상기 하부 범프 야금층(30, 32, 34)의 노출 부위를 명백히 보여주고, 상기 장벽층(28) 맞은 편의 상기 하부 범프 야금층(30, 32, 34)의 노출 부위 상에 솔더댐층을 더 포함하는 것을 특징으로 하는 마이크로 전자 소자에 관한 솔더 범프 구조.
  17. 제16항에 있어서,
    상기 솔더댐층은 솔더 비습식층(36)을 포함하는 것을 특징으로 하는 마이크로 전자 소자에 관한 솔더 범프 구조.
  18. 제17항에 있어서,
    상기 솔더 비습식층(36)은 티타늄층과 크롬층으로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 마이크로 전자 소자에 관한 솔더 범프 구조.
  19. 제17항에 있어서,
    상기 솔더댐은 상기 하부 범프 야금층 맞은 편의 솔더 비습식층(36) 상에 솔더 습식층을 더 포함하는 것을 특징으로 하는 마이크로 전자 소자에 관한 솔더 범프 구조.
  20. 제1항에 있어서,
    상기 하부 범프 야금층을 형성하는 단계는,
    상기 티타늄 장벽층(28) 상에 크롬층(30)을 형성하는 단계; 그리고
    상기 장벽층(28) 맞은 편의 상기 크롬층(30) 상에 구리층(34)을 형성하는 단계를 포함하는 것을 특징으로 하는 솔더 범프를 형성하는 방법.
  21. 제13항에 있어서,
    상기 연속적인 하부 범프 야금층은,
    상기 티타늄 장벽층(28) 상에 형성되는 크롬층(30); 그리고
    상기 장벽층(28) 맞은 편의 상기 크롬층(30) 상에 형성되는 구리층(34)을 포함하는 것을 특징으로 하는 마이크로 전자 소자에 관한 솔더 범프 구조.
KR1019970706542A 1995-03-20 1996-03-18 티타늄장벽층을포함하는솔더범프제조방법및구조 KR100367702B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US40719695A 1995-03-20 1995-03-20
US08/407.196 1995-03-20
US8/407,196 1995-03-20

Publications (2)

Publication Number Publication Date
KR19980703139A KR19980703139A (ko) 1998-10-15
KR100367702B1 true KR100367702B1 (ko) 2003-04-07

Family

ID=23611033

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970706542A KR100367702B1 (ko) 1995-03-20 1996-03-18 티타늄장벽층을포함하는솔더범프제조방법및구조

Country Status (10)

Country Link
US (2) US5767010A (ko)
EP (3) EP1441388A3 (ko)
JP (1) JPH11505668A (ko)
KR (1) KR100367702B1 (ko)
CN (1) CN1096110C (ko)
AT (2) ATE210895T1 (ko)
AU (1) AU6376796A (ko)
DE (2) DE69632969T2 (ko)
HK (1) HK1036523A1 (ko)
WO (1) WO1996030933A2 (ko)

Families Citing this family (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08106617A (ja) * 1994-10-04 1996-04-23 Fujitsu Ltd 磁気ディスク装置
US5902686A (en) * 1996-11-21 1999-05-11 Mcnc Methods for forming an intermetallic region between a solder bump and an under bump metallurgy layer and related structures
US6188120B1 (en) * 1997-02-24 2001-02-13 International Business Machines Corporation Method and materials for through-mask electroplating and selective base removal
US5990564A (en) * 1997-05-30 1999-11-23 Lucent Technologies Inc. Flip chip packaging of memory chips
JP3080047B2 (ja) * 1997-11-07 2000-08-21 日本電気株式会社 バンプ構造体及びバンプ構造体形成方法
US6875681B1 (en) * 1997-12-31 2005-04-05 Intel Corporation Wafer passivation structure and method of fabrication
US6642136B1 (en) * 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
US5937320A (en) * 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints
JPH11340265A (ja) * 1998-05-22 1999-12-10 Sony Corp 半導体装置及びその製造方法
US6794752B2 (en) * 1998-06-05 2004-09-21 United Microelectronics Corp. Bonding pad structure
KR100295054B1 (ko) * 1998-09-16 2001-08-07 윤종용 다층금속배선을갖는반도체소자및그제조방법
US6268114B1 (en) * 1998-09-18 2001-07-31 Taiwan Semiconductor Manufacturing Company, Ltd Method for forming fine-pitched solder bumps
US6214716B1 (en) * 1998-09-30 2001-04-10 Micron Technology, Inc. Semiconductor substrate-based BGA interconnection and methods of farication same
US6084312A (en) * 1998-10-30 2000-07-04 Samsung Electronics Co., Ltd. Semiconductor devices having double pad structure
US6534340B1 (en) * 1998-11-18 2003-03-18 Analog Devices, Inc. Cover cap for semiconductor wafer devices
US8021976B2 (en) 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6936531B2 (en) * 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US7405149B1 (en) * 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US7416971B2 (en) * 2004-09-23 2008-08-26 Megica Corporation Top layers of metal for integrated circuits
US6327158B1 (en) * 1999-01-15 2001-12-04 National Semiconductor Corporation Metal pads for electrical probe testing on wafer with bump interconnects
JP4130508B2 (ja) * 1999-01-22 2008-08-06 富士通株式会社 半田接合方法及び電子装置の製造方法
US6232212B1 (en) * 1999-02-23 2001-05-15 Lucent Technologies Flip chip bump bonding
JP3667184B2 (ja) 1999-02-26 2005-07-06 住友ベークライト株式会社 半導体装置
US20030038366A1 (en) * 1999-03-09 2003-02-27 Kabushiki Kaisha Toshiba Three-dimensional semiconductor device having plural active semiconductor components
US6543131B1 (en) * 1999-03-10 2003-04-08 Tessera, Inc. Microelectronic joining processes with temporary securement
US20020000665A1 (en) * 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
US6656750B1 (en) * 1999-04-29 2003-12-02 International Business Machines Corporation Method for testing chips on flat solder bumps
US6649533B1 (en) 1999-05-05 2003-11-18 Advanced Micro Devices, Inc. Method and apparatus for forming an under bump metallurgy layer
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
US6352881B1 (en) 1999-07-22 2002-03-05 National Semiconductor Corporation Method and apparatus for forming an underfill adhesive layer
JP3514670B2 (ja) * 1999-07-29 2004-03-31 松下電器産業株式会社 半田付け方法
US6570251B1 (en) * 1999-09-02 2003-05-27 Micron Technology, Inc. Under bump metalization pad and solder bump connections
JP3859403B2 (ja) * 1999-09-22 2006-12-20 株式会社東芝 半導体装置及びその製造方法
US6306751B1 (en) * 1999-09-27 2001-10-23 Lsi Logic Corporation Apparatus and method for improving ball joints in semiconductor packages
US6146984A (en) * 1999-10-08 2000-11-14 Agilent Technologies Inc. Method and structure for uniform height solder bumps on a semiconductor wafer
KR100311975B1 (ko) * 1999-12-16 2001-10-17 윤종용 반도체소자 및 그 제조방법
US6387793B1 (en) * 2000-03-09 2002-05-14 Hrl Laboratories, Llc Method for manufacturing precision electroplated solder bumps
KR100440507B1 (ko) * 2000-03-23 2004-07-15 세이코 엡슨 가부시키가이샤 반도체장치 및 그 제조방법, 회로기판 및 전자기기
US6362087B1 (en) * 2000-05-05 2002-03-26 Aptos Corporation Method for fabricating a microelectronic fabrication having formed therein a redistribution structure
US6293457B1 (en) * 2000-06-08 2001-09-25 International Business Machines Corporation Integrated method for etching of BLM titanium-tungsten alloys for CMOS devices with copper metallization
AU2001296848A1 (en) * 2000-07-26 2002-02-05 Advance Interconnect Solutions Method and apparatus for protecting and strengthening electrical contact interfaces
TW459362B (en) * 2000-08-01 2001-10-11 Siliconware Precision Industries Co Ltd Bump structure to improve the smoothness
US6444561B1 (en) * 2000-10-02 2002-09-03 Industrial Technology Research Institute Method for forming solder bumps for flip-chip bonding by using perpendicularly laid masking strips
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
DE60108413T2 (de) * 2000-11-10 2005-06-02 Unitive Electronics, Inc. Verfahren zum positionieren von komponenten mit hilfe flüssiger antriebsmittel und strukturen hierfür
KR100640576B1 (ko) * 2000-12-26 2006-10-31 삼성전자주식회사 유비엠의 형성방법 및 그에 의해 형성된 반도체 소자
JP4656275B2 (ja) * 2001-01-15 2011-03-23 日本電気株式会社 半導体装置の製造方法
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
US6818545B2 (en) * 2001-03-05 2004-11-16 Megic Corporation Low fabrication cost, fine pitch and high reliability solder bump
TWI313507B (en) * 2002-10-25 2009-08-11 Megica Corporatio Method for assembling chips
US8158508B2 (en) * 2001-03-05 2012-04-17 Megica Corporation Structure and manufacturing method of a chip scale package
TW480685B (en) * 2001-03-22 2002-03-21 Apack Technologies Inc Wafer-level package process
US6759319B2 (en) 2001-05-17 2004-07-06 Institute Of Microelectronics Residue-free solder bumping process
US6667230B2 (en) * 2001-07-12 2003-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation and planarization process for flip chip packages
US6888167B2 (en) * 2001-07-23 2005-05-03 Cree, Inc. Flip-chip bonding of light emitting devices and light emitting devices suitable for flip-chip bonding
US6747298B2 (en) * 2001-07-23 2004-06-08 Cree, Inc. Collets for bonding of light emitting diodes having shaped substrates
US7099293B2 (en) * 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
US6853076B2 (en) * 2001-09-21 2005-02-08 Intel Corporation Copper-containing C4 ball-limiting metallurgy stack for enhanced reliability of packaged structures and method of making same
US20030060041A1 (en) * 2001-09-21 2003-03-27 Intel Corporation Dual-stack, ball-limiting metallurgy and method of making same
US6740427B2 (en) * 2001-09-21 2004-05-25 Intel Corporation Thermo-mechanically robust C4 ball-limiting metallurgy to prevent failure due to die-package interaction and method of making same
US6762122B2 (en) * 2001-09-27 2004-07-13 Unitivie International Limited Methods of forming metallurgy structures for wire and solder bonding
US6664697B2 (en) * 2001-12-13 2003-12-16 Northrop Grumman Corporation Electrical slip ring apparatus having multiple spaced apart support structures
US6798073B2 (en) 2001-12-13 2004-09-28 Megic Corporation Chip structure and process for forming the same
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US6593220B1 (en) 2002-01-03 2003-07-15 Taiwan Semiconductor Manufacturing Company Elastomer plating mask sealed wafer level package method
TW521406B (en) * 2002-01-07 2003-02-21 Advanced Semiconductor Eng Method for forming bump
TWI245402B (en) 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US6756294B1 (en) * 2002-01-30 2004-06-29 Taiwan Semiconductor Manufacturing Company Method for improving bump reliability for flip chip devices
US20030217026A1 (en) * 2002-01-31 2003-11-20 Steven Teig Structure for storing a plurality os sub-networks
US6622907B2 (en) * 2002-02-19 2003-09-23 International Business Machines Corporation Sacrificial seed layer process for forming C4 solder bumps
TW521359B (en) * 2002-02-20 2003-02-21 Advanced Semiconductor Eng Bump fabrication process
TWI239578B (en) * 2002-02-21 2005-09-11 Advanced Semiconductor Eng Manufacturing process of bump
TW556293B (en) * 2002-02-21 2003-10-01 Advanced Semiconductor Eng Bump process
TW586208B (en) * 2002-02-26 2004-05-01 Advanced Semiconductor Eng Wafer-level packaging structure
US6861762B1 (en) * 2002-05-01 2005-03-01 Marvell Semiconductor Israel Ltd. Flip chip with novel power and ground arrangement
US6596619B1 (en) 2002-05-17 2003-07-22 Taiwan Semiconductor Manufacturing Company Method for fabricating an under bump metallization structure
US6774026B1 (en) * 2002-06-20 2004-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for low-stress concentration solder bumps
US7547623B2 (en) * 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
US7531898B2 (en) * 2002-06-25 2009-05-12 Unitive International Limited Non-Circular via holes for bumping pads and related structures
US6960828B2 (en) * 2002-06-25 2005-11-01 Unitive International Limited Electronic structures including conductive shunt layers
US20040007779A1 (en) * 2002-07-15 2004-01-15 Diane Arbuthnot Wafer-level method for fine-pitch, high aspect ratio chip interconnect
US7423337B1 (en) 2002-08-19 2008-09-09 National Semiconductor Corporation Integrated circuit device package having a support coating for improved reliability during temperature cycling
US6762503B2 (en) * 2002-08-29 2004-07-13 Micron Technology, Inc. Innovative solder ball pad structure to ease design rule, methods of fabricating same and substrates, electronic device assemblies and systems employing same
TWI281718B (en) * 2002-09-10 2007-05-21 Advanced Semiconductor Eng Bump and process thereof
KR100521081B1 (ko) * 2002-10-12 2005-10-14 삼성전자주식회사 플립 칩의 제조 및 실장 방법
US6790758B2 (en) * 2002-11-25 2004-09-14 Silicon Integrated Systems Corp. Method for fabricating conductive bumps and substrate with metal bumps for flip chip packaging
US6878633B2 (en) * 2002-12-23 2005-04-12 Freescale Semiconductor, Inc. Flip-chip structure and method for high quality inductors and transformers
US6802945B2 (en) * 2003-01-06 2004-10-12 Megic Corporation Method of metal sputtering for integrated circuit metal routing
US7301222B1 (en) 2003-02-12 2007-11-27 National Semiconductor Corporation Apparatus for forming a pre-applied underfill adhesive layer for semiconductor wafer level chip-scale packages
TWI225899B (en) * 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
TWI223883B (en) * 2003-06-30 2004-11-11 Advanced Semiconductor Eng Under bump metallurgy structure
US20050026416A1 (en) * 2003-07-31 2005-02-03 International Business Machines Corporation Encapsulated pin structure for improved reliability of wafer
US6977435B2 (en) * 2003-09-09 2005-12-20 Intel Corporation Thick metal layer integrated process flow to improve power delivery and mechanical buffering
WO2005024912A2 (en) * 2003-09-09 2005-03-17 Intel Corporation Methods of processing thick ild layers using spray coating or lamination for c4 wafer level thick metal integrated flow
KR100576156B1 (ko) * 2003-10-22 2006-05-03 삼성전자주식회사 댐이 형성된 반도체 장치 및 그 반도체 장치의 실장 구조
US8084866B2 (en) * 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US7427557B2 (en) 2004-03-10 2008-09-23 Unitive International Limited Methods of forming bumps using barrier layers as etch masks
US7410833B2 (en) * 2004-03-31 2008-08-12 International Business Machines Corporation Interconnections for flip-chip using lead-free solders and having reaction barrier layers
US7358174B2 (en) * 2004-04-13 2008-04-15 Amkor Technology, Inc. Methods of forming solder bumps on exposed metal pads
US7282375B1 (en) 2004-04-14 2007-10-16 National Semiconductor Corporation Wafer level package design that facilitates trimming and testing
JP4327656B2 (ja) * 2004-05-20 2009-09-09 Necエレクトロニクス株式会社 半導体装置
US7465654B2 (en) * 2004-07-09 2008-12-16 Megica Corporation Structure of gold bumps and gold conductors on one IC die and methods of manufacturing the structures
US8022544B2 (en) 2004-07-09 2011-09-20 Megica Corporation Chip structure
US8067837B2 (en) * 2004-09-20 2011-11-29 Megica Corporation Metallization structure over passivation layer for IC chip
US7423346B2 (en) * 2004-09-09 2008-09-09 Megica Corporation Post passivation interconnection process and structures
US7355282B2 (en) * 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7521805B2 (en) * 2004-10-12 2009-04-21 Megica Corp. Post passivation interconnection schemes on top of the IC chips
US20060076677A1 (en) * 2004-10-12 2006-04-13 International Business Machines Corporation Resist sidewall spacer for C4 BLM undercut control
US20060160267A1 (en) * 2005-01-14 2006-07-20 Stats Chippac Ltd. Under bump metallurgy in integrated circuits
US8294279B2 (en) * 2005-01-25 2012-10-23 Megica Corporation Chip package with dam bar restricting flow of underfill
US20060205170A1 (en) * 2005-03-09 2006-09-14 Rinne Glenn A Methods of forming self-healing metal-insulator-metal (MIM) structures and related devices
US8384189B2 (en) * 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
TWI267155B (en) * 2005-08-23 2006-11-21 Advanced Semiconductor Eng Bumping process and structure thereof
US7323780B2 (en) * 2005-11-10 2008-01-29 International Business Machines Corporation Electrical interconnection structure formation
US7932615B2 (en) * 2006-02-08 2011-04-26 Amkor Technology, Inc. Electronic devices including solder bumps on compliant dielectric layers
US7674701B2 (en) 2006-02-08 2010-03-09 Amkor Technology, Inc. Methods of forming metal layers using multi-layer lift-off patterns
CN100468713C (zh) * 2006-05-15 2009-03-11 中芯国际集成电路制造(上海)有限公司 半导体晶片焊料凸块结构及其制造方法
TWI370515B (en) * 2006-09-29 2012-08-11 Megica Corp Circuit component
US7748116B2 (en) * 2007-04-05 2010-07-06 John Trezza Mobile binding in an electronic connection
US9953910B2 (en) * 2007-06-21 2018-04-24 General Electric Company Demountable interconnect structure
US9610758B2 (en) * 2007-06-21 2017-04-04 General Electric Company Method of making demountable interconnect structure
TWI345816B (en) * 2007-08-28 2011-07-21 Advanced Semiconductor Eng Method for forming bumps on under bump metallurgy
TWI446843B (zh) * 2007-12-11 2014-07-21 Unimicron Technology Corp 線路板及其製程
US7993971B2 (en) * 2007-12-28 2011-08-09 Freescale Semiconductor, Inc. Forming a 3-D semiconductor die structure with an intermetallic formation
US7875519B2 (en) * 2008-05-21 2011-01-25 Intel Corporation Metal gate structure and method of manufacturing same
CN103050420A (zh) * 2008-06-05 2013-04-17 丘费尔资产股份有限公司 对电连接中具有高迁移率的组分的束缚
US8227333B2 (en) 2010-11-17 2012-07-24 International Business Machines Corporation Ni plating of a BLM edge for Pb-free C4 undercut control
JP2012114148A (ja) * 2010-11-22 2012-06-14 Fujitsu Semiconductor Ltd 半導体装置の製造方法
US8492892B2 (en) 2010-12-08 2013-07-23 International Business Machines Corporation Solder bump connections
KR101283580B1 (ko) * 2011-12-14 2013-07-05 엠케이전자 주식회사 주석계 솔더 볼 및 이를 포함하는 반도체 패키지
US9018737B2 (en) 2013-03-06 2015-04-28 Seagate Technology Llc Submount assembly integration
KR20150057838A (ko) * 2013-11-20 2015-05-28 삼성전기주식회사 전자 부품 모듈
SG10201503988YA (en) * 2014-05-29 2015-12-30 Applied Materials Inc Reduced titanium undercut in etch process
FR3050865B1 (fr) * 2016-05-02 2018-10-12 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'interconnexions conductrices sur un substrat et interconnexions ainsi obtenues
US10242926B2 (en) * 2016-06-29 2019-03-26 Alpha And Omega Semiconductor (Cayman) Ltd. Wafer level chip scale package structure and manufacturing method thereof
US10120971B2 (en) * 2016-08-30 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and layout method thereof
US10706880B1 (en) 2019-04-02 2020-07-07 Seagate Technology Llc Electrically conductive solder non-wettable bond pads in head gimbal assemblies
KR20220054437A (ko) 2019-09-06 2022-05-02 어플라이드 머티어리얼스, 인코포레이티드 셔터 디스크
CN115995444A (zh) * 2021-10-19 2023-04-21 群创光电股份有限公司 电子组件及其制备方法

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3663184A (en) * 1970-01-23 1972-05-16 Fairchild Camera Instr Co Solder bump metallization system using a titanium-nickel barrier layer
US3839727A (en) * 1973-06-25 1974-10-01 Ibm Semiconductor chip to substrate solder bond using a locally dispersed, ternary intermetallic compound
US4042954A (en) * 1975-05-19 1977-08-16 National Semiconductor Corporation Method for forming gang bonding bumps on integrated circuit semiconductor devices
US4293637A (en) * 1977-05-31 1981-10-06 Matsushita Electric Industrial Co., Ltd. Method of making metal electrode of semiconductor device
JPS53149763A (en) * 1977-06-01 1978-12-27 Citizen Watch Co Ltd Mounting method of semiconductor integrate circuit
JPS55111127A (en) * 1979-02-19 1980-08-27 Fuji Electric Co Ltd Method for forming solder bump
JPS55156339A (en) * 1979-05-25 1980-12-05 Hitachi Ltd Forming method of bump electrode
JPS5649543A (en) * 1979-09-28 1981-05-06 Hitachi Ltd Method for forming solder bump
JPS5666057A (en) * 1979-11-02 1981-06-04 Hitachi Ltd Formation of electrode of semiconductor element
US4273859A (en) * 1979-12-31 1981-06-16 Honeywell Information Systems Inc. Method of forming solder bump terminals on semiconductor elements
JPS5711141A (en) * 1980-06-23 1982-01-20 Komatsu Ltd Outrigger operating circuit for mobile crane
JPS5773952A (en) * 1980-10-27 1982-05-08 Hitachi Ltd Chip for face down bonding and production thereof
JPS57197838A (en) * 1981-05-29 1982-12-04 Oki Electric Ind Co Ltd Semiconductor flip chip element
JPS59117135A (ja) * 1982-12-24 1984-07-06 Hitachi Ltd 半導体装置の製造方法
JPS59154041A (ja) * 1983-02-22 1984-09-03 Fuji Electric Corp Res & Dev Ltd 半導体装置の電極形成方法
US4513905A (en) * 1983-07-29 1985-04-30 The Perkin-Elmer Corporation Integrated circuit metallization technique
JPS59145537A (ja) * 1984-02-08 1984-08-21 Hitachi Ltd 半導体装置
JPS60180146A (ja) * 1984-02-27 1985-09-13 Nippon Telegr & Teleph Corp <Ntt> ソルダバンプの一括形成方法
US4661375A (en) * 1985-04-22 1987-04-28 At&T Technologies, Inc. Method for increasing the height of solder bumps
US5134460A (en) * 1986-08-11 1992-07-28 International Business Machines Corporation Aluminum bump, reworkable bump, and titanium nitride structure for tab bonding
US4742023A (en) * 1986-08-28 1988-05-03 Fujitsu Limited Method for producing a semiconductor device
KR910006967B1 (ko) * 1987-11-18 1991-09-14 가시오 게이상기 가부시기가이샤 반도체 장치의 범프 전극 구조 및 그 형성 방법
US4840302A (en) * 1988-04-15 1989-06-20 International Business Machines Corporation Chromium-titanium alloy
JPH0237724A (ja) * 1988-07-28 1990-02-07 Nec Corp 半導体装置の突起型電極の形成方法
US4950623A (en) * 1988-08-02 1990-08-21 Microelectronics Center Of North Carolina Method of building solder bumps
KR940010510B1 (ko) * 1988-11-21 1994-10-24 세이꼬 엡슨 가부시끼가이샤 반도체 장치 제조 방법
US5498573A (en) * 1989-11-29 1996-03-12 General Electric Company Method of making multi-layer address lines for amorphous silicon liquid crystal display devices
US5130779A (en) * 1990-06-19 1992-07-14 International Business Machines Corporation Solder mass having conductive encapsulating arrangement
US5130275A (en) * 1990-07-02 1992-07-14 Digital Equipment Corp. Post fabrication processing of semiconductor chips
US5296407A (en) * 1990-08-30 1994-03-22 Seiko Epson Corporation Method of manufacturing a contact structure for integrated circuits
JP2731040B2 (ja) * 1991-02-05 1998-03-25 三菱電機株式会社 半導体装置の製造方法
JPH0513421A (ja) * 1991-07-04 1993-01-22 Tanaka Kikinzoku Kogyo Kk バンプ形成方法
US5162257A (en) * 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
US5289631A (en) * 1992-03-04 1994-03-01 Mcnc Method for testing, burn-in, and/or programming of integrated circuit chips
EP0566253A1 (en) * 1992-03-31 1993-10-20 STMicroelectronics, Inc. Method for forming contact structures in integrated circuits
JP2796919B2 (ja) * 1992-05-11 1998-09-10 インターナショナル・ビジネス・マシーンズ・コーポレーション メタライゼーション複合体および半導体デバイス
JPH0653241A (ja) * 1992-08-03 1994-02-25 Nec Corp 電界効果トランジスタの製造方法
US5234149A (en) * 1992-08-28 1993-08-10 At&T Bell Laboratories Debondable metallic bonding method
US5268072A (en) * 1992-08-31 1993-12-07 International Business Machines Corporation Etching processes for avoiding edge stress in semiconductor chip solder bumps
JPH07105586B2 (ja) * 1992-09-15 1995-11-13 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップ結合構造
KR960004089B1 (ko) * 1992-12-30 1996-03-26 현대전자산업주식회사 반도체소자의 저저항 접촉형성방법
US5376584A (en) * 1992-12-31 1994-12-27 International Business Machines Corporation Process of making pad structure for solder ball limiting metallurgy having reduced edge stress
US5396702A (en) * 1993-12-15 1995-03-14 At&T Corp. Method for forming solder bumps on a substrate using an electrodeposition technique
JP3054021B2 (ja) * 1993-12-27 2000-06-19 株式会社東芝 化合物半導体装置
US5440167A (en) * 1994-02-23 1995-08-08 Crosspoint Solutions, Inc. Antifuse with double via contact and method of manufacture therefor
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
US5503286A (en) * 1994-06-28 1996-04-02 International Business Machines Corporation Electroplated solder terminal
US5620611A (en) * 1996-06-06 1997-04-15 International Business Machines Corporation Method to improve uniformity and reduce excess undercuts during chemical etching in the manufacture of solder pads

Also Published As

Publication number Publication date
CN1096110C (zh) 2002-12-11
US5767010A (en) 1998-06-16
ATE271718T1 (de) 2004-08-15
EP1441388A2 (en) 2004-07-28
DE69617928D1 (de) 2002-01-24
EP0815593A2 (en) 1998-01-07
DE69617928T2 (de) 2002-07-18
CN1181841A (zh) 1998-05-13
ATE210895T1 (de) 2001-12-15
HK1036523A1 (en) 2002-01-04
EP1134805A2 (en) 2001-09-19
US6222279B1 (en) 2001-04-24
EP1134805A3 (en) 2001-12-12
KR19980703139A (ko) 1998-10-15
EP1441388A3 (en) 2004-09-22
JPH11505668A (ja) 1999-05-21
DE69632969T2 (de) 2005-07-28
EP1134805B1 (en) 2004-07-21
EP0815593B1 (en) 2001-12-12
AU6376796A (en) 1996-10-16
DE69632969D1 (de) 2004-08-26
WO1996030933A3 (en) 1996-11-28
WO1996030933A2 (en) 1996-10-03

Similar Documents

Publication Publication Date Title
KR100367702B1 (ko) 티타늄장벽층을포함하는솔더범프제조방법및구조
US6251501B1 (en) Surface mount circuit device and solder bumping method therefor
US5293006A (en) Solder bump including circular lip
US6417089B1 (en) Method of forming solder bumps with reduced undercutting of under bump metallurgy (UBM)
US7550849B2 (en) Conductive structures including titanium-tungsten base layers
US6232212B1 (en) Flip chip bump bonding
US6329608B1 (en) Key-shaped solder bumps and under bump metallurgy
USRE46147E1 (en) Semiconductor device and method of fabricating the same
US7338890B2 (en) Low fabrication cost, high performance, high reliability chip scale package
US5902686A (en) Methods for forming an intermetallic region between a solder bump and an under bump metallurgy layer and related structures
US20040007779A1 (en) Wafer-level method for fine-pitch, high aspect ratio chip interconnect
US6583039B2 (en) Method of forming a bump on a copper pad
US20110037171A1 (en) Electronic Structures Including Barrier Layers and/or Oxidation Barriers Defining Lips and Related Methods
US20050140004A1 (en) Semiconductor device and method of fabricating the same
US6375062B1 (en) Surface bumping method and structure formed thereby
US5796168A (en) Metallic interconnect pad, and integrated circuit structure using same, with reduced undercut
US20050026416A1 (en) Encapsulated pin structure for improved reliability of wafer
US6429046B1 (en) Flip chip device and method of manufacture
US20060244109A1 (en) Method for fabricating connection regions of an integrated circuit, and integrated circuit having connection regions
JP2005129665A (ja) 半導体装置およびその製造方法
JPH0864633A (ja) 半導体素子及び半導体装置
JPH09321050A (ja) はんだボールバンプ形成工程におけるバリアメタル形成方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071224

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee