KR100440507B1 - 반도체장치 및 그 제조방법, 회로기판 및 전자기기 - Google Patents

반도체장치 및 그 제조방법, 회로기판 및 전자기기 Download PDF

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Abstract

본 발명의 반도체장치의 제조방법은 전극(14)을 갖는 복수의 반도체 소자(12)의 집합체(10)에 복수의 수지층(40, 100)과 각 반도체 소자(12)의 전극(14)에 전기적으로 접속하는 배선(20)과 배선(20)에 전기적으로 접속하는 외부단자(30)를 형성하고, 집합체(10)를 절단하는 공정을 포함하며, 복수의 수지층(40, 100)중 적어도 하나의 수지층을 집합체(10)의 절단 영역(70)을 피해 형성한다.

Description

반도체장치 및 그 제조방법, 회로기판 및 전자기기{SEMICONDUCTOR DEVICE, METHOD OF MANUFACTURE THEREOF, CIRCUIT BOARD, AND ELECTRONIC DEVICE}
반도체장치의 고밀도 실장을 추구하면 베어 칩 실장이 이상적이다. 그러나 베어 칩은 품질의 보증 및 취급이 어렵다. 그래서 CSP(Chip Scale/Size Package)가 적용된 반도체장치가 개발되어 있다.
특히, 근년에 웨이퍼 레벨로 제조하는 소위, 웨이퍼 레벨 CSP가 주목되고 있다. 웨이퍼 레벨 CSP에서는 수지층을 갖고 재배선이 시행된 복수의 반도체 소자를 웨이퍼 단위로 형성하고, 그 후에 각 반도체 소자로 절단하여 반도체장치를 형성한다.
그러나, 이 경우에 다이싱된 반도체장치의 단부가 흠(break)이 발생되고 이로 인해 수지층이 반도체 소자의 계면에서 박리되어 버리는 경우가 있었다.
본 발명은 반도체장치 및 그 제조방법, 회로기판 및 전자기기에 관한 것이다.
도 1은 본 발명의 제1 실시 형태에 관한 반도체장치를 설명하기 위한 도.
도 2는 본 발명의 제1 실시 형태에 관한 반도체장치의 제조방법을 설명하기 위한 도.
도 3은 본 발명의 제1 실시 형태에 관한 반도체장치의 제조방법을 설명하기 위한 도.
도 4는 본 발명의 제1 실시 형태에 관한 반도체장치의 제조방법을 설명하기 위한 도.
도 5는 본 발명의 제1 실시 형태에 관한 반도체장치의 제조방법을 설명하기 위한 도.
도 6은 본 발명의 제1 실시 형태에 관한 반도체장치의 제조방법을 설명하기 위한 도.
도 7은 본 발명의 제1 실시 형태에 관한 반도체장치의 제조방법을 설명하기 위한 도.
도 8은 본 발명의 제1 실시 형태에 관한 반도체장치의 제조방법을 설명하기 위한 도.
도 9는 본 발명의 제1 실시 형태에 관한 반도체장치의 제조방법의 제1 변형예를 설명하기 위한 도.
도 10은 본 발명의 제1 실시 형태에 관한 반도체장치의 제조방법의 제2 변형예를 설명하기 위한 도.
도 11은 본 발명의 제1 실시 형태에 관한 반도체장치의 제조방법의 제3 변형예를 설명하기 위한 도.
도 12는 본 발명의 제1 실시 형태에 관한 반도체장치 및 그 제조방법의 제4 변형예를 설명하기 위한 도.
도 13은 본 발명의 제2 실시 형태에 관한 반도체장치 및 그 제조방법을 설명하기 위한 도.
도 14는 본 발명의 제2 실시 형태에 관한 반도체장치를 설명하기 위한 도.
도 15는 본 발명의 제2 실시 형태의 변형예에 관한 반도체장치 및 그 제조방법을 도시한 도.
도 16은 본 발명의 제3 실시 형태에 관한 반도체장치 및 그 제조방법을 설명하기 위한 도.
도 17은 본 발명의 제3 실시 형태에 관한 반도체장치를 설명하기 위한 도.
도 18은 본 발명의 제3 실시 형태의 변형예에 관한 반도체장치 및 그 제조방법을 도시한 도.
도 19는 본 실시 형태에 관한 반도체장치가 실장된 회로기판을 도시한 도.
도 20은 본 실시 형태에 관한 반도체장치를 갖는 전자기기를 도시한 도.
도 21은 본 실시 형태에 관한 반도체장치를 갖는 전자기기를 도시한 도.
본 발명은 이와 같은 문제점을 해결한 것으로서, 그 목적은 신뢰성이 높은 반도체장치 및 그 제조방법, 회로기판 및 전자기기를 제공하는데 있다.
(1) 본 발명에 관한 반도체장치의 제조방법은 전극을 갖는 복수의 반도체 소자의 집합체에 복수의 수지층과 각 반도체 소자의 상기 전극에 전기적으로 접속하는 배선과 상기 배선에 전기적으로 접속하는 외부단자를 형성하고 상기 집합체를 절단하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
상기 복수의 수지층 중 적어도 하나의 수지층을 상기 집합체의 절단 영역을 피해 형성한다.
본 발명에 의하면 미리 적어도 하나의 수지층을 집합체의 절단 영역을 피해 형성하고 집합체를 절단한다. 이로써 반도체장치 단부의 흠 억제하여 반도체장치 수지층의 박리를 방지할 수 있다. 따라서 신뢰성이 높은 반도체장치를 제조할 수 있다.
(2) 본 반도체장치의 제조방법에 있어서,
상기 적어도 하나의 수지층을 잉크젯방식 또는 인쇄방식에 의해서 형성하여도 좋다.
이로써 보다 간단하게 적어도 하나의 수지층을 절단 영역을 피해 형성할 수 있다.
(3) 본 반도체장치의 제조방법에 있어서,
상기 적어도 하나의 수지층을 미리 패터닝하여 별도 부재에 형성하여 두고상기 집합체에 전사시켜 형성하여도 좋다.
이로써 보다 간단하게 적어도 하나의 수지층을 절단 영역을 피해 형성할 수 있다.
(4) 본 반도체장치의 제조방법에 있어서,
상기 절단 영역에 상기 적어도 하나의 수지층을 탄력 성분으로 이루어지는 재료를 마련하고, 상기 적어도 하나의 수지층을 상기 재료로 탄력있게 형성하여도 좋다.
이로써 적어도 하나의 수지층을 확실히 절단 영역에서 제외할 수 있다.
(5) 본 반도체장치의 제조방법에 있어서,
상기 적어도 하나의 수지층은 감광성의 재료로 이루어지고,
상기 적어도 하나의 수지층을 노광하여 상기 절단 영역의 부분을 제거하여 형성하여도 좋다.
이로써 예를 들면, 기존의 공정으로 용이하게 적어도 하나의 수지층을 형성할 수 있다.
(6) 본 반도체장치의 제조방법에 있어서,
상기 복수의 수지층은 상기 배선 아래의 제1 수지층과 상기 배선 위의 제2 수지층을 포함하고,
상기 수지층을 형성하는 공정에서 적어도 상기 제1 수지층을 상기 집합체의 절단 영역을 피해 형성하여도 좋다.
이것에 의하면 배선의 아래에 형성하는 제1 수지층을 절단 영역을 피해 형성한다. 예를 들면, 제1 수지층을 비교적 두껍게 형성하는 경우에 효과적이다.
(7) 본 반도체장치의 제조방법에 있어서,
상기 수지층을 형성하는 공정에서 상기 제2 수지층을 상기 집합체의 절단 영역을 피해 형성하여도 좋다.
(8) 본 반도체장치의 제조방법에 있어서,
상기 수지층을 형성하는 공정에서 상기 제2 수지층의 적어도 최상층을 상기 외부단자 및 상기 절단 영역을 덮도록 마련한 후에 일부를 제거하여 상기 외부단자의 적어도 선단부를 노출시키는 동시에 상기 절단 영역 부분을 제거하여도 좋다.
이로써 예를 들면, 기존의 공정수로 제2 수지층을 절단 영역에서 제거할 수 있다.
(9) 본 반도체장치의 제조방법에 있어서,
상기 수지층을 형성하는 공정에서 상기 제2 수지층을 복수층에 의해 형성하고, 상기 복수층 중 적어도 최상층을 상기 집합체의 절단 영역을 덮도록 형성하여도 좋다.
이것에 의하면 절단할 때의 반도체 소자의 단부의 흠 발생을 억제하고 그 진행도 억제하여 수지층의 박리를 유효하게 방지할 수 있다.
(10) 본 반도체장치의 제조방법에 있어서,
상기 복수의 수지층은 상기 배선 아래의 제1 수지층과 상기 배선 위의 제2 수지층을 포함하고,
상기 수지층을 형성하는 공정에서 적어도 상기 제2 수지층을 상기 집합체의절단 영역을 피해 형성하여도 좋다.
이것에 의하면 배선 위에 형성하는 제2 수지층을 절단 영역을 피해 형성한다. 예를 들면, 제2 수지층을 비교적 두껍게 형성하는 경우에 효과적이다.
(11) 본 반도체장치의 제조방법에 있어서,
상기 제2 수지층의 열팽창계수는 상기 제1 수지층보다 커도 좋다.
이로써 열스트레스에 의한 응력을 효과적으로 완화할 수 있다.
(12) 본 반도체장치의 제조방법에 있어서,
상기 수지층을 형성하는 공정에서 상기 외부단자의 상기 제2 수지층에서 노출되는 부분이 상기 외부단자의 상기 배선과의 접합부보다 평면으로 보아서 작게 되도록 상기 제2 수지층을 상기 외부단자의 일부를 노출시켜 형성하여도 좋다.
이로써 제2 수지층에 있어서의 외부단자와의 접촉면적을 크게함으로써 응력을 더욱 효과적으로 완화할 수 있다.
(13) 본 반도체장치의 제조방법에 있어서,
상기 제2 수지층을 복수층으로 형성하고, 상기 수지층을 형성하는 공정에서 상기 제2 수지층의 최하층을 상기 배선에 있어서의 상기 외부단자를 형성하는 영역을 피해 형성하고,
상기 외부단자를 형성하는 공정에서 상기 외부단자를 상기 배선의 상기 제2 수지층에서 노출한 부분에 형성하여도 좋다.
이로써 외부단자를 보다 간단하게 마련할 수 있다.
(14) 본 반도체장치의 제조방법에 있어서,
각각의 상기 반도체 소자에는 복수의 상기 전극이 형성되어 이루어지고,
상기 수지층을 형성하는 공정에서 상기 반도체 소자에 있어서의 상기 전극보다 내측 영역에 상기 제1 수지층을 형성하여도 좋다.
이로써 제1 수지층을 절단 영역에서 피해 마련할 수 있다. 또한 제1 수지층의 면적을 작게 함으로써 반도체 소자와 제1 수지층과의 열팽창계수가 어느정도 다른 경우라도 외부단자에 가하여지는 응력을 효과적으로 완화할 수 있다.
(15) 본 발명에 관한 반도체장치는
상기 반도체장치의 제조방법에 의해서 제조된다.
(16) 본 발명에 관한 반도체장치는 전극을 갖는 반도체 칩과,
상기 반도체 칩의 상기 전극에 전기적으로 접속된 배선과,
상기 배선에 전기적으로 접속하여 마련된 외부단자와,
상기 반도체 칩의 상기 전극이 형성된 면에 마련된 복수의 수지층을 포함하고,
상기 복수의 수지층중 적어도 하나의 수지층은 그 평면형상의 외주가 상기 반도체 칩의 외주보다 내측에 위치한다.
본 발명에 의하면 적어도 하나의 수지층의 평면형상의 외주가 절단된 반도체 소자의 외주보다 내측에 위치한다. 즉 복수의 수지층중 적어도 하나의 수지층은 반도체 소자의 단부를 피해 형성되어 있다.
이로써 절단면에서 수지층의 박리를 방지할 수 있다.
(17) 본 반도체장치에 있어서,
상기 적어도 하나의 수지층은 상기 배선 아래에 형성되어도 좋다.
(18) 본 반도체장치에 있어서,
상기 반도체 칩은 복수의 상기 전극을 가지며,
상기 적어도 하나의 수지층은 평면으로 보아서 상기 반도체 칩에 있어서의 상기 전극보다 내측의 영역에 형성되어도 좋다.
이에 의하면 수지층의 면적이 작기 때문에 반도체 칩과 수지층과의 열팽창계수가 어느정도 다른 경우라도 외부단자에 가하여지는 응력을 효과적으로 완화할 수 있다.
(19) 본 반도체장치에 있어서,
상기 복수의 수지층은 상기 배선 위에서 상기 외부단자의 근원(根元) 주위를 덮도록 마련된 수지층을 포함하고,
상기 외부단자의 상기 수지층에서 노출하는 부분이 상기 외부단자의 상기 배선과의 접합부보다 평면으로 보아서 작게 되도록 상기 외부단자의 일부가 노출하여도 좋다.
이로써 수지층에 있어서의 외부단자와의 접촉면적을 크게함으로써 응력을 더욱 효과적으로 완화할 수 있다.
(20) 본 발명에 관한 회로기판은 상기 반도체장치가 탑재되어 있다.
(21) 본 발명에 관한 전자기기는 상기 반도체장치를 갖는다.
이하 본 발명의 바람직한 실시 형태에 관해 도면을 참조하여 설명한다. 단, 본 발명은 이하의 실시 형태에 한정되는 것은 아니다.
(제1 실시 형태)
도 1은 제1 실시 형태에 관한 반도체장치를 설명하기 위한 도면이다. 도 2 내지 도 12는 본 실시 형태에 관한 반도체장치의 제조방법을 설명하기 위한 도면이다.
본 실시 형태에 관한 반도체장치의 제조방법은 집합체(10)에 배선(20), 외부단자(30) 및 복수의 수지층을 형성한다. 집합체(10)는 복수의 반도체 소자(12)를 갖는다. 집합체(10)는 실리콘 웨이퍼라도 좋다. 각 반도체 소자(12)에는 복수의 전극(14)이 형성되어 있다. 집합체(10)를 각각의 반도체 소자(12)로 절단함으로써, 반도체 소자(12)를 반도체 칩으로 할 수 있다. 도 1은 상세하게는 각각의 반도체 소자(12)로 절단하기 전의 집합체(10)를 포함하는 반도체장치의 집합체를 도시한 도면이다.
본 실시 형태에 관한 반도체장치는 도 1에 도시한 반도체장치를 절단하여 이루어지는 것이다. 반도체장치(1)는 각각의 반도체 소자(반도체 칩)(12)와 배선(20)과 외부단자(30)와 복수의 수지층(도 1에서는 제1 수지층(40) 및 제2 수지층(100))을 포함한다. 그리고 복수의 수지층 중 적어도 하나의 수지층(도 1에서는 모든 수지층)은 반도체 소자(12)의 단부를 피해 형성되어 있다. 반도체장치(1)는 그 패키지 사이즈가 반도체 칩과 거의 같기 때문에 CSP로 분류할 수 있고, 또는 응력 완화기능을 구비한 플립 칩이라고 할 수도 있다.
반도체 소자(12)는 하나의 면(능동면)에 복수의 전극(14)이 형성되어 있다. 복수의 전극(14)은 반도체 소자(12)의 평면 형상이 사각형(정사각형 또는 직사각형)인 경우에는 적어도 1변(대향하는 2변 또는 모든 변을 포함한다)에 따라서 형성되어 있다. 또는, 반도체 소자(12)의 한쪽 면의 중앙에 복수의 전극(14)을 형성하여도 좋다. 전극(14)을 피해 반도체 소자(12)에는, SiN, SiO2, MgO 등의 패시베이션막(16)이 형성되어 있다. 패시베이션막(16)은 전기적인 절연막이다. 패시베이션막(16)은 본 실시 형태에 있어서의 복수의 수지층과는 달리 수지 이외의 재료로 형성되어 있어도 좋다. 패시베이션막(16)은 전극(14)의 적어도 일부를 피해 반도체 소자(12)의 전면에 형성되어 있어도 좋다.
배선(20)은 반도체 소자(12)에 있어서의 전극(14)이 형성된 면에서 전극(14)에 전기적으로 접속되어 있다. 배선(20)은 복수층으로 구성되는 것이 많다. 예를 들면, 구리(Cu), 크롬(Cr), 티탄(Ti), 니켈(Ni), 티탄텅스텐(TiW), 금(Au), 알루미늄(Al), 니켈바나듐(NiV), 텅스텐(W)중의 어느 하나를 적층하여 배선(20)을 형성할 수 있다. 전극(14)이 반도체 소자(12)의 단부에 형성되어 있는 경우에는 반도체 소자(12)의 중앙방향으로 배선(20)을 끌어 넣는다. 각 전극(14)에 접속되어 배선(20)이 형성됨으로써 반도체 소자(12)의 면에 배선 패턴이 형성된다.
도 1에 도시한 바와 같이, 외부단자(30)는 전극(14)의 바로 위를 피해 배선(20)상에 형성되어 있다. 상세하게는 외부단자(30)는 배선(20)의 예를 들면 랜드부(22)에 형성되어 있다. 랜드부(22)는 전극(14)으로부터 인출되는 부분(라인)보다 면적이 크게 형성되어 있다. 외부단자(30)는 전극(14)의 바로 위를 피해 형성되어 있기 때문에 외부단자(30)에 가하여진 응력이 전극(14)에 직접 가해지지 않게되어 있다. 외부단자(30)는 예를 들면, 솔더볼 등으로서 회로기판과의 전기적인 접합에 사용된다.
제1 수지층(40)은 복수층으로 형성되어도 좋지만 도 1에 도시한 예에서는 1층으로 형성되어 있다. 제1 수지층(40)은 응력 완화기능을 지져도 좋다. 제1 수지층(40)은 폴리이미드 수지, 실리콘변성 폴리이미드 수지, 에폭시 수지, 실리콘변성 에폭시 수지, 벤조시클로부텐(BCB; Benzocyclobutene), 폴리벤조옥사졸(PBO; Poly benzoxazole) 등으로 형성할 수 있다.
제1 수지층(40)은 배선(20)의 아래를 포함하는 영역에 형성되어 있다. 상세하게는 제1 수지층(40)은 집합체(10)에 형성되고, 제1 수지층(40)상에 랜드부(22) 및 그것에 접속되는 라인이 형성되어 있다. 즉, 제1 수지층(40)은 적어도 배선(20)과 반도체 소자(12) 사이에 형성되어 있다.
제2 수지층(100)은 1층 또는 복수층으로 형성되어 있다. 제2 수지층(100)은 배선(20)의 위를 포함하는 영역에 형성되어 있다. 제2 수지층(100)은 상술한 제1 수지층(40)과 같은 재료로 이루어져도 좋고, 적어도 1층이 응력 완화기능을 가져도좋다. 또는 제2 수지층(100)은 제1 수지층(40)과는 다른 재료로 형성되어도 좋다.
도 1에 도시한 예에서는 제2 수지층(100)은 최상층(60)과 최하층(50)을 포함한다. 최상층(60) 및 최하층(50)은 서로 다른 재료로 형성되어도 좋다. 최상층(60)의 재료로서는 상술한 제1 수지층(40)에서 사용 가능한 재료를 이용하는 것이 바람직하고, 제1 수지층(40) 및 제2 수지층(100)을 구성하는 다른 층(최하층(50))의 재료보다 영율이 낮은 재료를 이용하는 것이 특히 바람직하다.
배선(20)은 일부에서 전극(14)과 접속하고 그곳에서부터 제1 수지층(40)의 위에 도달하도록 배선되어 있다. 랜드부(22)는 제1 수지층(40)의 위에 형성되어 있다. 제1 수지층(40)은 전극(14)을 노출시키며 집합체(10)에 형성되어 있다. 상세하게는 집합체(10)의 패시베이션막(16)상에 제1 수지층(40)이 형성되어 있다.
최하층(50)은 예를 들면, 솔더 레지스트로서 배선(20)을 덮도록 형성되어 있다. 이 경우에 최하층(50)은 배선(20)중의 랜드부(22)를 피해 형성되어 있다. 또한 최하층(50)은 제1 수지층(40)의 위에 형성되어도 좋다.
제2 수지층(100)이 1층으로 이루어지는 경우는 최상층(60)이 최하층(50) 대신에 배선(20)을 덮도록 형성되어 있어도 좋다. 최상층(60)은 외부단자(30)의 근원 주위에 형성되어 있다. 또는 외부단자(30)의 선단부를 제외하고 외부단자(30)의 측부까지 덮히도록 형성되어 있어도 좋다. 어떻든간에, 최상층(60)의 일부가 제거됨으로써 외부단자(30)는 적어도 선단부가 노출되어 있다.
또한 제2 수지층(100)의 열팽창계수는, 제1 수지층(40)보다 커도 좋다. 이로써 열스트레스에 의해서 외부단자(30)에 가해지는 응력 등을 완화할 수 있다.
본 실시 형태에 관한 반도체장치는 제1 수지층(40)이 그 평면형상이 반도체 소자(12)의 외주보다 내측에 위치하도록 형성되어 있다. 상세하게는 제1 수지층(40)이 반도체 소자(12)의 단부를 피해 형성되어 있다. 그 경우에 도 1에 도시한 바와 같이 제2 수지층(100)도 반도체 소자(12)의 단부를 피해 형성되어도 좋다. 반도체장치(1)의 제1 수지층(40) 및 제2 수지층(100)의 단면은 예를 들면, 후술하는 노광기술, 인쇄방식 또는 잉크젯방식 등에 의해 형성된 단면으로 되어 있어도 좋다. 그 단면은 기계적으로 절단된 면과는 다른 매끄러운 단면이어도 좋고, 도 1에 도시한 바와 같이 반도체 소자(12)로부터 멀어지는 방향으로 각 수지층의 평면형상이 작게 되는 테이퍼가 부여된 경사면으로 되어 있어도 좋다.
이것에 의하면 제1 수지층(40) 및 제2 수지층(100)의 단면이 반도체장치(1)의 외주보다 내측에 위치하기 때문에 반도체 소자(12)로부터의 그들의 박리를 억제할 수 있다.
또한, 본 실시 형태에 있어서 예를 들면, 제1 수지층(40)이 반도체 소자(12)의 단부를 피해 형성되어 있으면 제2 수지층(100)은 반도체 소자(12)의 단부를 덮도록 형성되어 있어도 상관 없다. 즉 제2 수지층(100)의 절단면이 반도체장치(1)의 단부에 위치하여도 상관 없다. 그 경우에 제2 수지층(100)의 최상층(60)만이 반도체 소자(12)의 단부를 덮도록 형성되어도 좋다. 특히, 최상층(60)을 다른 수지층(제1 수지층(40) 및 제2 수지층(100)의 최하층(50))보다 영율이 낮은 재료를 이용하여 형성하면 절단 영역(70)에서의 반도체 소자(12)의 흠을 방지하는 동시에 그 흠의 진행을 억제하여 제1 수지층(40) 및 제2 수지층(100)의 반도체 소자(12)로부터의 박리를 억제할 수 있다. 또한 최상층(60)을 반도체 소자(12)의 단부를 피해 마련하지 않고 끝나기 때문에 간단한 공정으로 반도체장치를 제조할 수 있다.
이하에 본 실시 형태에 관한 반도체장치의 제조방법에 관해 도 2 내지 도 12를 참조하여 설명한다. 본 실시 형태에서는 복수의 수지층 중 적어도 하나의 수지층(예를 들면, 적어도 제1 수지층(40))을 절단 영역(70)을 피해 형성한다.
도 2 내지 도 5에 도시한 바와 같이, 제1 수지층(40), 배선(20) 및 제2 수지층(100)의 하나인 최하층(50)을 형성한다.
우선 복수의 전극(14)을 가지며 전극(14)의 적어도 일부를 피해 패시베이션막(16)이 형성된 집합체(10)(도 8 참조)를 준비한다.
다음에 배선(20)을 형성하기 위한 제1 수지층(40)을 형성한다. 제1 수지층(40)을 노광기술에 의해 형성하여도 좋다. 예를 들면, 도 2에 도시한 바와 같이, 전극(14)상 및 집합체(10)상(자세하게는 패시베이션막(16)상)에, 제1 수지층(40)을 전면에 마련한다. 제1 수지층(40)의 재료로서 에너지(광, 자외선 또는 방사선 등)에 감응하여 성질을 바꿀 수 있는 수지를 사용할 수 있고, 예를 들면 포토폴리머 등을 사용할 수 있다. 제1 수지층(40)의 재료로서는 에너지가 조사되면 용해성이 증가하는 것(포지티브형)이라도, 용해성이 감소하는 것(네거티브형)이라도 좋다.
제1 수지층(40)에 있어서 도 3에 도시한 바와 같이, 전극(14)을 노출시키기 위한 구멍(44)을 형성하는 동시에 절단 영역(70)에 개구부(42)를 형성한다. 구멍(44)은 각 전극(14)마다 형성한다. 개구부(42)는 집합체(10)의 절단 영역(70)에 따라 일체적으로 개구시켜 형성한다. 즉, 집합체(10)중 인접하는 반도체 소자(12)의 경계선에 따라서 개구부(42)를 형성한다.
예를 들면, 도 2에 도시한 바와 같이, 개구(82, 84)가 형성된 마스크(80)를 제1 수지층(40)의 윗쪽에 배치하고 에너지(90)를 조사한다. 여기서 도 2에 도시한 바와 같이, 제1 수지층(40)의 재료가 에너지가 조사되면 용해성이 증가하는 것일 때는 개구부(42) 및 구멍(44)의 형성 영역상에 개구(82, 84)를 배치한다. 이와는달리 제1 수지층(40)의 재료가 에너지가 조사되면 용해성이 감소하는 것일 때는 개구부(42) 및 구멍(44)의 형성 영역 위를 덮고 그 이외의 영역상에 개구를 배치한다. 그 후 현상함으로써 도 3에 도시한 바와 같이, 개구(82)에 대응하여 개구부(42)를 형성하고 개구(84)에 대응하여 전극(14)을 노출시킨 구멍(44)을 형성한다. 상술한 에너지 조사기술(노광기술 등)을 적용하는 경우에는 마스크(80)의 개구(82, 84)로부터 에너지가 돌아 들어가기 때문에 개구치부(42) 및 구멍(44)의 개구 단부는 곡면을 갖고 형성된다.
도 4에 도시한 바와 같이, 배선(20)을 전극(14)으로부터 제1 수지층(40)상에 형성한다. 배선(20)을, 포토리소그래피, 스퍼터링 또는 도금처리 등에 의해 형성하여도 좋다. 배선(20)의 일부에 랜드부(22)를 형성하는 경우엔 랜드부(22)를 제1 수지층(40)상에 형성한다. 배선(20)은 제1 수지층(40)의 구멍(44)의 내면에도 형성한다.
배선(20)을 전극(14)으로부터 끌어 넣기 때문에 외부단자(30)를 전극(14)의 바로 위를 피해 형성할 수 있다. 또한 이로써 외부단자(30)를 반도체 소자(12)의 능동영역 내에 마련할 수 있다. 즉 피치 변환을 할 수 있다. 따라서 외부단자(30)를 배치할 때에 능동영역 내, 즉 일정한 면으로서의 영역이 제공될 수 있게 되어 외부단자(30)의 설정 위치 자유도가 상당하게 늘어나게 된다. 예를 들면, 배선(20)을 필요한 위치에서 굴곡시킴으로써 외부단자(30)를 격자형상으로 나열하여도 좋다.
도 4에 도시한 바와 같이 최하층(50)을 형성한다. 예를 들면, 최하층(50)을제1 수지층(40) 및 배선(20)상에 전면에 마련한다. 이 경우에 제1 수지층(40)에 형성한 개구부(42)에도 최하층(50)의 재료를 충전한다. 이 공정은 제1 수지층(40)을 경화시키고 나서 행하는 것이 바람직하다.
도 5에 도시한 바와 같이 최하층(50)에 있어서 배선(20)의 일부(랜드부(22))를 노출시키는 동시에 절단 영역(70)을 피해 형성하기 위해 개구부(52)를 형성한다. 이것은 제1 수지층(40)에서 행하는 공정과 같은 방법으로 행하여도 좋다. 예를 들면 도 4에 도시한 바와 같이, 개구(182, 184)가 형성된 마스크(180)를 최하층(50)의 윗쪽에 배치하고 에너지(90)를 조사한다. 이 경우에 도 4에 도시한 바와 같이 최하층(50)의 재료가 에너지가 조사되면 용해성이 증가하는 것일 때는 개구부(52) 및 구멍(54)의 형성 영역상에 개구(182, 184)를 배치한다. 이와는 달리 최하층(50)의 재료로서 에너지가 조사되면 용해성이 감소되는 것을 사용하여도 좋다. 그 후 현상함으로써 도 5에 도시한 바와 같이 개구(182)에 대응하여 개구부(42)에 충전된 부분도 제거하는 동시에 개구부(52)를 형성한다. 또한 개구(184)에 대응하여 배선(20)의 일부(랜드부(22))를 노출시킨 구멍(54)을 형성한다. 최하층(50)의 형성에 의해 후의 공정에서 외부단자(30)를 간단하게 마련할 수 있다. 또한 최하층(50)의 형성공정을 생략하고 후술하는 최상층(60)을 배선(20)상에 형성하여도 좋다.
도 6 및 도 7에 도시한 바와 같이, 외부단자(30) 및 최상층(60)을 형성한다. 외부단자(30)를 배선(20)상에 형성한다. 상세하게는 배선(20)에 있어서의 제1 수지층(40)상에 형성된 일부(랜드부(22))에 외부단자(30)를 형성한다. 최하층(50)을 형성한 경우는 최하층(50)에 의해 노출한 배선(20)의 일부(랜드부)에 외부단자(30)를 마련한다. 최하층(50)을 형성함으로써 외부단자(30)를 용이하게 마련할 수 있다. 외부단자(30)를 제1 수지층(40)상에 배치함으로써 제1 수지층(40)을 응력 완화층으로 하여 외부단자(30)에 가하여지는 응력을 완화할 수 있다. 솔더볼 등을 랜드부(22)에 마련하여 외부단자(30)를 형성하여도 좋다. 또는 랜드부(22)상에 솔더 크림을 마련하고 이것을 용융시켜 표면장력에 의해 볼형상으로 하여도 좋다.
도 6에 도시한 바와 같이 최상층(60)을 형성한다. 최상층(60)을 외부단자(30)의 적어도 선단부를 노출시켜 형성한다. 최상층(60)을 외부단자(30)의 적어도 근원 주위에 마련하여도 좋다. 이로써 최상층(60)을 응력 완화층으로 하여 외부단자(30)에 가하여지는 응력(열스트레스)를 완화할 수 있다.
예를 들면, 재료로서 비감광성의 수지로 이루어지는 최상층(60)을 최하층(50) 및 외부단자(30)상에 전면에 마련한다. 이 경우에 개구부(42, 52)에도 최상층(60)의 재료를 충전한다. 그 후에 플라즈마 등을 이용한 드라이 에칭에 의해 일부를 물리적으로 제거함으로써 외부단자(30)의 적어도 선단부를 노출시킨다. 마찬가지로 하여 개구부(42, 52)에 충전된 부분도 제거하고 또한 개구부(62)를 형성한다. 이렇게 하여 도 7에 도시한 바와 같이 외부단자(30)의 적어도 선단부를 노출시키는 동시에 개구부(42, 52, 62)를 각각 상하방향으로 연통시켜 절단 영역(70)을 피할 수 있다. 또한 상술한 예에서는 최하층(50) 및 최상층(60)의 개구부(52, 62)를 따로따로 형성하였지만 최하층(50) 및 최상층(60)을 적층시킨 후에 절단 영역(70)을 피하기 위한 개구부를 한번에 형성하여도 좋다.
또한, 본 공정에서 최상층(60)을 외부단자(30)의 근원 주위에만 형성하여도 좋다. 즉 개구부(42, 52)를 각각 상하방향으로 연통시킴에 의해 절단 영역(70)을 피해도 좋다. 또한, 상술한 예와는 별도로 최상층(60)을 제1 수지층(40)과 마찬가지로 노광기술을 적용하여 형성하여도 좋다.
또한, 상술한 예에서는 제1 수지층(40) 및 제2 수지층(100)을 함께 절단 영역(70)을 피해 형성했지만 본 실시 형태는 이에 한정되지 않는다. 즉 제2 수지층(100)인 최하층(50) 및 최상층(60)이 제1 수지층(40)에 비하여 영율이 낮은 재료의 층인 경우엔 최하층(50) 및 최상층(60)에 의해 절단 영역(70)을 덮도록 형성하여도 상관없다. 특히 외부단자(30)의 근원 주위를 보강하는 최상층(60)만을 절단 영역(70)을 덮도록 마련하는 것이 바람직하다(제2 실시 형태 참조). 절단 영역(70)을 덮는 제2 수지층(100)의 재료가 제1 수지층(40) 및 제2 수지층(100)을 구성하는 다른 층(최하층(50))의 재료보다 영율이 낮은 재료라면, 집합체(10)를 절단했을 때에 생기는 반도체 소자(12) 단부의 흠 발생이나 그 진행을 억제하여 제1 수지층(40) 및 제2 수지층(100)의 반도체 소자(12)로부터의 박리를 억제할 수 있다.
도 7 및 도 8에 도시한 바와 같이 절단 영역(70)에 따라서 집합체(10)를 개편(個片)으로 절단한다. 즉 복수의 반도체 소자(12)의 집합체(10)를 포함하는 복수의 반도체장치의 집합체를 개편화 하여 반도체 소자(12)마다의 반도체장치(1)를 형성한다. 도 7은 절단할 때의 집합체(10)의 단면을 도시한 도면이고 도 8은 절단할 때의 집합체(10) 전체를 도시한 도면이다.
집합체(10)를 전극(14)이 형성된 면의 측에서 절단한다. 예를 들면 적어도 제1 수지층(40)을 피해 형성된 절단 영역(70)에 도 7에 도시한 바와 같이 블레이드(110)를 배치하여 절단한다. 블레이드(110)를 고속으로 회전시켜 집합체(10)를 절단할 수 있다. 이 경우에, 집합체(10)를 테이프(도시생략) 등에 붙여 절단하여도 좋다.
이것에 의하면, 적어도 제1 수지층(40)을 피해 형성한 절단 영역(70)에 따라 절단하기 때문에, 절단에 의한 반도체장치(1) 단부의 흠을 억제할 수 있다. 이로써 반도체장치(1)의 제1 수지층(40) 및 제2 수지층(100)의 박리를 방지할 수 있다. 따라서 신뢰성이 높은 반도체장치를 제조할 수 있다.
다음에 도 9 내지 도 12에 도시한 바와 같이 본 실시 형태에 관한 반도체장치의 제조방법의 제1 내지 제4 변형예를 설명한다.
(제1 변형예)
도 9에 도시한 바와 같이 본 변형예에서는 절단 영역(70)을 피해 형성하는 적어도 하나의 수지층(예를 들면 적어도 제1 수지층(40))을 잉크젯방식에 의해서 형성한다. 이로써 간단한 공정으로 제1 수지층(40)을 절단 영역(70)을 피한 필요한 영역에 마련하는 것이 가능하게 된다. 또한 절단 영역(70)을 피하는 동시에 전극(14)을 피해 제1 수지층(40)을 마련한다.
잉크젯방식에 의하면 잉크젯 프린터용으로 실용화된 기술을 응용함으로써 고속이며 또한 잉크 낭비 없이 경제적으로 충전하는 것이 가능하다.
도 9에 도시한 잉크젯 헤드(112)는 예를 들면, 잉크젯 프린터용으로 실용화된 것으로서 압전 소자를 이용한 피에조젯 타입 또는 에너지 발생 소자로서 상기 열변환체를 이용한 버블젯 타입 등이 사용 가능하다. 이로써 제1 수지층(40)이 되는 페이스트(46)의 토출 면적 및 토출 패턴을 자유롭게 설정하는 것이 가능하게 된다.
이 경우에 도 9에 도시한 바와 같이 절단 영역(70)에 제1 수지층(40)의 페이스트(46)를 탄력 성분으로 이루어지는 재료(114)를 마련하고 제1 수지층(40)을 형성하여도 좋다. 재료(114)는 예를 들면, 플루오르계의 화합물 등이라도 좋다. 이로써 제1 수지층(40)을 확실히 절단 영역(70)을 피해 형성할 수 있다.
(제2 변형예)
도 10에 도시한 바와 같이 본 변형예에서는 절단 영역(70)을 피해 형성하는 적어도 하나의 수지층(예를 들면, 적어도 제1 수지층(40))을 인쇄방식에 의해 형성한다. 이로써 간단한 공정으로 제1 수지층(40)을 절단 영역(70)을 피한 필요한 영역에 마련하는 것이 가능하게 된다. 또한 절단 영역(70)을 피하는 동시에 전극(14)을 피해 제1 수지층(40)을 마련한다.
예를 들면, 도 10에 도시한 바와 같이 절단 영역(70)과 각 전극(14)을 마스크(122)에 의해 덮는다. 즉, 절단 영역(70) 및 전극(14) 이외의 영역은 마스크(122)의 개구부가 된다. 다음에 제1 수지층(40)의 재료가 되는 페이스트(46)를 집합체(10)의 전면에 마련하고 마스크(122)의 개구하고 있는 영역에 마스크(122)의 높이로 균일하게 페이스트(46)를 충전한다. 이 경우에 스퀴지(120)를 사용하여 개구부에 페이스트(46)를 충전하면 좋다. 그 후에 마스크(122)를 제거함으로써 절단 영역(70) 및 전극(14)을 피한 필요한 영역에 제1 수지층(40)을 형성할 수 있다.
(제3 변형예)
도 11에 도시한 바와 같이 본 변형예에서는 적어도 하나의 수지층(예를 들면, 적어도 제1 수지층(40))을 미리 패터닝하여 별도 부재(130)로 형성하여 두고, 집합체(10)에 전사시켜 절단 영역(70)을 피한 영역으로 형성한다. 이로써 보다 간단하게 제1 수지층(40)을 절단 영역(70)을 피한 영역에 형성할 수 있다. 또한 절단 영역(70)을 피하는 동시에 전극(14)을 피해 제1 수지층(40)을 마련한다.
이 경우에, 상술한 예에서 도시한 바와 같이 재료(114)를 마련하여 제1 수지층(40)을 제외하여도 좋다. 이로써 제1 수지층(40)을 확실히 절단 영역(70)을 피해 형성할 수 있다.
(제4 변형예)
도 12는 본 변형예에 관한 외부단자(30)의 주위를 도시한 도면이다. 본 변형예는 본 실시 형태에 관한 반도체장치의 변형예이다. 본 변형예에서는 최상층(160)을 포함하는 제2 수지층(102)에 있어서의 외부단자(30)의 주위에 마련하는 부분의 형태가 상술과 다르다.
예를 들면, 외부단자(30)를 볼형상으로 형성한 경우에 랜드부(22)에 마련된 외부단자(30)의 접합부의 평면으로 보아서의 지름 D2와, 외부단자(30)의 지름 D와는,
D2≤ D의
관계에 있다. 이러한 접합부를 평면으로 보아 지름 D2와, 외부단자(30)의 최상층(160)으로부터 노출한 부분의 평면으로 보아서의 지름 D1이,
D1< D2의
관계를 갖도록 최상층(160)을 형성한다. 즉 외부단자(30)를 회로기판과의 전기적 접속을 방해하지 않는 정도로 외부단자(30)의 주위를 덮어 최상층(160)을 형성하여도 좋다. 이 경우에 도 12에 도시한 바와 같이 최상층(160)의 외부단자(30)를 덮는 부분은 최상층(160)의 다른 면보다 융기되어도 좋다.
이로써 외부단자(30)를 회로기판에 전기적으로 접속한 경우에 양자의 전기적 접속부를 확실히 보호할 수 있다. 외부단자(30)에 있어서의 배선(20)과의 접합부에 가하여지는 응력을 더한층 완화하고 접합부의 크랙의 발생을 방지할 수 있다. 따라서 보다 신뢰성이 높은 반도체장치를 제공할 수 있다. 또한, 본 변형예에 관한 반도체장치의 제조방법은 상술과 같아도 좋다.
(제2 실시 형태)
도 13 내지 도 15는 본 실시 형태에 관한 반도체장치 및 그 제조방법에 관해 설명하기 위한 도면이다. 도 13은 본 실시 형태에 관한 반도체장치를 포함하는 집합체(반도체 웨이퍼)의 단면도이다. 도 14는 본 실시 형태에 관한 반도체장치의 평면도로서 상세하게는 도 13에 도시한 집합체가 개변(個邊)에서 절단된 반도체 칩의 평면도이다. 또한, 도 14에서는 배선(220) 및 제2 수지층(104)은 생략하고 있다.또한 도 15는 본 실시 형태의 변형예에 관한 반도체장치를 포함하는 집합체(반도체 웨이퍼)의 단면도이다.
본 실시 형태에 관한 반도체장치는 각각의 반도체 소자(반도체 칩)(12)와 배선(220)과 외부단자(30)와 복수의 수지층(도 13에서는 제1 수지층(240) 및 제2 수지층(104))을 포함한다. 그리고 복수의 수지층 중 적어도 하나의 수지층(도 13에서는 모든 수지층)은 반도체 소자(12)의 단부를 피해 형성되어 있다. 반도체장치(2)는 제1 수지층(240)의 형태가 제1 실시 형태와 다르다. 또한, 제2 수지층(104)은 1층으로 형성되어도 좋지만 도 13에 도시한 예에서는 최상층(60) 및 최하층(250)의 복수층으로 이루어진다. 또한 반도체장치(2)는 도 13에 도시한 반도체장치를 절단하여 이루어지는 것이다. 이하의 설명 이외에 있어서는 제1 실시 형태와 같은 형태라도 좋다.
본 실시 형태에 관한 반도체 소자(12)는 전극(14)이 단부에 형성되어 있다. 제1 수지층(240)은 반도체 소자(12)의 중앙부에 형성되어 있다. 환언하면 제1 수지층(240)은 반도체 소자(12)에 있어서의 전극(14)보다 내측의 영역에 형성되어 있다. 도 14에 도시한 바와 같이 반도체 소자(반도체 칩)(12)의 대향하는 2변에 복수의 전극(14)이 나열하는 경우에는 제1 수지층(240)은 각 변에 나열하는 전극(14)으로 둘러쌓인 영역에 형성된다. 또는 반도체 소자(12)의 모든 변(4변)에 복수의 전극(14)이 나열하는 경우에는 제1 수지층(240)은 각 변에 나열하는 전극(14)으로 둘러싸인 영역에 형성된다. 또한 반도체 소자(12)에 형성되는 제1 수지층(240)은 반도체 소자(12)의 평면으로 보아서 도 14에 도시한 바와 같이 하나의 영역에 일체적으로 형성되어도 좋고 또는 복수의 영역에 분할하여 형성되어도 좋다.
이로써 제1 수지층(240)의 열팽창계수가 반도체 소자(12)에 대하여 어느정도 다른 경우라도 제1 수지층(240)의 형성 영역이 작게 억제되어 있기 때문에 외부단자(30)에 가하여지는 응력을 완화할 수 있다.
또한, 이와 같이 제1 수지층(240)을 형성함으로써 절단 영역(70)을 피해 제1 수지층(240)을 형성할 수 있다. 또한 배선(220)은 제1 실시 형태와 마찬가지로 전극(14)으로부터 제1 수지층(240)상에 형성하면 좋다.
또한, 제1 수지층(240)의 열팽창계수는 제2 수지층(104)보다 작아도 좋다. 이로써 열스트레스에 의해 외부단자(30)에 가하여지는 응력 등을 완화할 수 있다.
본 실시 형태에 관한 반도체장치는 제2 수지층(104)이 그 평면 형상이 반도체 소자(12)의 외주보다 내측에 위치하도록 형성되어 있다. 상세하게는 제2 수지층(104)이 반도체 소자(12)의 단부를 피해 형성되어 있다. 그 밖의 형태는 제1 실시 형태와 같아도 좋다.
도 15에 도시한 바와 같이 본 실시 형태의 변형예로서 제2 수지층(104)의 최상층(60)은 반도체 소자(12)의 단부를 덮도록 형성되어도 좋다. 특히 최상층(60)은 제1 수지층(240) 및 제2 수지층(104)을 구성하는 다른층(최하층(250))의 재료보다 영율이 낮은 재료를 이용하는 것이 바람직하다. 즉 복수의 수지층 중 제2 수지층(104)의 최상층(60)이 반도체 소자(12)의 단부에 도달할 때까지 형성되어도 유효하게 반도체 소자(12)의 단부의 흠 발생을 방지하고, 그 진행을 억제하여 수지층이 반도체 소자(12)의 단부에서 박리되는 것을 막을 수 있다.
이하에, 본 실시 형태에 관한 반도체장치의 제조방법을 설명한다.
제1 수지층(240)을 전극(14) 위를 포함하는 집합체(10)상에 전면에 마련한 후 노광기술 등을 적용하여 각 반도체 소자(12)에 있어서의 복수의 전극(14)보다 내측의 영역에 형성한다. 이로써 절단 영역(70)을 피해 제1 수지층(240)을 형성할 수 있다. 그 후 전극(14)으로부터 제1 수지층(240)상에 배선(220)을 형성한 후 필요에 따라 최하층(250)을 형성한다. 최하층(250)에 랜드부(222)를 노출시킨 구멍(254)을 형성함으로써 외부단자(30)를 간단하게 마련할 수 있다. 또한, 최하층(250)의 형성공정은 생략하여도 좋다.
외부단자(30) 및 최상층(60)을 제1 실시 형태와 같이 형성하고 절단 영역(70)에 개구부(252, 62)를 형성한다. 그 후에 절단 영역(70)에 따라서 집합체(10)를 절단한다. 이로써 반도체장치의 복수의 수지층의 박리를 억제할 수 있다.
또는, 최상층(60)을 집합체(10)의 전면에 마련한 후 최상층(60)중 외부단자(30)를 덮는 부분만을 제거하여도 좋다. 즉, 최상층(60)을 집합체(10)의 절단 영역(70)을 덮도록 남겨도 좋다. 이에 의하면, 간단한 공정으로 최상층(60)을 형성할 수 있다.
또한, 본 실시 형태에 있어서도 상술한 실시 형태에 있어서의 제1 내지 제4 변형예를 적용하여 반도체장치를 제조할 수 있다.
(제3 실시 형태)
도 16 내지 도 18은 본 실시 형태에 관한 반도체장치 및 그 제조방법에 관해설명하기 위한 도면이다. 도 16은 본 실시 형태에 관한 반도체장치를 포함하는 집합체(반도체 웨이퍼)의 단면도이다. 도 17은 본 실시 형태에 관한 반도체장치의 평면도로서 상세하게는 도 16에 도시한 집합체가 개변에서 절단된 반도체 칩의 평면도이다. 또한 도 17에서는 배선(220) 및 제2 수지층(104)은 생략하고 있다. 또한 도 18은 본 실시 형태의 변형예에 관한 반도체장치를 포함하는 집합체(반도체 웨이퍼)의 단면도이다.
본 실시 형태에 관한 반도체장치는 각각의 반도체 소자(반도체 칩)(12)와 배선(220)과 외부단자(30)와 복수의 수지층(도 16에서는 제1 수지층(340) 및 제2 수지층(104))을 포함한다. 그리고 복수의 수지층중의 적어도 하나의 수지층(도 16에서는 모든 수지층)은 반도체 소자(12)의 단부를 피해 형성되어 있다. 반도체장치(3)는 제1 수지층(340)의 형태가 상술한 실시 형태와는 다르다. 또한 반도체장치(3)는 도 16에 도시한 반도체장치를 절단하여 이루어지는 것이다. 이하의 설명 이외에는 제1 및 제2 실시 형태와 같은 형태라도 좋다.
본 실시 형태에 관한 제1 수지층(340)은 외부단자(30) 아래에만 형성되어 있다. 반도체 소자(12)에 형성되는 각각의 외부단자(30) 아래에 어느 하나의 제1 수지층(340)이 형성되어 있다. 즉 제1 수지층(340)은 그 개수가 외부단자(30)의 개수와 같게 되도록 형성되어 있다.
도 17에 도시한 바와 같이 제1 수지층(340)의 외형은 반도체 소자(12)의 평면으로 보아서 외부단자(30)의 외형보다 크게 형성된다. 제1 수지층(340)의 외형은 원형 또는 사각형 등이라도 좋다.
이것에 의하면, 제1 수지층(340)의 형성 영역이 더욱 작게 억제되어 있기 때문에 제1 수지층(340)의 열팽창계수가 반도체 소자(12)에 대하여 어느정도 다른 경우라도 외부단자(30)에 가하여지는 응력을 더욱 완화할 수 있다.
도 18에 도시한 바와 같이 본 실시 형태의 변형예로서 제2 수지층(104)의 최상층(60)은 반도체 소자(12)의 단부를 덮도록 형성되어도 좋다. 특히 최상층(60)은 제1 수지층(340) 및 제2 수지층(104)을 구성하는 다른층(최하층(250))의 재료보다 영율이 낮은 재료를 이용하는 것이 바람직하다. 즉 복수의 수지층 중 제2 수지층(104)의 최상층(60)이 반도체 소자(12)의 단부에 도달할 때까지 형성되어도 유효하게 반도체 소자(12) 단부의 흠 발생을 방지하고 그 진행을 억제하여 수지층이 반도체 소자(12)의 단부에서 박리되는 것을 막을 수 있다.
또한, 반도체장치의 제조방법에 대해서는 제2 실시 형태와 같은 방법에 의해 제1 수지층(340)을 외부단자(30)의 아래만에 형성하면 좋다. 또한, 본 실시 형태에 있어서도 제1 실시 형태에 있어서의 제1 내지 제4 변형예를 적용하여 반도체장치를 제조할 수 있다.
도 19에는 본 실시 형태에 관한 반도체장치(1)를 실장한 회로기판(1000)이 도시되어 있다. 회로기판(1000)에는 예를 들면, 유리에폭시 기판 등의 유기계 기판을 이용하는 것이 일반적이다. 회로기판(1000)에는 예를 들면, 구리로 이루어지는 배선 패턴이 소망의 회로가 되도록 형성되어 있고, 그들의 배선 패턴과 반도체장치(1)의 외부단자(30)를 기계적으로 접속함으로써 그들의 전기적 도통을 도모한다.
그리고, 본 발명을 적용한 반도체장치(1)를 갖는 전자기기(1100)로서 도 20에는 노트북형 퍼스널컴퓨터, 도 21에는 휴대전화(1200)가 도시되어 있다.

Claims (21)

  1. 전극을 갖는 복수의 반도체 소자의 집합체에 복수의 수지층과 각 반도체 소자의 상기 전극에 전기적으로 접속하는 배선과, 상기 배선에 전기적으로 접속하는 외부단자를 형성하고, 상기 집합체를 절단하는 공정을 포함하는 반도체장치의 제조방법에 있어서,
    상기 외부단자를, 상기 전극의 바로 위를 피하여 형성하며,
    상기 복수의 수지층 중 적어도 하나의 수지층을 상기 집합체의 절단 영역을 피해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 적어도 하나의 수지층을 잉크젯방식 또는 인쇄방식에 의해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 적어도 하나의 수지층을 미리 패터닝하여 별도 부재로 형성하여 두고, 상기 집합체에 전사시켜 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 절단 영역에 상기 적어도 하나의 수지층을 탄력 성분으로 이루어지는 재료를 마련하고, 상기 적어도 하나의 수지층을 상기 재료로 탄력있게 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1항에 있어서,
    상기 적어도 하나의 수지층은 감광성의 재료로 이루어지고, 상기 적어도 하나의 수지층을 노광하여 상기 절단 영역의 부분을 제거함으로써 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1항, 제 2항, 제 3항, 제 5항 중 어느 한 항에 있어서,
    상기 복수의 수지층은 상기 배선 아래의 제1 수지층과 상기 배선 위의 제2 수지층을 포함하고, 상기 수지층을 형성하는 공정에서 적어도 상기 제1 수지층을 상기 집합체의 절단 영역을 피해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제 6항에 있어서,
    상기 수지층을 형성하는 공정에서 상기 제2 수지층을 상기 집합체의 절단 영역을 피해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7항에 있어서,
    상기 수지층을 형성하는 공정에서 상기 제2 수지층의 적어도 최상층을 상기 외부단자 및 상기 절단 영역을 덮도록 마련한 후에 일부를 제거하여 상기 외부단자의 적어도 선단부를 노출시키는 동시에 상기 절단 영역의 부분을 제거하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 6항에 있어서,
    상기 수지층을 형성하는 공정에서 상기 제2 수지층을 복수층에 의해 형성하고, 상기 복수층 중 적어도 최상층을 상기 집합체의 절단 영역을 덮도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 1항, 제 2항, 제 3항, 제 5항 중 어느 한 항에 있어서,
    상기 복수의 수지층은 상기 배선 아래의 제1 수지층과 상기 배선 위의 제2 수지층을 포함하고,
    상기 수지층을 형성하는 공정에서 적어도 상기 제2 수지층을 상기 집합체의 절단 영역을 피해 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 6항에 있어서,
    상기 제2 수지층의 열팽창계수는 상기 제1 수지층보다 큰 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 6항에 있어서,
    상기 수지층을 형성하는 공정에서 상기 외부단자의 상기 제2 수지층에서 노출되는 부분이 상기 외부단자의 상기 배선과의 접합부보다 평면으로 보아서 작게 되도록 상기 제2 수지층을 상기 외부단자의 일부를 노출시켜 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 6항에 있어서,
    상기 제2 수지층을 복수층으로 형성하고,
    상기 수지층을 형성하는 공정에서 상기 제2 수지층의 최하층을 상기 배선에 서 상기 외부단자를 형성하는 영역을 피해 형성하고,
    상기 외부단자를 형성하는 공정에서 상기 외부단자를 상기 배선의 상기 제2 수지층에서 노출한 부분에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제 6항에 있어서,
    각각의 상기 반도체 소자에는 복수의 상기 전극이 형성되어 이루어지고,
    상기 수지층을 형성하는 공정에서 상기 반도체 소자에서의 상기 전극보다 내측의 영역에 상기 제1 수지층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 1항, 제 2항, 제 3항, 제 5항 중 어느 한 항에 기재된 반도체장치의 제조방법에 의해 제조되는 것을 특징으로 하는 반도체장치.
  16. 전극을 갖는 반도체 칩과,
    상기 반도체 칩의 상기 전극에 전기적으로 접속된 배선과,
    상기 배선에 전기적으로 접속하고, 상기 전극의 바로 위를 피하도록 마련된 외부단자와,
    상기 반도체 칩의 상기 전극이 형성된 면에 마련된 복수의 수지층을 포함하고,
    상기 복수의 수지층 중 적어도 하나의 수지층은 그 평면형상의 외주가 상기 반도체 칩의 외주보다 내측에 위치하는 것을 특징으로 하는 반도체장치.
  17. 제 16항에 있어서,
    상기 적어도 하나의 수지층은 상기 배선 아래에 형성되는 것을 특징으로 하는 반도체장치.
  18. 제 16항에 있어서,
    상기 반도체 칩은 복수의 상기 전극을 가지며,
    상기 적어도 하나의 수지층은 평면으로 보아서 상기 반도체 칩에서의 상기 전극보다 내측 영역에 형성되는 것을 특징으로 하는 반도체장치.
  19. 제 16항 내지 제 18항 중 어느 한 항에 있어서,
    상기 복수의 수지층은 상기 배선 위에서 상기 외부단자의 근원 주위를 덮도록 마련된 수지층을 포함하고,
    상기 외부단자의 상기 수지층에서 노출되는 부분이 상기 외부단자의 상기 배선과의 접합부보다 평면으로 보아서 작게 되도록 상기 외부단자의 일부가 노출되는 것을 특징으로 하는 반도체장치.
  20. 제 16항 내지 제 18항 중 어느 한 항에 기재된 반도체장치가 탑재된 것을 특징으로 하는 회로기판.
  21. 제 16항 내지 제 18항 중 어느 한 항에 기재된 반도체장치를 갖는 것을 특징으로 하는 전자기기.
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