JPH0237724A - 半導体装置の突起型電極の形成方法 - Google Patents
半導体装置の突起型電極の形成方法Info
- Publication number
- JPH0237724A JPH0237724A JP63188637A JP18863788A JPH0237724A JP H0237724 A JPH0237724 A JP H0237724A JP 63188637 A JP63188637 A JP 63188637A JP 18863788 A JP18863788 A JP 18863788A JP H0237724 A JPH0237724 A JP H0237724A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- forming
- layer
- copper
- solder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 239000010949 copper Substances 0.000 claims abstract description 24
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 22
- 229910052802 copper Inorganic materials 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000007747 plating Methods 0.000 claims abstract description 19
- 229910000679 solder Inorganic materials 0.000 claims abstract description 17
- 238000004544 sputter deposition Methods 0.000 claims abstract description 11
- 239000010936 titanium Substances 0.000 claims abstract description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims abstract description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims abstract 3
- 229910052804 chromium Inorganic materials 0.000 claims abstract 2
- 239000011651 chromium Substances 0.000 claims abstract 2
- 230000001681 protective effect Effects 0.000 claims description 9
- 238000000605 extraction Methods 0.000 claims description 4
- 239000011133 lead Substances 0.000 claims description 2
- 230000008021 deposition Effects 0.000 abstract 2
- 238000009413 insulation Methods 0.000 abstract 1
- 150000002739 metals Chemical class 0.000 abstract 1
- 238000007740 vapor deposition Methods 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- LSNNMFCWUKXFEE-UHFFFAOYSA-M Bisulfite Chemical compound OS([O-])=O LSNNMFCWUKXFEE-UHFFFAOYSA-M 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- YNNSJJJBNADUAR-UHFFFAOYSA-N [Pb].[Cu].[Cr] Chemical compound [Pb].[Cu].[Cr] YNNSJJJBNADUAR-UHFFFAOYSA-N 0.000 description 2
- WXVQSDJHFPIPDK-UHFFFAOYSA-N [Pb].[Cu].[Ti] Chemical compound [Pb].[Cu].[Ti] WXVQSDJHFPIPDK-UHFFFAOYSA-N 0.000 description 2
- ZTXONRUJVYXVTJ-UHFFFAOYSA-N chromium copper Chemical compound [Cr][Cu][Cr] ZTXONRUJVYXVTJ-UHFFFAOYSA-N 0.000 description 2
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910004353 Ti-Cu Inorganic materials 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- SWXQKHHHCFXQJF-UHFFFAOYSA-N azane;hydrogen peroxide Chemical compound [NH4+].[O-]O SWXQKHHHCFXQJF-UHFFFAOYSA-N 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- IUYOGGFTLHZHEG-UHFFFAOYSA-N copper titanium Chemical compound [Ti].[Cu] IUYOGGFTLHZHEG-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/0347—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/036—Manufacturing methods by patterning a pre-deposited material
- H01L2224/0361—Physical or chemical etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
- H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、突起型電極(以下、バンブという)を有する
半導体装置の製造方法において、マスクを用いた選択的
な半田メッキにより、バンブを形成するバンブの形成方
法に関する。
半導体装置の製造方法において、マスクを用いた選択的
な半田メッキにより、バンブを形成するバンブの形成方
法に関する。
[従来の技術]
従来より、半導体チップをワイヤレスボンディングする
ため、チップに半田バンブを形成することがなされてい
る。このバンブ形成の方法としては、マスクを用いてバ
ンブを形成する部分に選択的に半田メッキを施してバン
ブを形成する方法と、同じく選択的に真空蒸着等を行な
って金属層を厚く形成する方法とが知られている。
ため、チップに半田バンブを形成することがなされてい
る。このバンブ形成の方法としては、マスクを用いてバ
ンブを形成する部分に選択的に半田メッキを施してバン
ブを形成する方法と、同じく選択的に真空蒸着等を行な
って金属層を厚く形成する方法とが知られている。
以下、第2図に基づいて、前者の方法について説明する
。
。
先ず、第2図(a)に示すように、基板11の上に絶縁
膜12を形成した後、フォトエツチングによって絶縁膜
12に選択的に孔をあけ、集積回路の外部への収り出し
電極としてアルミニウムパッド13を形成する。その上
に、保護膜14f!:形成した後、この保護膜14にア
ルミパッド13の中央の外部引き出し用の窓としてスル
ーホール15をあける。
膜12を形成した後、フォトエツチングによって絶縁膜
12に選択的に孔をあけ、集積回路の外部への収り出し
電極としてアルミニウムパッド13を形成する。その上
に、保護膜14f!:形成した後、この保護膜14にア
ルミパッド13の中央の外部引き出し用の窓としてスル
ーホール15をあける。
次に、第2図(b)に示すように、バンプとして用いる
半田とアルミニウムとの接着性を強化すると共に、相互
拡散による特性の劣化を防止する障壁金属として作用さ
せるため、金属層16及び金属層17を蒸着又はスパッ
タリングにより全面に順次被着する。この金属層16.
17としては例えばTi−Cu又はCr−Cuが用いら
れ、その厚さは通常1000人乃至5000人に設定さ
れる。
半田とアルミニウムとの接着性を強化すると共に、相互
拡散による特性の劣化を防止する障壁金属として作用さ
せるため、金属層16及び金属層17を蒸着又はスパッ
タリングにより全面に順次被着する。この金属層16.
17としては例えばTi−Cu又はCr−Cuが用いら
れ、その厚さは通常1000人乃至5000人に設定さ
れる。
次に、第2図(C)に示すように、バンプの選択形成の
ためのフォトレジスト18をバンプ形成予定領域以外の
部分へ形成する。続いて、銅の金属層17の上に希硫酸
で前処理を施し、更にスルホン酸系の処理液により処理
してぬれ性を良くしてから、鉛のメッキを行ない鉛層1
9を形成する。
ためのフォトレジスト18をバンプ形成予定領域以外の
部分へ形成する。続いて、銅の金属層17の上に希硫酸
で前処理を施し、更にスルホン酸系の処理液により処理
してぬれ性を良くしてから、鉛のメッキを行ない鉛層1
9を形成する。
これは、銅の金属層17と半田バンブとの接着性向上と
拡散後の応力緩和のために行なわれる。この工程は、有
機スルホン酸系のメッキ液を用い、約2乃至5μmの厚
さで鉛層19を形成することにより行なわれる。そして
、次に同じ系列の有機スルホン酸系のメッキ液により半
田を約15乃至20μmの厚さで被着することにより、
バンプ20が形成される。
拡散後の応力緩和のために行なわれる。この工程は、有
機スルホン酸系のメッキ液を用い、約2乃至5μmの厚
さで鉛層19を形成することにより行なわれる。そして
、次に同じ系列の有機スルホン酸系のメッキ液により半
田を約15乃至20μmの厚さで被着することにより、
バンプ20が形成される。
次に、第2図(d)に示すように、マスクとして用いた
フォトレジスト18を除去する。
フォトレジスト18を除去する。
そして、最後に、第2図(e)に示すように、スパッタ
等で被着した金属層16.17におけるバンプ20に覆
われていない部分を除去する。このとき、Cuは硝酸又
はリン酸等を用いて除去し、Tiは希弗酸若しくは過酸
化水素−アンモニア等を用いて除去する。このようにし
て半田のバンプ20が形成される。
等で被着した金属層16.17におけるバンプ20に覆
われていない部分を除去する。このとき、Cuは硝酸又
はリン酸等を用いて除去し、Tiは希弗酸若しくは過酸
化水素−アンモニア等を用いて除去する。このようにし
て半田のバンプ20が形成される。
[発明が解決しようとする課題]
しかしながら、上述した従来のバンプの形成方法では、
鉛層19の形成に先立って銅の金属層17の上を希硫酸
で前処理し、更にスルホン酸系の処理を行なっている。
鉛層19の形成に先立って銅の金属層17の上を希硫酸
で前処理し、更にスルホン酸系の処理を行なっている。
これは、銅の金属層17上に鉛層19をメッキする際に
、予め銅の表面の酸化物を取り除いてぬれ性を良くして
おく必要があるからである。
、予め銅の表面の酸化物を取り除いてぬれ性を良くして
おく必要があるからである。
ところが、鉛119のメッキは、フォトレジスト18に
よって選択された100μm2程度の小面積部分に対し
て行なわれるので、ながながぬれ難く、メッキ性が不安
定であるという問題点があった。
よって選択された100μm2程度の小面積部分に対し
て行なわれるので、ながながぬれ難く、メッキ性が不安
定であるという問題点があった。
本発明はかかる問題点に鑑みてなされたものであって、
良好なメッキを安定して行うことができ、しかも工程の
短縮も図ることができる半導体装置のバンプの形成方法
を提供することを目的とする。
良好なメッキを安定して行うことができ、しかも工程の
短縮も図ることができる半導体装置のバンプの形成方法
を提供することを目的とする。
し課題を解決するための手段]
本発明は、半田のメッキに先立つ鉛層の形成を、メッキ
法ではなく、チタン−銅の金属層又はクロム−銅の金属
層の形成時に、同時にスパッタ又は蒸着により行なうこ
とを特徴としている。
法ではなく、チタン−銅の金属層又はクロム−銅の金属
層の形成時に、同時にスパッタ又は蒸着により行なうこ
とを特徴としている。
即ち、本発明のバンプの形成方法は、半導体基板上に絶
縁膜を形成する工程と、前記絶縁膜の上に外部引き出し
用の電極パッドを選択形成する工程と、前記電極パッド
及び絶縁膜の上に保N膜を形成するとともに前記電極パ
ッドの一部が露出するように前記保護膜に外部引き出し
用の窓を開孔する工程と、前記電極パッドの露出部分を
含む領域上にチタン若しくはクロム、銅及び鉛を蒸着又
はスパッタリングによりこの順に被着し3層の金属層を
形成する工程と、前記金属層のバンブ形成領域の上にレ
ジストを用いてメッキ法により選択的に半田を形成する
工程と、前記半田の形成領域以外の部分の前記、3Nの
金属層をエツチングにより除去する工程とを具備してい
る。
縁膜を形成する工程と、前記絶縁膜の上に外部引き出し
用の電極パッドを選択形成する工程と、前記電極パッド
及び絶縁膜の上に保N膜を形成するとともに前記電極パ
ッドの一部が露出するように前記保護膜に外部引き出し
用の窓を開孔する工程と、前記電極パッドの露出部分を
含む領域上にチタン若しくはクロム、銅及び鉛を蒸着又
はスパッタリングによりこの順に被着し3層の金属層を
形成する工程と、前記金属層のバンブ形成領域の上にレ
ジストを用いてメッキ法により選択的に半田を形成する
工程と、前記半田の形成領域以外の部分の前記、3Nの
金属層をエツチングにより除去する工程とを具備してい
る。
[作用]
本発明によれば、チタン又はクロム−銅の2層金属層を
スパッタ又は蒸着により形成した後、その全面に続けて
鉛層もスパッタ又は蒸着により形成するので、鉛層は銅
層の上に良好に被着されるうえ、銅表面の酸化膜除去の
工程が不要になる。
スパッタ又は蒸着により形成した後、その全面に続けて
鉛層もスパッタ又は蒸着により形成するので、鉛層は銅
層の上に良好に被着されるうえ、銅表面の酸化膜除去の
工程が不要になる。
しかも、上記鉛層は、銅と一緒に例えばリン酸によって
除去できるので、後の金属層の除去工程においても、何
ら工程は増加しない。このため、半田の安定したメッキ
が可能になると共に、工程省略を図ることができる。
除去できるので、後の金属層の除去工程においても、何
ら工程は増加しない。このため、半田の安定したメッキ
が可能になると共に、工程省略を図ることができる。
[実施例1
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第1図(a)乃至(e)は本発明の実施例に係るバンプ
の形成方法を示す各工程のバンプ部分の断面図である。
の形成方法を示す各工程のバンプ部分の断面図である。
先ず、第1図(a)に示すように、半導体の基板1の上
に絶縁膜2を形成した後、フォトエツチングによって絶
縁膜2に選択的に孔をあけ、集積回路の外部への取り出
し電極としてアルミニウムパッド3を形成する。その上
に例えばCVD法により、酸化シリコン又は窒化シリコ
ンからなる保護膜4を、例えば0.5乃至1.0μmの
厚さで形成した後、この保護膜4にアルミニウムパッド
3の中央の外部引き出し用の窓としてスルーホール5を
あける。
に絶縁膜2を形成した後、フォトエツチングによって絶
縁膜2に選択的に孔をあけ、集積回路の外部への取り出
し電極としてアルミニウムパッド3を形成する。その上
に例えばCVD法により、酸化シリコン又は窒化シリコ
ンからなる保護膜4を、例えば0.5乃至1.0μmの
厚さで形成した後、この保護膜4にアルミニウムパッド
3の中央の外部引き出し用の窓としてスルーホール5を
あける。
次に、第1図(b)に示すように、半田とアルミニウム
との接着性の強化のための金属層として、基板1の表面
全体に蒸着又はスパッタリングにより、チタン、銅、鉛
の各金属層6,7.8をこの順に形成する。チタンの金
属層6及び銅の金属層7は、1000人乃至5000人
の厚さに形成し、鉛の金属層8は1乃至2μmの厚さに
形成するのが好ましい。
との接着性の強化のための金属層として、基板1の表面
全体に蒸着又はスパッタリングにより、チタン、銅、鉛
の各金属層6,7.8をこの順に形成する。チタンの金
属層6及び銅の金属層7は、1000人乃至5000人
の厚さに形成し、鉛の金属層8は1乃至2μmの厚さに
形成するのが好ましい。
続いて、第1図(c)に示すように、バンプの選択形成
のためのフォトレジスト9をバンプ形成領域を除く部分
に選択的に形成する。その厚さは約25μmが好ましい
。
のためのフォトレジスト9をバンプ形成領域を除く部分
に選択的に形成する。その厚さは約25μmが好ましい
。
次に、有機スルホン酸系のメッキ液で、例えばIA/d
m2の電流密度及び40分の通電時間でメッキ処理を施
すことにより、約20μmの半田層からなるバンプ10
を形成する。
m2の電流密度及び40分の通電時間でメッキ処理を施
すことにより、約20μmの半田層からなるバンプ10
を形成する。
次に、第1図(d)に示すように、メッキ用のマスクと
して用いたレジストリを有機パクリ剤を用いて除去する
。
して用いたレジストリを有機パクリ剤を用いて除去する
。
そして、最後に第1図(e)に示すように、バンプ10
以外の部分の鉛、銅の金属層8,7をリン酸により同時
に除去した後、チタンの金属層6を希弗酸を用いて除去
する。これにより、各バンプ10は電気的に分離される
。
以外の部分の鉛、銅の金属層8,7をリン酸により同時
に除去した後、チタンの金属層6を希弗酸を用いて除去
する。これにより、各バンプ10は電気的に分離される
。
上述したバンプ形成方法によれば、チタン−銅鉛の3層
を一連のスパッタリング又は蒸着工程で形成しているの
で、鉛の金属N8が銅の金属層7の上に良好に被着され
る。従ってバンプ1oの接着性も向上する。また、銅の
表面の酸化膜除去の工程が不要になると共に、鉛層は銅
層と同時に除去できるため、工程が簡単になるという利
点がある。
を一連のスパッタリング又は蒸着工程で形成しているの
で、鉛の金属N8が銅の金属層7の上に良好に被着され
る。従ってバンプ1oの接着性も向上する。また、銅の
表面の酸化膜除去の工程が不要になると共に、鉛層は銅
層と同時に除去できるため、工程が簡単になるという利
点がある。
なお、上記実施例ではバンプ1oの形成のための下地と
してチタン−銅−鉛の3層の金属層を用いたが、クロム
−銅−鉛の3層の金属層を用いるようにしても良い。
してチタン−銅−鉛の3層の金属層を用いたが、クロム
−銅−鉛の3層の金属層を用いるようにしても良い。
[発明の効果]
以上説明したように本発明は、バンプの下地金属層とし
7てチタン又はクロム−銅−鉛の3層の金属層をスパッ
タリング又は蒸着により形成するようにしているので、
鉛層を銅層の上に良好に被着させることができ、これに
よりバンプの接着性が向上する。また、銅表面の酸化膜
をとり除く必要がなくなるため、プロセスが簡単になる
という効果がある。
7てチタン又はクロム−銅−鉛の3層の金属層をスパッ
タリング又は蒸着により形成するようにしているので、
鉛層を銅層の上に良好に被着させることができ、これに
よりバンプの接着性が向上する。また、銅表面の酸化膜
をとり除く必要がなくなるため、プロセスが簡単になる
という効果がある。
第1図は本発明の実施例に係るバンプの形成方法におけ
る各工程のバンプ部の断面図、第2図は従来のバンプの
形成方法における各工程のバンプ部の断面図である。 1.11;基板、2.12;絶縁膜、3,13;アルミ
ニウムパッド、4,14.保護膜、5゜15;スルーホ
ール、6,7,8,16,17;金属層、9,18.フ
ォトレジスト、19;鉛層、10.20;バンプ
る各工程のバンプ部の断面図、第2図は従来のバンプの
形成方法における各工程のバンプ部の断面図である。 1.11;基板、2.12;絶縁膜、3,13;アルミ
ニウムパッド、4,14.保護膜、5゜15;スルーホ
ール、6,7,8,16,17;金属層、9,18.フ
ォトレジスト、19;鉛層、10.20;バンプ
Claims (1)
- (1)半導体基板上に絶縁膜を形成する工程と、前記絶
縁膜の上に外部引き出し用の電極パッドを選択形成する
工程と、前記電極パッド及び絶縁膜の上に保護膜を形成
すると共に前記電極パッドの一部が露出するように前記
保護膜に外部引き出し用の窓を開孔する工程と、前記電
極パッドの露出部分を含む領域上にチタン若しくはクロ
ム、銅及び鉛を蒸着又はスパッタリングによりこの順に
被着し3層の金属層を形成する工程と、前記金属層のバ
ンプ形成領域の上にレジストを用いてメッキ法により選
択的に半田を形成する工程と、前記半田の形成領域以外
の部分の前記3層の金属層をエッチングにより除去する
工程とを具備したことを特徴とする半導体装置の突起型
電極の形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63188637A JPH0237724A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の突起型電極の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63188637A JPH0237724A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の突起型電極の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0237724A true JPH0237724A (ja) | 1990-02-07 |
Family
ID=16227194
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63188637A Pending JPH0237724A (ja) | 1988-07-28 | 1988-07-28 | 半導体装置の突起型電極の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0237724A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1441388A2 (en) * | 1995-03-20 | 2004-07-28 | Unitive International Limited | Solder bump fabrication methods and structure including a titanium barrier layer |
-
1988
- 1988-07-28 JP JP63188637A patent/JPH0237724A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1441388A2 (en) * | 1995-03-20 | 2004-07-28 | Unitive International Limited | Solder bump fabrication methods and structure including a titanium barrier layer |
EP1441388A3 (en) * | 1995-03-20 | 2004-09-22 | Unitive International Limited | Solder bump fabrication methods and structure including a titanium barrier layer |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5492235A (en) | Process for single mask C4 solder bump fabrication | |
JPH04229618A (ja) | 集積回路デバイスの接点及びその形成方法 | |
JPH0555228A (ja) | 半導体装置 | |
JPH0237724A (ja) | 半導体装置の突起型電極の形成方法 | |
JPH03198342A (ja) | 半導体装置の製造方法 | |
JPH0697663B2 (ja) | 半導体素子の製造方法 | |
JPS5950544A (ja) | 多層配線の形成方法 | |
JPH04278543A (ja) | 半導体装置及びその製造方法 | |
JPS6348427B2 (ja) | ||
JPH03101233A (ja) | 電極構造及びその製造方法 | |
JPH04307737A (ja) | 半導体装置の製造方法 | |
JPH0290623A (ja) | 半導体装置の製造方法 | |
JPS6059742B2 (ja) | 半導体装置およびその製造方法 | |
JPH03190240A (ja) | 半導体装置の製造方法 | |
JPH04174522A (ja) | 半導体装置のバンプ形成メッキの製造方法 | |
JPH0330428A (ja) | 半導体装置の製造方法 | |
JPS62136857A (ja) | 半導体装置の製造方法 | |
JPS63305533A (ja) | 半導体装置の製造方法 | |
JPH04196323A (ja) | バンプ電極部の構造およびその形成方法 | |
JPS61141157A (ja) | 半導体素子の製造方法 | |
JPS6193629A (ja) | 半導体装置の製造方法 | |
JPS58110055A (ja) | 半導体装置 | |
JPH02198141A (ja) | 半導体装置のバンプ電極の製造方法 | |
JPH0715909B2 (ja) | 半導体装置の製造方法 | |
JPH04261025A (ja) | 半導体装置の製造方法 |