JPS59154041A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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- JPS59154041A JPS59154041A JP58028353A JP2835383A JPS59154041A JP S59154041 A JPS59154041 A JP S59154041A JP 58028353 A JP58028353 A JP 58028353A JP 2835383 A JP2835383 A JP 2835383A JP S59154041 A JPS59154041 A JP S59154041A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はフェースダウンボンディング方式を採用する
半導体素子の突起電極形成方法に関する。
半導体素子の突起電極形成方法に関する。
この種の突起電極としては、ボンディング時の自己位置
決めが可能なことや、電極の高さのバラツキが少ないこ
と、ボンディング強度が充分に確保できることなどのほ
かに、上記突起電極の形成が容易に行なえることが望ま
れる。
決めが可能なことや、電極の高さのバラツキが少ないこ
と、ボンディング強度が充分に確保できることなどのほ
かに、上記突起電極の形成が容易に行なえることが望ま
れる。
この種のはんだ突起電極形成方法を工程順にその一例を
第１図Ａ−Ｄに示す。まず素子機能をイ乍シ込み、図示
してない表面保護膜を被覆したシリコン基板１とアルミ
配線２を備えたシリコンウェハの主表面に窒化シリコン
膜などの表面保護膜３を形成し、電極形成部の穴開けを
行なう囚。つぎに、下地金属４，５を順次シリコンウェ
ハ表面に形成するとともに、一層目の半田にぬれない下
地金属４以外の下地金属５は、コンタクトホール上にコ
ンタクトホールと同じ大きさまたはそれよシも大きな円
状に残るように他の部分をエツチング除去する（Ｂ）。
第１図Ａ−Ｄに示す。まず素子機能をイ乍シ込み、図示
してない表面保護膜を被覆したシリコン基板１とアルミ
配線２を備えたシリコンウェハの主表面に窒化シリコン
膜などの表面保護膜３を形成し、電極形成部の穴開けを
行なう囚。つぎに、下地金属４，５を順次シリコンウェ
ハ表面に形成するとともに、一層目の半田にぬれない下
地金属４以外の下地金属５は、コンタクトホール上にコ
ンタクトホールと同じ大きさまたはそれよシも大きな円
状に残るように他の部分をエツチング除去する（Ｂ）。
この際下地金属４はその後の電気めっき工程において、
複数の電極部が等電位となるような役目を持たせるため
にシリコンウェハ全面に被着したままにしておく。つぎ
に下地金属４゜５のコンタクトホール部以外の部分をレ
ジスト６でコーディングして（Ｃ）、露出している下地
金属５上に電気めっき法によりはんだ７を形成する（Ｄ
）。
複数の電極部が等電位となるような役目を持たせるため
にシリコンウェハ全面に被着したままにしておく。つぎ
に下地金属４゜５のコンタクトホール部以外の部分をレ
ジスト６でコーディングして（Ｃ）、露出している下地
金属５上に電気めっき法によりはんだ７を形成する（Ｄ
）。
レジスト６を除去した後、熱処理によシはんだを溶融し
、半球状のはんだ電極７′を形成する（Ｅｌ。最３−也 後に下÷金属４をはんだ球７′をマスクとして工。
、半球状のはんだ電極７′を形成する（Ｅｌ。最３−也 後に下÷金属４をはんだ球７′をマスクとして工。
チング除去する（Ｆ）。なお、上記方法において、はん
だの形成は蒸着法を用いることも知られている。
だの形成は蒸着法を用いることも知られている。
しかしながら、上記の方法には、はんだ膜厚を数十ミク
ロン形成する場合に、電気めっき法、蒸着法のいずれの
場合も、処理工数が犬でコストアップにつながること、
膜厚の制御が難しいこと、電気めっきの場合、はんだ球
形成後に一層目の下地金属のエツチング除去工程があυ
、半田溶出などの電気化学的に発生する問題が内在する
などいくつかの欠点がある。
ロン形成する場合に、電気めっき法、蒸着法のいずれの
場合も、処理工数が犬でコストアップにつながること、
膜厚の制御が難しいこと、電気めっきの場合、はんだ球
形成後に一層目の下地金属のエツチング除去工程があυ
、半田溶出などの電気化学的に発生する問題が内在する
などいくつかの欠点がある。
この発明は、上述の欠点を除去し、簡便な半田突起電極
の形成方法を提供することを目的とする。
の形成方法を提供することを目的とする。
以下本発明を実施例に基き説明する。
第２図Ａ−Ｃは本発明の方法によるはんだ突起電極の製
造工程の概要を示したものであり、第１図と同一符号は
同一名称を表わしている。素子機能を作り込み、図示し
てない表面保護膜を被覆したシリコン基板１とアルミ配
線２を備えたシリコンクエバの主表面に窒化シリコン膜
などのはんだにぬれない表面保ｌＩ膜３を形成し、電極
形成部にと コンタクトホールの穴開け４行なう（４）。つぎに下下
地金属をコンタクトホールの径よシも大きな円状で残す
ようにエツチング加工する（Ｂ）。この場合、一層目の
下地金属４は配線材料であるアルミや、図示してない表
面保護膜に対して接着強度の強いクロム（Ｃｒ）やチタ
ン（Ｔ、）などを用い、最上層の金属膜８とト（は、は
んだに容易にぬれ、かつ、中間金属層５へのはんだ７の
成分である錫（Ｓｎ）！拡散を防止できるニッケル（Ｎ
ｉ）なとを用いる。中間金属層５は、一層目下地金Ｊｉ
ｉ４と最上層下地金属８との電気的接触が良好で、これ
らの接続強度が大となるように銅（Ｃｕ ）などを用い
るのがよい。ついで、上記シリコンウェハに７ラツクス
を塗布し、このシリコンウェハ全体を溶融半田槽に浸漬
し、２〜３秒で引上げると、第２図Ｃに示すように、下
地金属の最上層・８に、半球状の半田電極７′が形成さ
れる。この方法にょシ下地金属の直径が１６０μｍの場
合、半田突起電極の高さは４０μｍ程度で、高さのばら
つきは±３μｍ以下におさえられる。
造工程の概要を示したものであり、第１図と同一符号は
同一名称を表わしている。素子機能を作り込み、図示し
てない表面保護膜を被覆したシリコン基板１とアルミ配
線２を備えたシリコンクエバの主表面に窒化シリコン膜
などのはんだにぬれない表面保ｌＩ膜３を形成し、電極
形成部にと コンタクトホールの穴開け４行なう（４）。つぎに下下
地金属をコンタクトホールの径よシも大きな円状で残す
ようにエツチング加工する（Ｂ）。この場合、一層目の
下地金属４は配線材料であるアルミや、図示してない表
面保護膜に対して接着強度の強いクロム（Ｃｒ）やチタ
ン（Ｔ、）などを用い、最上層の金属膜８とト（は、は
んだに容易にぬれ、かつ、中間金属層５へのはんだ７の
成分である錫（Ｓｎ）！拡散を防止できるニッケル（Ｎ
ｉ）なとを用いる。中間金属層５は、一層目下地金Ｊｉ
ｉ４と最上層下地金属８との電気的接触が良好で、これ
らの接続強度が大となるように銅（Ｃｕ ）などを用い
るのがよい。ついで、上記シリコンウェハに７ラツクス
を塗布し、このシリコンウェハ全体を溶融半田槽に浸漬
し、２〜３秒で引上げると、第２図Ｃに示すように、下
地金属の最上層・８に、半球状の半田電極７′が形成さ
れる。この方法にょシ下地金属の直径が１６０μｍの場
合、半田突起電極の高さは４０μｍ程度で、高さのばら
つきは±３μｍ以下におさえられる。
この発明によれば、下地金属の径を決定するだせなく、
このはんだの突起電極形成はメッキや蒸着などの面倒な
工程を経ることなく溶融はんだ槽慢のウェハの浸漬のみ
で完了するので大巾な工数削減になると同時に、突起電
極の形成に要する時間は数秒程度であるから極めて簡便
に実施でき−しく作業効率が向上するなど大きな効果を
もたらすものである。
このはんだの突起電極形成はメッキや蒸着などの面倒な
工程を経ることなく溶融はんだ槽慢のウェハの浸漬のみ
で完了するので大巾な工数削減になると同時に、突起電
極の形成に要する時間は数秒程度であるから極めて簡便
に実施でき−しく作業効率が向上するなど大きな効果を
もたらすものである。
この発明は、今まで説明した半球状の突起電極ばかシで
なく、下地金属の形状寸法を任意に規定し、所望の形状
の突起電極を得る場合にも応用できることは勿論である
。
なく、下地金属の形状寸法を任意に規定し、所望の形状
の突起電極を得る場合にも応用できることは勿論である
。
第１図は従来のはんだ突起電極形成方法を示す工程図、
第２図は同じく本発明による工程図である。 １・・・シリコン基板、２・・・アルミ配線、３・・・
窒化シリコン膜、４，５．８ ・下地金属、７・・・
はんだ、７′・・・半球状はんだ電極。 ｂ 第１図 第２図
第２図は同じく本発明による工程図である。 １・・・シリコン基板、２・・・アルミ配線、３・・・
窒化シリコン膜、４，５．８ ・下地金属、７・・・
はんだ、７′・・・半球状はんだ電極。 ｂ 第１図 第２図
Claims (1)
- 【特許請求の範囲】 １）素子機能と配線金属層とを整え、表面に保護膜を設
けた半導体基板の前記配線金属上の電極を形成すべき個
所に、前記保護膜を開口し、該開口部上に被着され最上
層がはんだにぬれる金属から〜なる下地金属層を所定の
径を持つように形成し、しかる後前記下地金属表面を溶
融はんだ中に浸漬して突起電極を設けることを特徴とす
る半導体装置の電極形成方法。 ２、特許請求の範囲第１項記載の方法において、下地金
属の径により、突起電極の高さを制御することを特徴と
する半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028353A JPS59154041A (ja) | 1983-02-22 | 1983-02-22 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58028353A JPS59154041A (ja) | 1983-02-22 | 1983-02-22 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59154041A true JPS59154041A (ja) | 1984-09-03 |
Family
ID=12246237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58028353A Pending JPS59154041A (ja) | 1983-02-22 | 1983-02-22 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154041A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950623A (en) * | 1988-08-02 | 1990-08-21 | Microelectronics Center Of North Carolina | Method of building solder bumps |
| US5038996A (en) * | 1988-10-12 | 1991-08-13 | International Business Machines Corporation | Bonding of metallic surfaces |
| US5289631A (en) * | 1992-03-04 | 1994-03-01 | Mcnc | Method for testing, burn-in, and/or programming of integrated circuit chips |
| US5767010A (en) * | 1995-03-20 | 1998-06-16 | Mcnc | Solder bump fabrication methods and structure including a titanium barrier layer |
| US5793116A (en) * | 1996-05-29 | 1998-08-11 | Mcnc | Microelectronic packaging using arched solder columns |
| US5892179A (en) * | 1995-04-05 | 1999-04-06 | Mcnc | Solder bumps and structures for integrated redistribution routing conductors |
| US5990472A (en) * | 1997-09-29 | 1999-11-23 | Mcnc | Microelectronic radiation detectors for detecting and emitting radiation signals |
| US6388203B1 (en) | 1995-04-04 | 2002-05-14 | Unitive International Limited | Controlled-shaped solder reservoirs for increasing the volume of solder bumps, and structures formed thereby |
| US7495326B2 (en) | 2002-10-22 | 2009-02-24 | Unitive International Limited | Stacked electronic structures including offset substrates |
| US8674494B2 (en) | 2011-08-31 | 2014-03-18 | Samsung Electronics Co., Ltd. | Semiconductor package having supporting plate and method of forming the same |
-
1983
- 1983-02-22 JP JP58028353A patent/JPS59154041A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4950623A (en) * | 1988-08-02 | 1990-08-21 | Microelectronics Center Of North Carolina | Method of building solder bumps |
| US5038996A (en) * | 1988-10-12 | 1991-08-13 | International Business Machines Corporation | Bonding of metallic surfaces |
| US5289631A (en) * | 1992-03-04 | 1994-03-01 | Mcnc | Method for testing, burn-in, and/or programming of integrated circuit chips |
| US5374893A (en) * | 1992-03-04 | 1994-12-20 | Mcnc | Apparatus for testing, burn-in, and/or programming of integrated circuit chips, and for placing solder bumps thereon |
| US5381946A (en) * | 1992-03-04 | 1995-01-17 | Mcnc | Method of forming differing volume solder bumps |
| US6222279B1 (en) | 1995-03-20 | 2001-04-24 | Mcnc | Solder bump fabrication methods and structures including a titanium barrier layer |
| US5767010A (en) * | 1995-03-20 | 1998-06-16 | Mcnc | Solder bump fabrication methods and structure including a titanium barrier layer |
| US6392163B1 (en) | 1995-04-04 | 2002-05-21 | Unitive International Limited | Controlled-shaped solder reservoirs for increasing the volume of solder bumps |
| US6388203B1 (en) | 1995-04-04 | 2002-05-14 | Unitive International Limited | Controlled-shaped solder reservoirs for increasing the volume of solder bumps, and structures formed thereby |
| US6389691B1 (en) * | 1995-04-05 | 2002-05-21 | Unitive International Limited | Methods for forming integrated redistribution routing conductors and solder bumps |
| US6329608B1 (en) | 1995-04-05 | 2001-12-11 | Unitive International Limited | Key-shaped solder bumps and under bump metallurgy |
| US5892179A (en) * | 1995-04-05 | 1999-04-06 | Mcnc | Solder bumps and structures for integrated redistribution routing conductors |
| US5793116A (en) * | 1996-05-29 | 1998-08-11 | Mcnc | Microelectronic packaging using arched solder columns |
| US5990472A (en) * | 1997-09-29 | 1999-11-23 | Mcnc | Microelectronic radiation detectors for detecting and emitting radiation signals |
| US7495326B2 (en) | 2002-10-22 | 2009-02-24 | Unitive International Limited | Stacked electronic structures including offset substrates |
| US8674494B2 (en) | 2011-08-31 | 2014-03-18 | Samsung Electronics Co., Ltd. | Semiconductor package having supporting plate and method of forming the same |
| US9412720B2 (en) | 2011-08-31 | 2016-08-09 | Samsung Electronics Co., Ltd. | Semiconductor package having supporting plate and method of forming the same |
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