JPS59117135A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフリップチップ型の半導体装置に関し、特に半
田バンプの強度の向上及び位置精度の向上を図った半導
体装置及びその製造方法に関するものである。
田バンプの強度の向上及び位置精度の向上を図った半導
体装置及びその製造方法に関するものである。
フリップチップ型の半導体装置では、半導体基板の表面
に形成し＊Ａ４配線層上に半田バンプを形成しているが
、Ａ４と半田との接着を可能とするために例１えば０ｒ
−Ｏｕ−Ａｕ層からなる多層の下地層全形ｆｆＬ、この
下地層上に半田バンプを設けている。この場合、前記下
地層はメタルブヌクを使用した蒸着法により形成してい
る。しかしながら、この蒸着は通常２５０℃以上の高温
条件の基で行なっているため、メタルブスクと半導体基
板との熱膨張係数の差等が原因となって両者間で位置ず
れが発生してしまう。特に近年の大型ウェーハにおける
処理では位置ずｔ量も比し目的に増大し、朗要箇所にお
けるバンブの高精度位置決めが困難になって歩留りの低
下を生ずることになる。
に形成し＊Ａ４配線層上に半田バンプを形成しているが
、Ａ４と半田との接着を可能とするために例１えば０ｒ
−Ｏｕ−Ａｕ層からなる多層の下地層全形ｆｆＬ、この
下地層上に半田バンプを設けている。この場合、前記下
地層はメタルブヌクを使用した蒸着法により形成してい
る。しかしながら、この蒸着は通常２５０℃以上の高温
条件の基で行なっているため、メタルブスクと半導体基
板との熱膨張係数の差等が原因となって両者間で位置ず
れが発生してしまう。特に近年の大型ウェーハにおける
処理では位置ずｔ量も比し目的に増大し、朗要箇所にお
けるバンブの高精度位置決めが困難になって歩留りの低
下を生ずることになる。
１だ、従来の半田バンプ構造では剪Ｕｎｉ度に十分なも
のが得がたく、剪断試験を行なった結果では°半田バン
プ下地層のＣｒ層と下地石英ヌバツタ膜の界面剥離が発
住し７てｉ却に破断され、必要とされる剪断強度の１７
３にも満たない。これは、本発明者の検討によれば、下
地層の周側面が垂直に近い形状とされているため、剪断
時の応力が下地層周側面に年中され、下地層と半導体基
板との接着が破壊されるものと考えられる。
のが得がたく、剪断試験を行なった結果では°半田バン
プ下地層のＣｒ層と下地石英ヌバツタ膜の界面剥離が発
住し７てｉ却に破断され、必要とされる剪断強度の１７
３にも満たない。これは、本発明者の検討によれば、下
地層の周側面が垂直に近い形状とされているため、剪断
時の応力が下地層周側面に年中され、下地層と半導体基
板との接着が破壊されるものと考えられる。
したがって本発明の目的は半田バンプにおける剪断強度
の向上”Ｉ：図ると共に位置精度の向上ケ図ることがで
き、これにより信頼性及び歩留りの向上を達成すること
ができる半導体装置及びその製造方法を提供することに
ある。
の向上”Ｉ：図ると共に位置精度の向上ケ図ることがで
き、これにより信頼性及び歩留りの向上を達成すること
ができる半導体装置及びその製造方法を提供することに
ある。
この目的全達成するために本発明の半導体装置は、半田
バンブの多層下地１※の周＠ｉ１面を階段状に形成し、
下地層周側ｉ面における応力集中ケ防止するようにした
ものである。
バンブの多層下地１※の周＠ｉ１面を階段状に形成し、
下地層周側ｉ面における応力集中ケ防止するようにした
ものである。
！！た、本発明方法は、半田バンブの多層下地層’ｋ
ｌ１ｌｉｌｉ序的にエツチング処理して各下地層の周側
面寸法を異ならせ、これにより周側面音階段状に形成す
るものである。
ｌ１ｌｉｌｉ序的にエツチング処理して各下地層の周側
面寸法を異ならせ、これにより周側面音階段状に形成す
るものである。
却下、本発明を図示の実施例によシ説明する。
第１図は本発明の半導体装置の要部、特に半田バンプ部
位を示しており、半導体基板１の表面部に形成した図外
の回路素子に接続される配線用Ａｔ層２の一部を半田バ
ンプ形成位置に捷で延設している。このＡｔ層２はその
上に形成した層間絶縁層３、例えは、筐周波スパッタリ
ング法により被着した石英ヌバッタ膜で絶縁保護されて
いるが前記バンプ形成位置ではこれ全エツチング除去し
てＡｔ層２を露呈している。そして、露呈されたＡｔ層
２乃至その周囲の絶縁層３上にわたって下地層４を形成
し、更に下地層４上に略半球状の半田バンブ５を形成し
ている。前記下地層４け下から０ｒＮ６、Ｑ ｕｍ Ｑ
１− ａ混合層７、Ｃｕ層８、Ａｕ層９全積層状態に
形成しており、しかも各層はその周側位置を相違させる
ことにより下地層４全体としてはその周側面全階段状に
形成しているのである。
位を示しており、半導体基板１の表面部に形成した図外
の回路素子に接続される配線用Ａｔ層２の一部を半田バ
ンプ形成位置に捷で延設している。このＡｔ層２はその
上に形成した層間絶縁層３、例えは、筐周波スパッタリ
ング法により被着した石英ヌバッタ膜で絶縁保護されて
いるが前記バンプ形成位置ではこれ全エツチング除去し
てＡｔ層２を露呈している。そして、露呈されたＡｔ層
２乃至その周囲の絶縁層３上にわたって下地層４を形成
し、更に下地層４上に略半球状の半田バンブ５を形成し
ている。前記下地層４け下から０ｒＮ６、Ｑ ｕｍ Ｑ
１− ａ混合層７、Ｃｕ層８、Ａｕ層９全積層状態に
形成しており、しかも各層はその周側位置を相違させる
ことにより下地層４全体としてはその周側面全階段状に
形成しているのである。
次に前記半田バンブの製造方法？ｔｒＪｌ明する。
先ｆ第２図（Ａ）のように半導体基板ｌの表面に配線用
Ａ７層２と層間絶縁層３を形成しがっその一部をエツチ
ング除去して半田バンプ形成位置に前記ＡノＦｆ’ｊ
２ ｉ露呈させる。次いで表面上に蒸着法による］地層
４を形成する。下地層４は、ｃｒ蒸着、０ｕ−Ｃｒ同Ｒ
７１Ｎｊ、ｃｕ蒸着、ＡｕＬｉ１：順次行なって下から
ａｒ層６１．、．０ｕ−０７一一層７、ＣＵＵ３ＯＡｕ
層９′に９層状態に形成する。本例では、各層の厚−ｇ
ｕ下がら０．１３ 、０．２７ 、０．６０１μｍに形
成して因る。
Ａ７層２と層間絶縁層３を形成しがっその一部をエツチ
ング除去して半田バンプ形成位置に前記ＡノＦｆ’ｊ
２ ｉ露呈させる。次いで表面上に蒸着法による］地層
４を形成する。下地層４は、ｃｒ蒸着、０ｕ−Ｃｒ同Ｒ
７１Ｎｊ、ｃｕ蒸着、ＡｕＬｉ１：順次行なって下から
ａｒ層６１．、．０ｕ−０７一一層７、ＣＵＵ３ＯＡｕ
層９′に９層状態に形成する。本例では、各層の厚−ｇ
ｕ下がら０．１３ 、０．２７ 、０．６０１μｍに形
成して因る。
次に同図（Ｂ）のようにホトレジスト層ｉｏを形成し、
その士で公知の露光、現像処理を施して半田バンプ形成
位貨にのみホトレジストを残存はせ、これゲエノチング
マスクとする。
その士で公知の露光、現像処理を施して半田バンプ形成
位貨にのみホトレジストを残存はせ、これゲエノチング
マスクとする。
この状態でヨウ素ヨウ化アンモンの水溶′Ｄをエツチン
グ液としてエツチングを行なえば、下地層４の中でもＡ
ｕ ）脅９とＯｕ ／＠８がエツチングはれ、更にオ
ーバエツチングによりｃｕ−０１層７のＯｕ成分がエツ
チング婆れる。この結果、ＡＵとＣＵのエツチング速度
の相違にょシ、同図（ｃ）のようにＡ４層９の周側がＣ
ＵＵ３Ｏ周側よりも外方に張シ出した状態でエツチング
される。
グ液としてエツチングを行なえば、下地層４の中でもＡ
ｕ ）脅９とＯｕ ／＠８がエツチングはれ、更にオ
ーバエツチングによりｃｕ−０１層７のＯｕ成分がエツ
チング婆れる。この結果、ＡＵとＣＵのエツチング速度
の相違にょシ、同図（ｃ）のようにＡ４層９の周側がＣ
ＵＵ３Ｏ周側よりも外方に張シ出した状態でエツチング
される。
次に、今度はＯＦ４と４％ｏ２のガヌヶ使用したプラズ
マエツチング全行なえは、０ｕ−Ｏｒ／ｉ４７のＣｒ成
分とＯｒ層６がエツチングされる。このとき、エツチン
グ速度の相違により０ｕ−Ｏｒ層７の周側がａｒ層６の
周側よりも小さくなる。そして、このエツチング量ケ適
宜コントロールすることにより、同図（Ｄ）のように下
地層の各層６．７．８．９の周側を階段状に形成するこ
とができる。
マエツチング全行なえは、０ｕ−Ｏｒ／ｉ４７のＣｒ成
分とＯｒ層６がエツチングされる。このとき、エツチン
グ速度の相違により０ｕ−Ｏｒ層７の周側がａｒ層６の
周側よりも小さくなる。そして、このエツチング量ケ適
宜コントロールすることにより、同図（Ｄ）のように下
地層の各層６．７．８．９の周側を階段状に形成するこ
とができる。
その後、ホ） Ｌ／ジヌト層１ｏ會除去し、次に、下地
層４上に低温（５０〜１２０１：）のメタルマスク蒸着
法によシ、選択的にＰ ｂ −Ｂ ｎの半田蒸着膜を形
成し、Ｎ２雰囲気中の電気炉内で半田蒸着膜？溶解する
、このときＡｕ層とＯｖ層の１部分は半田内に拡散され
、その直後に冷却全行い、第１図の半田バンブ５を固着
形成させる、以上の構成によれば、下地層４を構成する
積層された各層６．７．８．９０周側面盆階段状に形成
しているので、半田バンブ５に剪断力が作用してもこの
剪断力に基づく応力と、下地層の周辺に集中する残留応
力の和が最大値ケとらないように、下山ｌ］を層の周辺
位置ケ外側に階段状に移すことにより、応力の集中が防
止される。これにより、特に絶縁層３とＣｒ層６との間
に生じる集中応力を低減して絶縁層３のクラックを防止
し、かつ両者界面の密着力（接着力）を向上できる。因
みに本実施例ｊでは１．７に？／−以上の密着力會得る
ことができた。
層４上に低温（５０〜１２０１：）のメタルマスク蒸着
法によシ、選択的にＰ ｂ −Ｂ ｎの半田蒸着膜を形
成し、Ｎ２雰囲気中の電気炉内で半田蒸着膜？溶解する
、このときＡｕ層とＯｖ層の１部分は半田内に拡散され
、その直後に冷却全行い、第１図の半田バンブ５を固着
形成させる、以上の構成によれば、下地層４を構成する
積層された各層６．７．８．９０周側面盆階段状に形成
しているので、半田バンブ５に剪断力が作用してもこの
剪断力に基づく応力と、下地層の周辺に集中する残留応
力の和が最大値ケとらないように、下山ｌ］を層の周辺
位置ケ外側に階段状に移すことにより、応力の集中が防
止される。これにより、特に絶縁層３とＣｒ層６との間
に生じる集中応力を低減して絶縁層３のクラックを防止
し、かつ両者界面の密着力（接着力）を向上できる。因
みに本実施例ｊでは１．７に？／−以上の密着力會得る
ことができた。
一方、下地層４會ホトレジヌ）ｋオリ用してエツチング
形成し、ているので、従来のようなマスク位置ずれを防
止でき、半田バンプの形成位置を高精度に設定できる。
形成し、ているので、従来のようなマスク位置ずれを防
止でき、半田バンプの形成位置を高精度に設定できる。
因みに従来では３３μｍ程度あったずれ量を最大でも３
．５μｍ程度に抑えることができた。
．５μｍ程度に抑えることができた。
これらのことから、半田バンプの剪断破壊による歩留、
？に従来の９０％から９９％に向上でき、また位置ずれ
による歩留り會従来の９０％から９９９％に向上するこ
とができる。
？に従来の９０％から９９％に向上でき、また位置ずれ
による歩留り會従来の９０％から９９９％に向上するこ
とができる。
ここで、前記下地層４の積層構造は前例のものに限られ
るものではなく、例えばＴｉ−０ｕ−Ａｕ 、 Ｎｉ
０ｒ−Ｎｉ−Ａｕ 、 ０ｒ−Ｎｉ−Ａｕの積層構造で
あってもよく、これ以外の構成でもよい。
るものではなく、例えばＴｉ−０ｕ−Ａｕ 、 Ｎｉ
０ｒ−Ｎｉ−Ａｕ 、 ０ｒ−Ｎｉ−Ａｕの積層構造で
あってもよく、これ以外の構成でもよい。
また、下地、層の各層周側面ケ階段状に形成する廿の方
法として、第３図に装部ケ示すように、先ずヨウ素系エ
ツチング液にてＡｕｕ層、（１！ １１ Ｊ俸８、ｃｕ
−Ｃｒ層７のａｕｇ分を同図のａのようにエツチングし
た後にＨＯ７’ｉエツチング液としてＣυ−ｃｒ ｉ７
とＣｒ層６を同図のｂのようにオーバエツチングし、そ
の後再び条件を相違させたヨウ素系エツチング液にてＡ
ｌ１層９．（１！ｕＰ’８に同図のＣのようにエツチン
グして、下地層全体ケ前例と同様な階段状に形成しても
よい。
法として、第３図に装部ケ示すように、先ずヨウ素系エ
ツチング液にてＡｕｕ層、（１！ １１ Ｊ俸８、ｃｕ
−Ｃｒ層７のａｕｇ分を同図のａのようにエツチングし
た後にＨＯ７’ｉエツチング液としてＣυ−ｃｒ ｉ７
とＣｒ層６を同図のｂのようにオーバエツチングし、そ
の後再び条件を相違させたヨウ素系エツチング液にてＡ
ｌ１層９．（１！ｕＰ’８に同図のＣのようにエツチン
グして、下地層全体ケ前例と同様な階段状に形成しても
よい。
以上のように本発明の半導体装置によれは、半田バンプ
の下地層ケ多層構造とした上で各層の周側面位置を相違
させて下地層全体とし、ての周側面ケ階段状に形成して
いるので、下地層に作用孕れる剪断応力を厚さ方向に分
散させることかでさ、これによυ半田バンプの強度ｋｉ
％めて信頼性の向上に図ることができる。
の下地層ケ多層構造とした上で各層の周側面位置を相違
させて下地層全体とし、ての周側面ケ階段状に形成して
いるので、下地層に作用孕れる剪断応力を厚さ方向に分
散させることかでさ、これによυ半田バンプの強度ｋｉ
％めて信頼性の向上に図ることができる。
寸だ、本発明方法によれば、多層に形成した下地層の各
層をハｎ序的にエツチング処理して各層の周側面位ｗヶ
相違させ、これにより下地層の周側面を階段状にして半
田バンプ全形成しているので、所謂ホトエツチング方法
が採用可能であり、牛田バンプ位散を高精度に設定でき
る。これにより、前述しｆＣ信頼性の向上と相俟って歩
留りの向上を実限できる。
層をハｎ序的にエツチング処理して各層の周側面位ｗヶ
相違させ、これにより下地層の周側面を階段状にして半
田バンプ全形成しているので、所謂ホトエツチング方法
が採用可能であり、牛田バンプ位散を高精度に設定でき
る。これにより、前述しｆＣ信頼性の向上と相俟って歩
留りの向上を実限できる。
第１図は不発、明の半導体装置の要部の断面図、第２図
（Ａ）〜（Ｄ）は製造方法を説明するための工程断面図
、 第３図は他の方法ケ説明するための模式的な断面図であ
る。 １・・・半導体基板、２・・・Ａｔ層、３・・層間絶縁
層、４・・・下地層、５・・・半田バンプ、６・・・Ｃ
ｒ層、７・・Ｃ，−Ｃｒ層、８−＝ Ｃｕ層、９− Ａ
ｕ層、１０−・・第 １ 図 第 ２ 図 （Ａ） 第２図 （Ｂ） 第 ２ 図 （Ｃ） （Ｄ）
（Ａ）〜（Ｄ）は製造方法を説明するための工程断面図
、 第３図は他の方法ケ説明するための模式的な断面図であ
る。 １・・・半導体基板、２・・・Ａｔ層、３・・層間絶縁
層、４・・・下地層、５・・・半田バンプ、６・・・Ｃ
ｒ層、７・・Ｃ，−Ｃｒ層、８−＝ Ｃｕ層、９− Ａ
ｕ層、１０−・・第 １ 図 第 ２ 図 （Ａ） 第２図 （Ｂ） 第 ２ 図 （Ｃ） （Ｄ）
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面に多層構造の下地層を設け、この
下地層上に半田バンプを形成してなる半導体装置であっ
て、前記下地層ｋＷ４成する各層の周側面位置を夫々相
違享せ、下地層全体としての周側面を階段状の断面形状
としたことケ特徴とする半導体装置。 ２、 下地層は下からｃｒｒ＝、０ｕ−Ｏｒ／＆、Ｏｕ
層、ＡｕＪＬｆ＋からなる特許請求の範囲第１項記載の
半導体装置。 ３、半導体基板の表面に多層構造の下地層ケ蒸着等によ
多形成しり後、半田バンブ形成位置にホトレジヌト層ヲ
エノチングーヌクとして形成し、次込で下地層の各層ｋ
Ｒ＆序的にエツチング処理し、各層の周側面位値全相違
させて前記下地層全体としての周側ｊ面を階段状とした
上で下地層上に半田バンプを固着形成したことを％依と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226135A JPS59117135A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226135A JPS59117135A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59117135A true JPS59117135A (ja) | 1984-07-06 |
| JPH058570B2 JPH058570B2 (ja) | 1993-02-02 |
Family
ID=16840393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226135A Granted JPS59117135A (ja) | 1982-12-24 | 1982-12-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59117135A (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH058570B2 (ja) | 1993-02-02 |
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