JPS61141155A - はんだ下地電極 - Google Patents
はんだ下地電極Info
- Publication number
- JPS61141155A JPS61141155A JP59262759A JP26275984A JPS61141155A JP S61141155 A JPS61141155 A JP S61141155A JP 59262759 A JP59262759 A JP 59262759A JP 26275984 A JP26275984 A JP 26275984A JP S61141155 A JPS61141155 A JP S61141155A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- solder
- electrode
- base electrode
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/1026—Compound semiconductors
- H01L2924/1032—III-V
- H01L2924/10329—Gallium arsenide [GaAs]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、はんだ下地電極に係り、特にＧａＡｓｔはじ
めとする■−■族化合物半導体素子の実装に用いるはん
だ下地電極として好適な電極構造に関する。
めとする■−■族化合物半導体素子の実装に用いるはん
だ下地電極として好適な電極構造に関する。
第３図はコンドロールドコラップスボンディング法によ
り、Ｓｉチップ部品３０３をセラミック配線基板３０１
に接着した図である。はんだバンプ３０２は一般に９５
ｗｔ％Ｐｂ−５ｗｔ％Ｓｎの組成の＾融点Ｐ ｂ／８
ｎＦＪ、んだが用いられる。
り、Ｓｉチップ部品３０３をセラミック配線基板３０１
に接着した図である。はんだバンプ３０２は一般に９５
ｗｔ％Ｐｂ−５ｗｔ％Ｓｎの組成の＾融点Ｐ ｂ／８
ｎＦＪ、んだが用いられる。
第４図は配線基板に接着する前のはんだ電極部の断面構
造を示す。従来、このはんだ下地電極としてＣｒ ／
Ｃｕ ／ Ａ ｕ系電極が多く用いられてきた。
造を示す。従来、このはんだ下地電極としてＣｒ ／
Ｃｕ ／ Ａ ｕ系電極が多く用いられてきた。
この電極は第４図に示すように、ｆ３ｉ基板４０１上の
配線層４０２と充分な接着力を保持するためのＣｒ層４
０４、はんだ溶融時に進行する金属反応を抑止し、接着
力の低下を防止するためのＣｒ−Ｃｕ合金層４０５ 、
Ｐ ｂ ／ Ｓ ｎはんだのぬれ及び接着性の良いＣｕ
層４０６、表面酸化を防止するためのＡ ｕ ＠ ４０
７ 、で構成している（ＩＢＭＪ、 Ｒ，ＢＳ、 ＤＥ
ＶＥＬＯＰ、 ＶＯＬ、 １３ 、２６６ Ｊｊ 〜２
７１頁、１９６９年５月）。はんだ溶融の際、はんだの
広がりが電極部周辺のガラス絶縁膜４０３で抑止される
ため、はんだバンブ４０８の形状は表面張力によって図
のような球欠体となる。
配線層４０２と充分な接着力を保持するためのＣｒ層４
０４、はんだ溶融時に進行する金属反応を抑止し、接着
力の低下を防止するためのＣｒ−Ｃｕ合金層４０５ 、
Ｐ ｂ ／ Ｓ ｎはんだのぬれ及び接着性の良いＣｕ
層４０６、表面酸化を防止するためのＡ ｕ ＠ ４０
７ 、で構成している（ＩＢＭＪ、 Ｒ，ＢＳ、 ＤＥ
ＶＥＬＯＰ、 ＶＯＬ、 １３ 、２６６ Ｊｊ 〜２
７１頁、１９６９年５月）。はんだ溶融の際、はんだの
広がりが電極部周辺のガラス絶縁膜４０３で抑止される
ため、はんだバンブ４０８の形状は表面張力によって図
のような球欠体となる。
上述した従来のはんだ下地電極では、Ｃｕｋ主要構成金
属として用いているため、ＣｕがＧａＡｓ等の化合物半
導体プロセスに対して汚染源となると共に、ｐ ｂ ／
Ｓｎ系はんだとの反応速度が大きいため、はんだ溶融
時の熱処理で下地電極部の接合強度が低下する欠点がお
った。したがって、化金物半導体プロセスに対して汚染
源とならず、且つはんだ溶融時の高温熱処理後も充分な
接合強度を維持する電極構造が望ましい。
属として用いているため、ＣｕがＧａＡｓ等の化合物半
導体プロセスに対して汚染源となると共に、ｐ ｂ ／
Ｓｎ系はんだとの反応速度が大きいため、はんだ溶融
時の熱処理で下地電極部の接合強度が低下する欠点がお
った。したがって、化金物半導体プロセスに対して汚染
源とならず、且つはんだ溶融時の高温熱処理後も充分な
接合強度を維持する電極構造が望ましい。
本発明の目的ｕ 、Ｇ ａ Ａ Ｓ４Ｐの化合物中導体
に対−して汚染源とならない金属材料を用い、且つ熱的
に安定で接合強ｋが大なるはんだ下地電極を提供するこ
とにある。
に対−して汚染源とならない金属材料を用い、且つ熱的
に安定で接合強ｋが大なるはんだ下地電極を提供するこ
とにある。
はんだ下地電極材料は一般に、はんだとのぬれか良く、
且つ充分な接着強ｉｔ持つものが選択される。また、加
熱処理が加わるため、はんだとの相互拡散及び合金化反
応を最小限に抑え、はんだ自身の機械的強度の低下を防
止しなければならない。特にｈんだの溶融は、使用する
はんたの融点よシもさらに２０〜４（ｌ高温で行われる
ため、これらの熱処理における合金化反応及び金属間化
合物の生成等を充分に監視する必要がある。すなわち、
合金化反応か進行する深さ、位置、あるいは局部的な金
属間化合物の生成によシ機械的に脆い層が発生する。し
たがって、はんだとのぬれが良く、且つ適度な反応速度
を有し、容易に金属間化合物を生成しない金属材料が下
地電極として好適である。前記の通シ、はんだ下地材と
してＣｕが多く用いられているが、Ｐｂ／Ｓｎはんだと
の熱反応及び接合強度の観測の結果、Ｃｕの代用が可能
な下地材として、Ｎｉが最適であることを見出した。
且つ充分な接着強ｉｔ持つものが選択される。また、加
熱処理が加わるため、はんだとの相互拡散及び合金化反
応を最小限に抑え、はんだ自身の機械的強度の低下を防
止しなければならない。特にｈんだの溶融は、使用する
はんたの融点よシもさらに２０〜４（ｌ高温で行われる
ため、これらの熱処理における合金化反応及び金属間化
合物の生成等を充分に監視する必要がある。すなわち、
合金化反応か進行する深さ、位置、あるいは局部的な金
属間化合物の生成によシ機械的に脆い層が発生する。し
たがって、はんだとのぬれが良く、且つ適度な反応速度
を有し、容易に金属間化合物を生成しない金属材料が下
地電極として好適である。前記の通シ、はんだ下地材と
してＣｕが多く用いられているが、Ｐｂ／Ｓｎはんだと
の熱反応及び接合強度の観測の結果、Ｃｕの代用が可能
な下地材として、Ｎｉが最適であることを見出した。
以下、本発明の実施例金弟１図及び第２図により説明す
る。第１図において、下地電極の第１層１０４１ｋＣｒ
、第３層１０６をＡｕとし、中間第２層１０５ｔそれぞ
れＮ ’ ＊ Ｍｏ ＊ Ｐ ｄ ｓ Ｐ ｔｅＣｕと
した場合、９５ｗｔ％ｐｂ１５ｗｔ％３ｎ組成のはんだ
層１０７との熱反応は、２８０ｔ：’〜３６０Ｃの熱処
理温度範囲において、ｐｄ）ｐｔ〉Ｃｕ＞Ｎｉ＞ＭＯの
臘で顕著に発生する。さら １に、Ｐｄにおいてｚ
ｓｏｃ、ｐｔではａｏｏｃ。
る。第１図において、下地電極の第１層１０４１ｋＣｒ
、第３層１０６をＡｕとし、中間第２層１０５ｔそれぞ
れＮ ’ ＊ Ｍｏ ＊ Ｐ ｄ ｓ Ｐ ｔｅＣｕと
した場合、９５ｗｔ％ｐｂ１５ｗｔ％３ｎ組成のはんだ
層１０７との熱反応は、２８０ｔ：’〜３６０Ｃの熱処
理温度範囲において、ｐｄ）ｐｔ〉Ｃｕ＞Ｎｉ＞ＭＯの
臘で顕著に発生する。さら １に、Ｐｄにおいてｚ
ｓｏｃ、ｐｔではａｏｏｃ。
Ｃｕでは３６０Ｃ近傍の熱処理温尻で金属間化合物の生
成が認められた。Ｎｉ及びＭＯでは表面モホロジーの変
化な呈する極度の金属間化合物の発生は無い。一方、引
張強度試験結果から、Ｎｉ＞Ｐ ｔ＞Ｐｄ）Ｃｕ）ＭＯ
の順に高い接合強度が得られることが明らかとなった。
成が認められた。Ｎｉ及びＭＯでは表面モホロジーの変
化な呈する極度の金属間化合物の発生は無い。一方、引
張強度試験結果から、Ｎｉ＞Ｐ ｔ＞Ｐｄ）Ｃｕ）ＭＯ
の順に高い接合強度が得られることが明らかとなった。
すなわち、Ｃｕ。
Ｐｄははんだ中の３ｎと、Ｐｔはｐｂと容易に金属間化
合物を形成するため、合金化反応層の成長に従って機械
的強度が低下する。また、ＭＯははんだと容易に接着し
ないため、下地材として好適ではない。第１層をＴｉと
した場合、熱反応及び接着強度はＣｒの場合と同様の傾
向を示す。したがって、接着層として、ＣｒあるいはＴ
ｉ１中間金Ｍ＃”ｔＮｉ、酸化防止Ｍｌ ｋ Ａ ｕと
する電極構造がはんだの下地電極として最適である。ま
た、はんた浴融時の熱処理温度及び熱処理時間を考慮す
れば、低融点はんだ材の下地電極としてＰｔあるいはＰ
ｄも有効である。さらに、はんだ溶融時及び以彼の合金
膚の成長を接着層上部で抑制し、接合強度の低下を防止
するために、接着層と中間層の間に両者の混合場を設け
ることＫより、はんだ下地電極の高信頼度化を図ること
が可能でおる。
合物を形成するため、合金化反応層の成長に従って機械
的強度が低下する。また、ＭＯははんだと容易に接着し
ないため、下地材として好適ではない。第１層をＴｉと
した場合、熱反応及び接着強度はＣｒの場合と同様の傾
向を示す。したがって、接着層として、ＣｒあるいはＴ
ｉ１中間金Ｍ＃”ｔＮｉ、酸化防止Ｍｌ ｋ Ａ ｕと
する電極構造がはんだの下地電極として最適である。ま
た、はんた浴融時の熱処理温度及び熱処理時間を考慮す
れば、低融点はんだ材の下地電極としてＰｔあるいはＰ
ｄも有効である。さらに、はんだ溶融時及び以彼の合金
膚の成長を接着層上部で抑制し、接合強度の低下を防止
するために、接着層と中間層の間に両者の混合場を設け
ることＫより、はんだ下地電極の高信頼度化を図ること
が可能でおる。
ここで用いる金属材料は、化合物半導体素子のオーム性
電極やショットキー電極として広く用いられているため
、化合物半導体プロセスにおいて汚染源となるＣｕＫ比
べ、利用価値は高い。
電極やショットキー電極として広く用いられているため
、化合物半導体プロセスにおいて汚染源となるＣｕＫ比
べ、利用価値は高い。
第２図は本発明を適用して製造した〇ａＡｓＬ８Ｉ７リ
ツプチツプをセラミック配線基板に接着した断面を示す
。以下製造工程を詳細に説明する。まず、ＧａＡｓＬＳ
Ｉチップ２０１上Ｊｉ、ｘ、バｙｐ法で５ｉｎｓ保護膜
２０３を形成する。次にホトエツチングによりチップ側
配線ＩｉＩ＋２０２へのコンタクト孔（１００μｍφ）
を形成する。ついで、Ｃｒ６るいは１１層２０４．８１
層２０５、Ａｕｆｆ１２０６を連続蒸着し、はんだ下地
電極を形成する。蒸着時の半導体基板加熱温度は２００
Ｇ、蒸着膜厚はそれぞれ、１００ＯＡ、３１０人、ＩＧ
ＯＯＡでおる。
ツプチツプをセラミック配線基板に接着した断面を示す
。以下製造工程を詳細に説明する。まず、ＧａＡｓＬＳ
Ｉチップ２０１上Ｊｉ、ｘ、バｙｐ法で５ｉｎｓ保護膜
２０３を形成する。次にホトエツチングによりチップ側
配線ＩｉＩ＋２０２へのコンタクト孔（１００μｍφ）
を形成する。ついで、Ｃｒ６るいは１１層２０４．８１
層２０５、Ａｕｆｆ１２０６を連続蒸着し、はんだ下地
電極を形成する。蒸着時の半導体基板加熱温度は２００
Ｇ、蒸着膜厚はそれぞれ、１００ＯＡ、３１０人、ＩＧ
ＯＯＡでおる。
次にホトエツチングによＦ）電極を所定の形状（１５０
μｍφ）に加工後、メタル製の蒸着マスクを通してｐ
ｂ ／ ｆ３ ｎ連続蒸着を行い、２００μｍφ、厚さ
１５０μｍのはんだ層（９５Ｐｂ１５８ｎ ）を形成す
る。さらに、加熱炉中ではんだ全溶融（３６（Ｉｃ、２
０秒間）し、はんだバンプ電極２０７を形成する。次に
、セラミック配線基板２１０と半導体チップを位置合わ
せ後、加熱炉中ではんだを再溶融（３６０Ｃ，２０秒間
）し、相互の基板１接着する。
μｍφ）に加工後、メタル製の蒸着マスクを通してｐ
ｂ ／ ｆ３ ｎ連続蒸着を行い、２００μｍφ、厚さ
１５０μｍのはんだ層（９５Ｐｂ１５８ｎ ）を形成す
る。さらに、加熱炉中ではんだ全溶融（３６（Ｉｃ、２
０秒間）し、はんだバンプ電極２０７を形成する。次に
、セラミック配線基板２１０と半導体チップを位置合わ
せ後、加熱炉中ではんだを再溶融（３６０Ｃ，２０秒間
）し、相互の基板１接着する。
本実施例によれば、ＰｂＺＳｎ糸はんだとの機械的接合
強度が高く、はんだ溶融時の高温熱処理においても熱的
に安定なＮｉをはんだ下地材として用いるため、ＬＳＩ
素子の高信頼度化に対して効果がめる。またＣｕ糸下地
−極と異なり、化合物半導体プロセスに対する汚染源と
しての恐れのない利点かめる。
強度が高く、はんだ溶融時の高温熱処理においても熱的
に安定なＮｉをはんだ下地材として用いるため、ＬＳＩ
素子の高信頼度化に対して効果がめる。またＣｕ糸下地
−極と異なり、化合物半導体プロセスに対する汚染源と
しての恐れのない利点かめる。
〔発明の効果〕 ゛
本発明によれば、ＧａＡｓ半導体素子のはんだ付は実装
において、はんだ材に対する機械的接合強度が高く、且
つ熱的に安定なＮｉ１にはんだ下、地材として用いるた
め、はんだ電極部の高信頼度化を図れる効果かめる。ま
た、化合物半導体に対して、汚染源とならず、化合物半
導体プロセスを渭浄な雰囲気で実施できる効果かめる。
において、はんだ材に対する機械的接合強度が高く、且
つ熱的に安定なＮｉ１にはんだ下、地材として用いるた
め、はんだ電極部の高信頼度化を図れる効果かめる。ま
た、化合物半導体に対して、汚染源とならず、化合物半
導体プロセスを渭浄な雰囲気で実施できる効果かめる。
本発明は、ＧａＡｓ半導体基板を用いたＩＣ，ＬＳＩ、
わるいは半導体レーザ等のはんだ付は実装におけるはん
だ下地電極として有効である。
わるいは半導体レーザ等のはんだ付は実装におけるはん
だ下地電極として有効である。
第１図はＧａＡｓ半導体基板上に形成したはんだ電極部
の構造を示す図、第２図はＧａＡｓＬ８Ｉフリップチッ
プとセラミック配線基板の接着を示す図、第３図はＳｉ
半導体基板とセラミック配線基板の接着を示す図、第４
図はＳｉ半導体基板上に形成した従来のはんだ電極部の
構造を示す図である。
の構造を示す図、第２図はＧａＡｓＬ８Ｉフリップチッ
プとセラミック配線基板の接着を示す図、第３図はＳｉ
半導体基板とセラミック配線基板の接着を示す図、第４
図はＳｉ半導体基板上に形成した従来のはんだ電極部の
構造を示す図である。
Claims (1)
- ＧａＡｓよりなる半導体基板上に形成してなるはんだ
下地電極において、第１層にＣｒ或いはＴｉ、第２層に
Ｎｉ、第３層としてＡｕを用いたことを特徴とするはん
だ下地電極。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262759A JPS61141155A (ja) | 1984-12-14 | 1984-12-14 | はんだ下地電極 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59262759A JPS61141155A (ja) | 1984-12-14 | 1984-12-14 | はんだ下地電極 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61141155A true JPS61141155A (ja) | 1986-06-28 |
Family
ID=17380191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59262759A Pending JPS61141155A (ja) | 1984-12-14 | 1984-12-14 | はんだ下地電極 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61141155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563024A (ja) * | 1991-04-10 | 1993-03-12 | Internatl Business Mach Corp <Ibm> | 電気構成要素用の多層連結合金構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134428A (ja) * | 1982-02-05 | 1983-08-10 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS59117135A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
-
1984
- 1984-12-14 JP JP59262759A patent/JPS61141155A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58134428A (ja) * | 1982-02-05 | 1983-08-10 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS59117135A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563024A (ja) * | 1991-04-10 | 1993-03-12 | Internatl Business Mach Corp <Ibm> | 電気構成要素用の多層連結合金構造 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5583073A (en) | Method for producing electroless barrier layer and solder bump on chip | |
| US6683375B2 (en) | Semiconductor die including conductive columns | |
| US5391514A (en) | Low temperature ternary C4 flip chip bonding method | |
| US6140703A (en) | Semiconductor metallization structure | |
| JPH0212829A (ja) | ボンデイング・パツド用合金層及びボンデイング・パツド構造体 | |
| TWI430377B (zh) | 用於減緩介金屬化合物成長之方法 | |
| US6312830B1 (en) | Method and an apparatus for forming an under bump metallization structure | |
| EP0880801B1 (en) | DIE ATTACHED SiC AND DIE ATTACH PROCEDURE FOR SiC | |
| JP3407839B2 (ja) | 半導体装置のはんだバンプ形成方法 | |
| JPS61141155A (ja) | はんだ下地電極 | |
| JPS6153851B2 (ja) | ||
| WO2001056081A1 (en) | Flip-chip bonding arrangement | |
| Anhock et al. | Reliability of electroless nickel for high temperature applications [flip chip packaging] | |
| JP2813409B2 (ja) | 半導体チップの接続方法 | |
| TW418470B (en) | Method for forming solder bumps on flip chips and devices formed | |
| JP2768448B2 (ja) | 半田バンプの形成方法 | |
| JPH09148331A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS63122155A (ja) | 半導体チツプの接続バンプ | |
| RU2714538C1 (ru) | Способ монтажа полупроводниковых кристаллов на покрытую золотом поверхность | |
| JPS59189625A (ja) | 半導体装置の製造方法 | |
| JPH038346A (ja) | ろう付け材料 | |
| KR100572151B1 (ko) | Ｓｎ-Ｉｎ계 솔더를 이용한 반도체 칩의 본딩 방법 | |
| JP3466498B2 (ja) | 配線基板及びその製造方法 | |
| Korhonen et al. | Flip Chip Metallurgies for Lead-Free Solders | |
| JPS62234352A (ja) | ハンダバンプ電極の形成方法 |