JPH11121630A - Ｓｏｉ構造を有する半導体メモリ装置及びその製造方法 - Google Patents
Ｓｏｉ構造を有する半導体メモリ装置及びその製造方法Info
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- JPH11121630A JPH11121630A JP10229167A JP22916798A JPH11121630A JP H11121630 A JPH11121630 A JP H11121630A JP 10229167 A JP10229167 A JP 10229167A JP 22916798 A JP22916798 A JP 22916798A JP H11121630 A JPH11121630 A JP H11121630A
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- H01—ELECTRIC ELEMENTS
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-
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板上のＤＲＡＭセルのボデフローデ
ィング現象を防止してセルを安定動作させる手段を提供
する。 【解決手段】 ＳＯＩ基板１４の第１導電型半導体膜１
２内に形成された素子分離領域２０と、第１導電型半導
体膜１２の一部分で形成された第１不純物領域と、その
第１導電型半導体膜１２内に形成された第２導電型の第
２及び第３不純物領域と、第１導電型半導体膜１２上に
形成された第１層間絶縁膜２６と、それを開ける第１不
純物領域と電気的に接続されるように形成されたベース
電極２８と、これを含んで第１層間絶縁膜２６上に形成
された第２層間絶縁膜３０と、これら絶縁膜を明ける第
２不純物領域と電気的に接続されるよう形成された第１
コンタクトプラグ３２とビットライン電極３４とを含ん
で第２層間絶縁膜３０上に形成された第３層間絶縁膜３
６と、これらを開ける第２コンタクト３８とキャパシタ
４４とを含む。
ィング現象を防止してセルを安定動作させる手段を提供
する。 【解決手段】 ＳＯＩ基板１４の第１導電型半導体膜１
２内に形成された素子分離領域２０と、第１導電型半導
体膜１２の一部分で形成された第１不純物領域と、その
第１導電型半導体膜１２内に形成された第２導電型の第
２及び第３不純物領域と、第１導電型半導体膜１２上に
形成された第１層間絶縁膜２６と、それを開ける第１不
純物領域と電気的に接続されるように形成されたベース
電極２８と、これを含んで第１層間絶縁膜２６上に形成
された第２層間絶縁膜３０と、これら絶縁膜を明ける第
２不純物領域と電気的に接続されるよう形成された第１
コンタクトプラグ３２とビットライン電極３４とを含ん
で第２層間絶縁膜３０上に形成された第３層間絶縁膜３
６と、これらを開ける第２コンタクト３８とキャパシタ
４４とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
の製造方法に間するものであり、より詳しくはＭＯＳト
ランジスタ（ＭＯＳ ｔｒａｎｓｉｓｔｏｒ）構造の代
わりにバイポラトランジスタ構造を使用してＳＯＩ（Ｓ
ｉｌｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に半導
体メモリセル（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏ
ｒｙ ｃｅｌｌ）を形成することによって、ボディフロ
ーティング（ｂｏｄｙ ｆｌｏａｔｉｎｇ）現象を防止
し、メモリセルを安定的に動作させる半導体メモリ装置
の製造方法に関するものである。
の製造方法に間するものであり、より詳しくはＭＯＳト
ランジスタ（ＭＯＳ ｔｒａｎｓｉｓｔｏｒ）構造の代
わりにバイポラトランジスタ構造を使用してＳＯＩ（Ｓ
ｉｌｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に半導
体メモリセル（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏ
ｒｙ ｃｅｌｌ）を形成することによって、ボディフロ
ーティング（ｂｏｄｙ ｆｌｏａｔｉｎｇ）現象を防止
し、メモリセルを安定的に動作させる半導体メモリ装置
の製造方法に関するものである。
【０００２】
【従来の技術】従来ＤＲＡＭメモリセル（ｍｅｍｏｒｙ
ｃｅｌｌ）構造は、１つのＭＯＳトランジスタ（ｏｎ
ｅ ＭＯＳ ｔｒａｎｓｉｓｔｏｒ）と１つのキャパシ
タ（ｏｎｅ ｃａｐａｃｉｔｏｒ）で構成される。
ｃｅｌｌ）構造は、１つのＭＯＳトランジスタ（ｏｎ
ｅ ＭＯＳ ｔｒａｎｓｉｓｔｏｒ）と１つのキャパシ
タ（ｏｎｅ ｃａｐａｃｉｔｏｒ）で構成される。
【０００３】この時、半導体基板内には拡散されたツイ
ンウェル（ｄｉｆｆｕｓｅｄ ｔｗｉｎ ｗｅｌｌ）が
形成されている。
ンウェル（ｄｉｆｆｕｓｅｄ ｔｗｉｎ ｗｅｌｌ）が
形成されている。
【０００４】この時、従来ＤＲＡＭメモリセルをＳＯＩ
基板上に形成する場合、単位セル（ｕｎｉｔ ｃｅｌ
ｌ）がフローティングされて動作される間、バルク（ｂ
ｕｌｋ）内に望まない電荷が蓄積されてバルク濃度を減
少させることによって、トランジスタのスレショルド電
圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を変化させ
るボティフローティング現象が発生され、従って単位セ
ルが全て均一に動作できない問題点が発生される。
基板上に形成する場合、単位セル（ｕｎｉｔ ｃｅｌ
ｌ）がフローティングされて動作される間、バルク（ｂ
ｕｌｋ）内に望まない電荷が蓄積されてバルク濃度を減
少させることによって、トランジスタのスレショルド電
圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を変化させ
るボティフローティング現象が発生され、従って単位セ
ルが全て均一に動作できない問題点が発生される。
【０００５】
【発明が解決しようとする課題】本発明は、上述の諸般
問題点を解決するため提案されたものとして、ＳＯＩ基
板上にＭＯＳトランジスタの代わりにバイポラトランジ
スタを形成して半導体メモリ装置を容易に製造でき、半
導体メモリ装置の動作時、ボディフローティング現象が
発生されないようにでき、半導体メモリ装置の性能及び
その集積度を向上させることができる半導体メモリ装置
及びその製造方法を提供することがその目的である。
問題点を解決するため提案されたものとして、ＳＯＩ基
板上にＭＯＳトランジスタの代わりにバイポラトランジ
スタを形成して半導体メモリ装置を容易に製造でき、半
導体メモリ装置の動作時、ボディフローティング現象が
発生されないようにでき、半導体メモリ装置の性能及び
その集積度を向上させることができる半導体メモリ装置
及びその製造方法を提供することがその目的である。
【０００６】
【課題を解決するための手段】上述の目的を達成するた
め提案された本発明の特徴によると、ＳＯＩ構造を有す
る半導体メモリ装置は、ＳＯＩ基板の第１導電型半導体
膜内に形成された素子分離領域と、第１導電型半導体膜
の一部分で形成された第１不純物領域と、第１不純物領
域両側の第１導電型半導体膜内に形成された第２導電型
の第２及び第３不純物領域と、第１導電型半導体膜上に
形成された第１層間絶縁膜と、第１層間絶縁膜を明けて
第１不純物領域と電気的に接続されるように形成された
ベース電極と、ベース電極を含んで第１層間絶縁膜上に
形成された第２層間絶縁膜と、第１及び第２層間絶縁膜
を明けて第２不純物領域と電気的に接続されるように形
成された第１コンタクトプラグと、第１コンタクトプラ
グ上に形成されたビットライン電極と、ビットライン電
極を含んで前記第２層間絶縁膜上に形成された第３層間
絶縁膜と、第１及び第２、そして第３絶縁膜を明けて第
３不純物領域と電気的に接続されるように形成された第
２コンタクトプラグと、第２コンタクトプラグと電気的
に接続されるように形成されたキャパシタとを含む。
め提案された本発明の特徴によると、ＳＯＩ構造を有す
る半導体メモリ装置は、ＳＯＩ基板の第１導電型半導体
膜内に形成された素子分離領域と、第１導電型半導体膜
の一部分で形成された第１不純物領域と、第１不純物領
域両側の第１導電型半導体膜内に形成された第２導電型
の第２及び第３不純物領域と、第１導電型半導体膜上に
形成された第１層間絶縁膜と、第１層間絶縁膜を明けて
第１不純物領域と電気的に接続されるように形成された
ベース電極と、ベース電極を含んで第１層間絶縁膜上に
形成された第２層間絶縁膜と、第１及び第２層間絶縁膜
を明けて第２不純物領域と電気的に接続されるように形
成された第１コンタクトプラグと、第１コンタクトプラ
グ上に形成されたビットライン電極と、ビットライン電
極を含んで前記第２層間絶縁膜上に形成された第３層間
絶縁膜と、第１及び第２、そして第３絶縁膜を明けて第
３不純物領域と電気的に接続されるように形成された第
２コンタクトプラグと、第２コンタクトプラグと電気的
に接続されるように形成されたキャパシタとを含む。
【０００７】この装置の望ましい実施の形態において、
ＳＯＩ基板は、ＳＤＢ ＳＯＩ基板及びＳＩＭＯＸ Ｓ
ＯＩ基板のうち、ある１つである。
ＳＯＩ基板は、ＳＤＢ ＳＯＩ基板及びＳＩＭＯＸ Ｓ
ＯＩ基板のうち、ある１つである。
【０００８】この装置の望ましい実施の形態において、
半導体膜は、シリコン膜、ＧａＡｓ膜、そしてＩｎＰ膜
のうち、ある１つである。
半導体膜は、シリコン膜、ＧａＡｓ膜、そしてＩｎＰ膜
のうち、ある１つである。
【０００９】この装置の望ましい実施の形態において、
第１導電型はＰ型であり、第２導電型はＮ型である。
第１導電型はＰ型であり、第２導電型はＮ型である。
【００１０】この装置の望ましい実施の形態において、
第１導電型はＮ型であり、第２導電型はＰ型である。
第１導電型はＮ型であり、第２導電型はＰ型である。
【００１１】この装置の望ましい実施の形態において、
第１及び第２コンタクトプラグは、ポリシリコン及びタ
ングステン、アルミニウム、そしてこれらの混合物質の
うち、ある１つである。
第１及び第２コンタクトプラグは、ポリシリコン及びタ
ングステン、アルミニウム、そしてこれらの混合物質の
うち、ある１つである。
【００１２】この装置の望ましい実施の形態において、
キャパシタは、第２コンタクトプラグと電気的に接続さ
れるように形成されたキャパシタ下部電極と、キャパシ
タ下部電極上に形成されたキャパシタ誘電体膜と、キャ
パシタ誘電体膜を含んで第３層間絶縁膜上に形成された
キャパシタ上部電極とを含む。
キャパシタは、第２コンタクトプラグと電気的に接続さ
れるように形成されたキャパシタ下部電極と、キャパシ
タ下部電極上に形成されたキャパシタ誘電体膜と、キャ
パシタ誘電体膜を含んで第３層間絶縁膜上に形成された
キャパシタ上部電極とを含む。
【００１３】この装置の望ましい実施の形態において、
キャパシタ下部電極及び上部電極は、各々Ｗ膜、Ｐｔ
膜、Ｉｒ膜、ＩｒＯ2膜、そしてＲｕＯ2膜のうち、ある
１つである。
キャパシタ下部電極及び上部電極は、各々Ｗ膜、Ｐｔ
膜、Ｉｒ膜、ＩｒＯ2膜、そしてＲｕＯ2膜のうち、ある
１つである。
【００１４】この装置の望ましい実施の形態において、
キャパシタ誘電体膜は、酸化膜、窒化膜、ＮＯ膜、ＯＮ
Ｏ膜、ＢＳＴ膜、そして強誘電体膜のうち、少なくとも
ある１つ以上で形成される。
キャパシタ誘電体膜は、酸化膜、窒化膜、ＮＯ膜、ＯＮ
Ｏ膜、ＢＳＴ膜、そして強誘電体膜のうち、少なくとも
ある１つ以上で形成される。
【００１５】上述の目的を達成するための本発明による
と、ＳＯＩ構造を有する半導体メモリ装置の製造方法
は、ＳＯＩ基板の第１導電型半導体膜上に活性領域と非
活性領域を定義して素子分離領域を形成する段階と、活
性領域上に第２導電型不純物イオンを注入して第１導電
型半導体内に第２導電型の第１及び第２不純物領域を形
成する段階と、第１及び第２不純物領域は所定の距離を
有するように形成され、第１及び第２不純物領域の間の
第１導電型半導体膜はベース領域で使用され、第１導電
型半導体膜上に第１層間絶縁膜を形成する段階と、第１
層間絶縁膜をエッチングしてベース領域の半導体膜の一
部が露出されるように第１コンタクトホールを形成する
段階と、第１コンタクトホールを充填してベース電極を
形成する段階と、ベース電極を含んで第１層間絶縁膜上
に第２層間絶縁膜を形成する段階と、第１及び第２層間
絶縁膜をエッチングして第１不純物領域の半導体膜の一
部が露出されるように第２コンタクトホールを形成する
段階と、第２コンタクトホールを充填して第１コンタク
トプラグ形成する段階と、第１コンタクトプラグと電気
的に接続されるようにビットライン電極を形成する段階
と、ビットライン電極を含んで第２層間絶縁膜上に第３
層間絶縁膜を形成する段階と、第１及び第２、そして第
３層間絶縁膜をエッチングして第２不純物領域の半導体
膜の一部が露出されるように第３コンタクトホールを形
成する段階と、第３コンタクトホールを充填して第２コ
ンタクトホールを形成する段階と、第２コンタクトプラ
グと電気的に接続されるようにキャパシタを形成する段
階とを含む。
と、ＳＯＩ構造を有する半導体メモリ装置の製造方法
は、ＳＯＩ基板の第１導電型半導体膜上に活性領域と非
活性領域を定義して素子分離領域を形成する段階と、活
性領域上に第２導電型不純物イオンを注入して第１導電
型半導体内に第２導電型の第１及び第２不純物領域を形
成する段階と、第１及び第２不純物領域は所定の距離を
有するように形成され、第１及び第２不純物領域の間の
第１導電型半導体膜はベース領域で使用され、第１導電
型半導体膜上に第１層間絶縁膜を形成する段階と、第１
層間絶縁膜をエッチングしてベース領域の半導体膜の一
部が露出されるように第１コンタクトホールを形成する
段階と、第１コンタクトホールを充填してベース電極を
形成する段階と、ベース電極を含んで第１層間絶縁膜上
に第２層間絶縁膜を形成する段階と、第１及び第２層間
絶縁膜をエッチングして第１不純物領域の半導体膜の一
部が露出されるように第２コンタクトホールを形成する
段階と、第２コンタクトホールを充填して第１コンタク
トプラグ形成する段階と、第１コンタクトプラグと電気
的に接続されるようにビットライン電極を形成する段階
と、ビットライン電極を含んで第２層間絶縁膜上に第３
層間絶縁膜を形成する段階と、第１及び第２、そして第
３層間絶縁膜をエッチングして第２不純物領域の半導体
膜の一部が露出されるように第３コンタクトホールを形
成する段階と、第３コンタクトホールを充填して第２コ
ンタクトホールを形成する段階と、第２コンタクトプラ
グと電気的に接続されるようにキャパシタを形成する段
階とを含む。
【００１６】この方法の望ましい実施の形態において、
ＳＯＩ基板は、ＳＤＢ ＳＯＩ基板及びＳＩＭＯＸ Ｓ
ＯＩ基板のうち、ある１つである。
ＳＯＩ基板は、ＳＤＢ ＳＯＩ基板及びＳＩＭＯＸ Ｓ
ＯＩ基板のうち、ある１つである。
【００１７】この方法の望ましい実施の形態において、
半導体膜は、シリコン膜、ＧａＡｓ膜、そしてＩｎＰ膜
のうち、ある１である。
半導体膜は、シリコン膜、ＧａＡｓ膜、そしてＩｎＰ膜
のうち、ある１である。
【００１８】この方法の望ましい実施の形態において、
第１導電型はＰ型であり、第２導電型はＮ型である。
第１導電型はＰ型であり、第２導電型はＮ型である。
【００１９】この方法の望ましい実施の形態において、
第１導電型はＮ型であり、第２導電型はＰ型である。
第１導電型はＮ型であり、第２導電型はＰ型である。
【００２０】この方法の望ましい実施の形態において、
第１及び第２コンタクトプラグは、ポリシリコン及びタ
ングステン、アルミニウム、そしてこれらの混合物質の
うち、ある１つである。
第１及び第２コンタクトプラグは、ポリシリコン及びタ
ングステン、アルミニウム、そしてこれらの混合物質の
うち、ある１つである。
【００２１】この方法の望ましい実施の形態において、
キャパシタを形成する段階は、第２コンタクトプラグを
含んで第３層間絶縁膜上にキャパシタ下部電極を形成す
る段階と、キャパシタ下部電極上にキャパシタ誘電体膜
を形成する段階と、キャパシタ誘電体膜を含んで第３層
間絶縁膜上にキャパシタ上部電極を形成する段階とを含
む。
キャパシタを形成する段階は、第２コンタクトプラグを
含んで第３層間絶縁膜上にキャパシタ下部電極を形成す
る段階と、キャパシタ下部電極上にキャパシタ誘電体膜
を形成する段階と、キャパシタ誘電体膜を含んで第３層
間絶縁膜上にキャパシタ上部電極を形成する段階とを含
む。
【００２２】この方法の望ましい実施の形態において、
キャパシタ下部電極及び上部電極は、各々Ｗ膜、Ｐｔ
膜、Ｉｒ膜、ＩｒＯ2膜、そしてＲｕＯ2膜のうち、ある
１つである。
キャパシタ下部電極及び上部電極は、各々Ｗ膜、Ｐｔ
膜、Ｉｒ膜、ＩｒＯ2膜、そしてＲｕＯ2膜のうち、ある
１つである。
【００２３】この方法の望ましい実施の形態において、
キャパシタ誘電体膜は、酸化膜、窒化膜、ＮＯ膜、ＯＮ
Ｏ膜、ＢＳＴ膜、そして強誘電体膜のうち、ある少なく
とも１つ以上で形成される。
キャパシタ誘電体膜は、酸化膜、窒化膜、ＮＯ膜、ＯＮ
Ｏ膜、ＢＳＴ膜、そして強誘電体膜のうち、ある少なく
とも１つ以上で形成される。
【００２４】本発明によるＳＯＩ構造を有する半導体メ
モリ装置及びその製造方法は、ＳＯＩ基板上にＭＯＳト
ランジスタの代わりにバイポラトランジスタを使用して
ＤＲＡＭを製造することによってボディフローティング
現象を防止して段位セルを均一に動作させる。
モリ装置及びその製造方法は、ＳＯＩ基板上にＭＯＳト
ランジスタの代わりにバイポラトランジスタを使用して
ＤＲＡＭを製造することによってボディフローティング
現象を防止して段位セルを均一に動作させる。
【００２５】以下、図１から図９までを参照して、本発
明の実施の形態を詳細に説明する。
明の実施の形態を詳細に説明する。
【００２６】図８は、本発明の実施の形態による半導体
メモリ装置の垂直断面図であり、図９は、図８の等価回
路図である。
メモリ装置の垂直断面図であり、図９は、図８の等価回
路図である。
【００２７】まず、図９を参照すると、本発明の実施の
形態によるＳＯＩ構造を有するＤＲＡＭセルの等価回路
は、バイポラトランジスタと、バイポラトランジスタの
エミッタ（ｅｍｉｔｔｅｒ）及びコレクタ（ｃｏｌｌｅ
ｃｔｏｒ）のうち、ある１つに連結されたキャパシタＣ
ａｐを含んで構成される。キャパシタＣａｐが連結され
ていないエミッタ、又はコレクタにはビットライン（ｂ
ｉｔ ｌｉｎｅ）電極３４が連結される。この時、バオ
ポラトランジスタのベースにベース電圧Ｖbaseが印加さ
れる。
形態によるＳＯＩ構造を有するＤＲＡＭセルの等価回路
は、バイポラトランジスタと、バイポラトランジスタの
エミッタ（ｅｍｉｔｔｅｒ）及びコレクタ（ｃｏｌｌｅ
ｃｔｏｒ）のうち、ある１つに連結されたキャパシタＣ
ａｐを含んで構成される。キャパシタＣａｐが連結され
ていないエミッタ、又はコレクタにはビットライン（ｂ
ｉｔ ｌｉｎｅ）電極３４が連結される。この時、バオ
ポラトランジスタのベースにベース電圧Ｖbaseが印加さ
れる。
【００２８】図８において、本発明の実施の形態による
ＳＯＩ構造を有するＤＲＡＭセルは、ＳＯＩ基板１４上
にＮＰＮ型バイポラトランジスタと、キャパシタ４４と
を含む。
ＳＯＩ構造を有するＤＲＡＭセルは、ＳＯＩ基板１４上
にＮＰＮ型バイポラトランジスタと、キャパシタ４４と
を含む。
【００２９】より詳しくは、ＳＯＩ基板１４の薄い半導
体膜１２内に素子分離領域２０が形成されている。この
時、ＳＯＩ基板１４は、ＳＤＢ（Ｓｉｌｉｃｏｎ Ｄｉ
ｒｅｃｔ Ｂｏｎｄｉｎｇ）ＳＯＩ基板及びＳＩＭＯＸ
（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ
ＯＸｙｇｅｎ）ＳＯＩ基板のうち、ある１つであり、バ
ルク（ｂｕｌｋ、ｓｕｂ）１０上に酸化膜１１、そして
薄い半導体膜１２が順次的に形成された構造を有する。
体膜１２内に素子分離領域２０が形成されている。この
時、ＳＯＩ基板１４は、ＳＤＢ（Ｓｉｌｉｃｏｎ Ｄｉ
ｒｅｃｔ Ｂｏｎｄｉｎｇ）ＳＯＩ基板及びＳＩＭＯＸ
（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ
ＯＸｙｇｅｎ）ＳＯＩ基板のうち、ある１つであり、バ
ルク（ｂｕｌｋ、ｓｕｂ）１０上に酸化膜１１、そして
薄い半導体膜１２が順次的に形成された構造を有する。
【００３０】バルク１０及び薄い半導体膜１２は、ここ
でＰ型シリコン膜、ＧａＡｓ膜、又はＩｎｐ膜等で形成
することもできる。
でＰ型シリコン膜、ＧａＡｓ膜、又はＩｎｐ膜等で形成
することもできる。
【００３１】そして、素子分離領域２０は、半導体メモ
リセルの間の隔離（ｉｓｏｌａｔｉｏｎ）のための絶縁
膜として、薄い半導体膜１２表面からＳＯＩ基板１４内
の酸化膜１１表面に触れ合うように形成する。
リセルの間の隔離（ｉｓｏｌａｔｉｏｎ）のための絶縁
膜として、薄い半導体膜１２表面からＳＯＩ基板１４内
の酸化膜１１表面に触れ合うように形成する。
【００３２】次、薄い半導体膜１２上に層間絶縁膜２６
が形成され、層間絶縁膜２６を明けて薄い半導体膜１２
と電気的に接続されるようにベース（ｂａｓｅ）電極２
８が形成されている。
が形成され、層間絶縁膜２６を明けて薄い半導体膜１２
と電気的に接続されるようにベース（ｂａｓｅ）電極２
８が形成されている。
【００３３】ベース電極２８両側の薄い半導体膜１２内
にエミッタ領域２３とコレクタ領域２４として、Ｎ型不
純物領域２３、２４が形成されている。この時、Ｎ型不
純物領域２３、２４の間のＰ型シリコン領域はベース領
域２５として、ベース電極２８とオーム接触（ｏｈｍｉ
ｃ ｃｏｎｔａｃｔ）を形成する。
にエミッタ領域２３とコレクタ領域２４として、Ｎ型不
純物領域２３、２４が形成されている。この時、Ｎ型不
純物領域２３、２４の間のＰ型シリコン領域はベース領
域２５として、ベース電極２８とオーム接触（ｏｈｍｉ
ｃ ｃｏｎｔａｃｔ）を形成する。
【００３４】ベース電極２８を含んで層間絶縁膜２６上
に別の層間絶縁膜３０が形成されている。そして、別の
層間絶縁膜３０を明けてコレクタ領域２４と電気的に接
続されるようにコンタクトプラグ３２が形成されてい
る。
に別の層間絶縁膜３０が形成されている。そして、別の
層間絶縁膜３０を明けてコレクタ領域２４と電気的に接
続されるようにコンタクトプラグ３２が形成されてい
る。
【００３５】この時、コンタクトプラグ３２は、ポリシ
リコン、タグステンＷ、アルミニウムＡｌ、そしてこれ
らの混合物質とのうち、ある１つである。
リコン、タグステンＷ、アルミニウムＡｌ、そしてこれ
らの混合物質とのうち、ある１つである。
【００３６】コンタクトプラグ３２上にデータ移動通路
のビットライン電極３４が形成されているし、ビットラ
イン電極３４を含んで別の層間絶縁膜３０上に又別の層
間絶縁膜３６が形成されている。層間絶縁膜２６、３
０、３６を明けてエミッタ領域２３とオーム接触を形成
する別のコンタクトプラグ３８が形成されている。
のビットライン電極３４が形成されているし、ビットラ
イン電極３４を含んで別の層間絶縁膜３０上に又別の層
間絶縁膜３６が形成されている。層間絶縁膜２６、３
０、３６を明けてエミッタ領域２３とオーム接触を形成
する別のコンタクトプラグ３８が形成されている。
【００３７】この時、ビットライン電極３４は、タング
ステン膜とアルミニウム膜とのうち、ある１つであり、
別のコンタクトプラグ３８は、ポリシリコン、タングス
テン、アルミニウム、そしてこれらの混合物質とのうち
である。
ステン膜とアルミニウム膜とのうち、ある１つであり、
別のコンタクトプラグ３８は、ポリシリコン、タングス
テン、アルミニウム、そしてこれらの混合物質とのうち
である。
【００３８】他のコンタクトプラグ３８上にキャパシタ
４４が形成されている。この時、他のコンタクトプラグ
３８上にキャパシタ下部電極４０として、ストレージド
ポリシリコン膜パターン（ｓｔｏｒａｇｅ ｎｏｄｅ
ｐｏｌｙ ｐａｔｔｅｒｎ）４０が形成されている。そ
して、キャパシタ下部電極４０上にキャパシタ誘電体膜
４１が形成されている。又、キャパシタ誘電体膜４１を
含んでその他の層間絶縁膜３６上にキャパシタ上部電極
４２として、プレートポリシリコン膜（ｐｌａｔｅ ｐ
ｏｌｙ）４２が形成されている。
４４が形成されている。この時、他のコンタクトプラグ
３８上にキャパシタ下部電極４０として、ストレージド
ポリシリコン膜パターン（ｓｔｏｒａｇｅ ｎｏｄｅ
ｐｏｌｙ ｐａｔｔｅｒｎ）４０が形成されている。そ
して、キャパシタ下部電極４０上にキャパシタ誘電体膜
４１が形成されている。又、キャパシタ誘電体膜４１を
含んでその他の層間絶縁膜３６上にキャパシタ上部電極
４２として、プレートポリシリコン膜（ｐｌａｔｅ ｐ
ｏｌｙ）４２が形成されている。
【００３９】キャパシタ下部電極４０及び上部電極４２
は、導電膜（ｃｏｎｄｕｃｔｉｖｅｌａｙｅｒ）とし
て、タングステン膜、白金（Ｐｔ）膜、イリジウム（Ｉ
ｒ）膜、ＩｒＯ2膜、そしてＲｕＯ2膜のち、ある１つで
形成される。そして、キャパシタ誘電体膜４１は、酸化
膜及び窒化膜等の単一膜、又はＮＯ膜、ＯＮＯ膜、そし
てＢＳＴ膜等の多層絶縁膜、又は強誘電体膜（ｆｅｒｒ
ｏｅｌｅｃｔｒｉｃｌａｙｅｒ）、又はこれらの混合膜
で形成される。
は、導電膜（ｃｏｎｄｕｃｔｉｖｅｌａｙｅｒ）とし
て、タングステン膜、白金（Ｐｔ）膜、イリジウム（Ｉ
ｒ）膜、ＩｒＯ2膜、そしてＲｕＯ2膜のち、ある１つで
形成される。そして、キャパシタ誘電体膜４１は、酸化
膜及び窒化膜等の単一膜、又はＮＯ膜、ＯＮＯ膜、そし
てＢＳＴ膜等の多層絶縁膜、又は強誘電体膜（ｆｅｒｒ
ｏｅｌｅｃｔｒｉｃｌａｙｅｒ）、又はこれらの混合膜
で形成される。
【００４０】次、キャパシタ上部電極４２を含んでその
他の層間絶縁膜３６上にその他の層間絶縁膜４６が形成
されている。
他の層間絶縁膜３６上にその他の層間絶縁膜４６が形成
されている。
【００４１】この時、キャパシタ４４は、スタック（ｓ
ｔａｃｋ）キャパシタ、又はトレンチ（ｔｒｅｎｃｈ）
キャパシタ、又は埋め込み（ｂｕｒｉｅｄ）キャパシタ
形態で形成できる。
ｔａｃｋ）キャパシタ、又はトレンチ（ｔｒｅｎｃｈ）
キャパシタ、又は埋め込み（ｂｕｒｉｅｄ）キャパシタ
形態で形成できる。
【００４２】上述のようなＳＯＩ構造を有する半導体メ
モリ装置の製造方法は、次のようようである。ここで、
エミッタにキャパシタが連結され、コレクタにビットラ
インが連結されたＮＰＮ型バイポラトランジスタでその
製造方法を説明する。
モリ装置の製造方法は、次のようようである。ここで、
エミッタにキャパシタが連結され、コレクタにビットラ
インが連結されたＮＰＮ型バイポラトランジスタでその
製造方法を説明する。
【００４３】まず、図１を参照すると、ＳＯＩ構造を有
するＤＲＡＭセルの製造方法は、ＳＯＩ基板１４を用意
する。この時、ＳＯＩ基板１４として、バルク１０全面
に酸素注入と熱処理をして形成したＳＩＭＯＸ ＳＯＩ
基板又はバルク１０上に酸化膜を形成した後、酸化膜上
に上部基板を形成したＳＤＢ ＳＯＩ基板等が使用され
る。
するＤＲＡＭセルの製造方法は、ＳＯＩ基板１４を用意
する。この時、ＳＯＩ基板１４として、バルク１０全面
に酸素注入と熱処理をして形成したＳＩＭＯＸ ＳＯＩ
基板又はバルク１０上に酸化膜を形成した後、酸化膜上
に上部基板を形成したＳＤＢ ＳＯＩ基板等が使用され
る。
【００４４】この時、バルク１０及び上部基板で、ＮＰ
Ｎバイポラトランジスタに対いてＰ型シリコン膜を使用
し、又ＧａＡｓ膜、又はＩｎＰ膜等を使用することもで
きる。
Ｎバイポラトランジスタに対いてＰ型シリコン膜を使用
し、又ＧａＡｓ膜、又はＩｎＰ膜等を使用することもで
きる。
【００４５】図２において、ＳＯＩ基板１４の酸化膜１
１上に形成されたバルク１０より相対的に薄いＰ型シリ
コン膜１２上に約５００ のパッド酸化膜（ｐａｄ ｏ
ｘｉｄｅ）１６と約１５００ の窒化膜（ｎｉｔｒｉｄ
ｅ）１８とを順次的に形成する。続いて、窒化膜１８上
に活性領域と非活性領域とを限定し、窒化膜１８とパッ
ド酸化膜１６をエッチングして薄いＰ型シリコン膜１２
の表面の一部が露出されるように絶縁膜パターンを形成
する。
１上に形成されたバルク１０より相対的に薄いＰ型シリ
コン膜１２上に約５００ のパッド酸化膜（ｐａｄ ｏ
ｘｉｄｅ）１６と約１５００ の窒化膜（ｎｉｔｒｉｄ
ｅ）１８とを順次的に形成する。続いて、窒化膜１８上
に活性領域と非活性領域とを限定し、窒化膜１８とパッ
ド酸化膜１６をエッチングして薄いＰ型シリコン膜１２
の表面の一部が露出されるように絶縁膜パターンを形成
する。
【００４６】露出された薄いＰ型シリコン膜１２内にメ
モリセルの間の隔離のための素子分離領域２０を形成す
る。
モリセルの間の隔離のための素子分離領域２０を形成す
る。
【００４７】次、図３を参照すると、薄いＰ型シリコン
膜１２の活性領域上にエミッタとコレクタを限定してフ
ォトレジスト膜（ｐｈｏｔｏｒｅｓｉｓｔ ｌａｙａ
ｒ）パターン２２を形成する。
膜１２の活性領域上にエミッタとコレクタを限定してフ
ォトレジスト膜（ｐｈｏｔｏｒｅｓｉｓｔ ｌａｙａ
ｒ）パターン２２を形成する。
【００４８】フォトレジスト膜パターン２２をマスク
（ｍａｓｋ）で使用して薄いＰ型シリコン膜１２上にＮ
型不純物イオン（図面に未図示）を注入してエミッタ領
域２３とコレクタ領域２４を形成する。
（ｍａｓｋ）で使用して薄いＰ型シリコン膜１２上にＮ
型不純物イオン（図面に未図示）を注入してエミッタ領
域２３とコレクタ領域２４を形成する。
【００４９】この時、エミッタ領域２３とコレクタ領域
２４との間のＰ型シリコン膜１２は、ベース領域２５に
なる。
２４との間のＰ型シリコン膜１２は、ベース領域２５に
なる。
【００５０】図４において、フォトレジスト膜パターン
２２を除去した後、エミッタ領域２３とコレクタ領域２
４とを含んで薄いＰ型シリコン膜１２上に別の導電膜配
線との絶縁のためＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳ
ｉｌｉｃａｔｅ Ｇｌａｓｓ）等の酸化膜で層間絶縁膜
２６を形成し、層間絶縁膜２６を明けてベース領域２５
と電気的に接続されるようにアルミニウム膜等でベース
電極２８を形成する。
２２を除去した後、エミッタ領域２３とコレクタ領域２
４とを含んで薄いＰ型シリコン膜１２上に別の導電膜配
線との絶縁のためＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳ
ｉｌｉｃａｔｅ Ｇｌａｓｓ）等の酸化膜で層間絶縁膜
２６を形成し、層間絶縁膜２６を明けてベース領域２５
と電気的に接続されるようにアルミニウム膜等でベース
電極２８を形成する。
【００５１】この時、ベース電極２８は、ベース領域２
５とオーム接触を形成する。
５とオーム接触を形成する。
【００５２】ベース電極２８を含んで層間絶縁膜２６上
に別の層間絶縁膜３０が形成して、層間絶縁膜２６、３
０を明けてコレクタ領域２４と電気的に接続されるよう
にコンタクトプラグ３２を形成する。そして、図５に図
示されたように、コンタクトプラグ３２上にビットライ
ン電極３４を形成する。
に別の層間絶縁膜３０が形成して、層間絶縁膜２６、３
０を明けてコレクタ領域２４と電気的に接続されるよう
にコンタクトプラグ３２を形成する。そして、図５に図
示されたように、コンタクトプラグ３２上にビットライ
ン電極３４を形成する。
【００５３】この時、コンタクトプラグ３２は、ポリシ
リコン、タグステンＷ、アルミニウムＡｌ、そしてこれ
らの混合物質とのうち、ある１つで形成する。ビットラ
イン電極３４は、タングステン膜、又はアルミニウム膜
等で形成する。
リコン、タグステンＷ、アルミニウムＡｌ、そしてこれ
らの混合物質とのうち、ある１つで形成する。ビットラ
イン電極３４は、タングステン膜、又はアルミニウム膜
等で形成する。
【００５４】図６を参照すると、ビットライン電極３４
を含んで別の層間絶縁膜３０上にその別の層間絶縁膜３
６を形成し、層間絶縁膜２６、３０、３６を明けてエミ
ッタ領域２３と電気的に接続されるように別のコンタク
トプラグ３８を形成する。
を含んで別の層間絶縁膜３０上にその別の層間絶縁膜３
６を形成し、層間絶縁膜２６、３０、３６を明けてエミ
ッタ領域２３と電気的に接続されるように別のコンタク
トプラグ３８を形成する。
【００５５】この時、別のコンタクトプラグ３８は、ポ
リシリコン、タングステンＷ、アルミニウムＡｌ、そし
てこれらの混合物質のうち、ある１つで形成してオーム
接触が成り立つようにする。
リシリコン、タングステンＷ、アルミニウムＡｌ、そし
てこれらの混合物質のうち、ある１つで形成してオーム
接触が成り立つようにする。
【００５６】最後に、別のコンタクトプラグ３８上にス
トリジポリシリコン膜を使用してキャパシタ下部電極４
０を形成し、キャパシタ下部電極４０上にキャパシタ誘
電体膜４１を形成する。そして、キャパシタ誘電体膜４
１を含んで又別の層間絶縁膜３６上にプレートポリシリ
コン膜を使用してキャパシタ上部電極４２を形成する
と、図７に図示されたように、ＳＯＩ基板１４上に水平
トランジスタ（ｌａｔｅｒａｌ ｔｒａｎｓｉｓｔｏ
ｒ）構造のＮＰＮ型バイポラトランジスタと、キャパシ
タ４４が形成されてＤＲＡＭセルが完成される。
トリジポリシリコン膜を使用してキャパシタ下部電極４
０を形成し、キャパシタ下部電極４０上にキャパシタ誘
電体膜４１を形成する。そして、キャパシタ誘電体膜４
１を含んで又別の層間絶縁膜３６上にプレートポリシリ
コン膜を使用してキャパシタ上部電極４２を形成する
と、図７に図示されたように、ＳＯＩ基板１４上に水平
トランジスタ（ｌａｔｅｒａｌ ｔｒａｎｓｉｓｔｏ
ｒ）構造のＮＰＮ型バイポラトランジスタと、キャパシ
タ４４が形成されてＤＲＡＭセルが完成される。
【００５７】この時、キャパシタ４４は、スタックキャ
パシタ、又はトレンチキャパシタ、又は埋め込みキャパ
シタ形態で形成できる。
パシタ、又はトレンチキャパシタ、又は埋め込みキャパ
シタ形態で形成できる。
【００５８】上述のようなＳＯＩ構造を利用した半導体
メモリ装置及びその製造方法は、Ｎ型バルクを使用する
ＰＮＰ型バイポラトランジスタに対しても同じように適
用され、又各場合に対してキャパシタ４４がコレクタに
連結されるとき、ビットラインはエミッタに連結される
ように形成する。
メモリ装置及びその製造方法は、Ｎ型バルクを使用する
ＰＮＰ型バイポラトランジスタに対しても同じように適
用され、又各場合に対してキャパシタ４４がコレクタに
連結されるとき、ビットラインはエミッタに連結される
ように形成する。
【００５９】ＤＲＡＭセルの動作条件は、次のようであ
る。
る。
【表１】
【００６０】上の表１を参照すると、本発明の実施の形
態によるＤＲＡＭセルの書込（ｗｒｉｔｅ）動作条件
は、アクセス（ａｃｃｅｓｓ）トランジスタであるバイ
ポラトランジスタをターンオン／オフ（ｔｕｒｎ ｏｎ
／ｏｆｆ）させるため、受動（ｐａｓｓｉｖｅ）キャパ
シタ４４が直列に連結されていることを考慮して、ベー
スにＡＣ信号を印加すべきである。即ち、ベース電圧Ｖ
baseでＶplate＋０．７Ｖが印加されるときビットライ
ンのパテンシャルＶB/Lが０及び、ＶCCで各々サチュレ
ーション（ｓａｔｕｒａｔｉｏｎ）及びアクティブ（ａ
ｃｔｉｖｅ）で動作するようになる。
態によるＤＲＡＭセルの書込（ｗｒｉｔｅ）動作条件
は、アクセス（ａｃｃｅｓｓ）トランジスタであるバイ
ポラトランジスタをターンオン／オフ（ｔｕｒｎ ｏｎ
／ｏｆｆ）させるため、受動（ｐａｓｓｉｖｅ）キャパ
シタ４４が直列に連結されていることを考慮して、ベー
スにＡＣ信号を印加すべきである。即ち、ベース電圧Ｖ
baseでＶplate＋０．７Ｖが印加されるときビットライ
ンのパテンシャルＶB/Lが０及び、ＶCCで各々サチュレ
ーション（ｓａｔｕｒａｔｉｏｎ）及びアクティブ（ａ
ｃｔｉｖｅ）で動作するようになる。
【００６１】この時、ビットラインに流れる電流の量の
差のため、データＤ０及びＤ１を区別して判読するよう
になる。
差のため、データＤ０及びＤ１を区別して判読するよう
になる。
【００６２】次に、ＤＲＡＭセルの読出（ｒｅａｄ）動
作条件は、まずデータＤ１を読出する場合、ベース−コ
レクタには順方向バイアス（ｆｏｒｗａｒｄ ｂｉａ
ｓ）、ベース−エミッタには逆方向バイアス（ｒｅｖｅ
ｒｓｅ ｂｉａｓ）が各々印加されてアクティブ領域で
動作するようになる。
作条件は、まずデータＤ１を読出する場合、ベース−コ
レクタには順方向バイアス（ｆｏｒｗａｒｄ ｂｉａ
ｓ）、ベース−エミッタには逆方向バイアス（ｒｅｖｅ
ｒｓｅ ｂｉａｓ）が各々印加されてアクティブ領域で
動作するようになる。
【００６３】しかしＤ０を読出する場合、ベース−コレ
クタには順方向バイアス、ベース−エミッタも順方向バ
イアスが各々印加されてサチュレーション領域で微少な
電流が流れるようになる。
クタには順方向バイアス、ベース−エミッタも順方向バ
イアスが各々印加されてサチュレーション領域で微少な
電流が流れるようになる。
【００６４】従って、電流の大きさ差を判読してデータ
を区分するようになる。
を区分するようになる。
【００６５】そして、ＤＲＡＭセルの待機（ｓｔａｎｄ
−ｂｙ）条件は、上の１案を参照すると、データＤ１及
びＤ０に対するある場合でもビットライン電圧
（ＶB/L）で０．７Ｖより相対的に大きい１／２ＶCCを
印加して一定な電圧を維持させることによって、ベース
にノイズ（ｎｏｉｓｅ）が多少印加されても、アクセス
トランジスタに対して以外の誤動作が発生されなく、安
定されたオフ状態で存在させる。
−ｂｙ）条件は、上の１案を参照すると、データＤ１及
びＤ０に対するある場合でもビットライン電圧
（ＶB/L）で０．７Ｖより相対的に大きい１／２ＶCCを
印加して一定な電圧を維持させることによって、ベース
にノイズ（ｎｏｉｓｅ）が多少印加されても、アクセス
トランジスタに対して以外の誤動作が発生されなく、安
定されたオフ状態で存在させる。
【００６６】上述のようなＳＯＩ構造を利用したＤＲＡ
Ｍセルが動作する間に発生される電荷バイポラトランジ
スタの２つの種類の電荷によって再結合（ｒｅｃｏｍｂ
ｉｎａｔｉｏｎ）して除去されたり、ベースのオーム接
触を通して流出されて除去されることによって、ＤＲＡ
Ｍセルがボディフローティング現象を発生させなくて安
定された動作をさせる。又、このような構造のＤＲＡＭ
セルは、ベースコンタクトにバイアス（ｂｉａｓ）を印
加するとき、他のセルがその影響を及ぼさないようにす
る。
Ｍセルが動作する間に発生される電荷バイポラトランジ
スタの２つの種類の電荷によって再結合（ｒｅｃｏｍｂ
ｉｎａｔｉｏｎ）して除去されたり、ベースのオーム接
触を通して流出されて除去されることによって、ＤＲＡ
Ｍセルがボディフローティング現象を発生させなくて安
定された動作をさせる。又、このような構造のＤＲＡＭ
セルは、ベースコンタクトにバイアス（ｂｉａｓ）を印
加するとき、他のセルがその影響を及ぼさないようにす
る。
【００６７】
【発明の効果】本発明は、バイポラトランジスタを使用
することによってＤＲＡＭセルをＳＯＩ基板上に容易に
形成でき、ボディフローティング現象を防止してＤＲＡ
Ｍセルが安定に動作させる効果がある。
することによってＤＲＡＭセルをＳＯＩ基板上に容易に
形成でき、ボディフローティング現象を防止してＤＲＡ
Ｍセルが安定に動作させる効果がある。
【図１】 本発明の実施の形態によるＳＯＩ構造を有す
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
【図２】 本発明の実施の形態によるＳＯＩ構造を有す
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
【図３】 本発明の実施の形態によるＳＯＩ構造を有す
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
【図４】 本発明の実施の形態によるＳＯＩ構造を有す
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
【図５】 本発明の実施の形態によるＳＯＩ構造を有す
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
【図６】 本発明の実施の形態によるＳＯＩ構造を有す
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
【図７】 本発明の実施の形態によるＳＯＩ構造を有す
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
る半導体メモリ装置の製造方法を示す垂直断面図であ
る。
【図８】 本発明の実施の形態によるＳＯＩ構造を有す
る半導体メモリ装置の垂直断面図である。
る半導体メモリ装置の垂直断面図である。
【図９】 図８の等価回路図である。
１４：ＳＯＩ基板 ２０：素子分離領域 ２３：エミッタ領域 ２４：コレクタ領域 ２５：ベース領域 ２６：第１層間絶縁膜 ２８：ベース電極 ３０：第２層間絶縁膜 ３２：第１コンタクトプラグ ３４：ビットライン電極 ３６：第３層間絶縁膜 ３８：第２コンタクトプラグ ４４：キャパシタ ４６：第４層間絶縁膜
Claims (18)
- 【請求項１】 ＳＯＩ基板の第１導電型半導体膜内に形
成された素子分離領域と、 前記第１導電型半導体膜の一部分で形成された第１不純
物領域と、 前記第１不純物領域両側の前記第１導電型半導体膜内に
形成された第２導電型の第２及び第３不純物領域と、 前記第１導電型半導体膜上に形成された第１層間絶縁膜
と、 前記第１層間絶縁膜を明けて前記第１不純物領域と電気
的に接続されるように形成されたベース電極と、 前記ベース電極を含んで前記第１層間絶縁膜上に形成さ
れた第２層間絶縁膜と、 前記第１層間絶縁膜及び第２層間絶縁膜を明けて前記第
２不純物領域と電気的に接続されるように形成された第
１コンタクトプラグと、 前記第１コンタクトプラグ上に形成されたビットライン
電極と、 前記ビットライン電極を含んで前記第２層間絶縁膜上に
形成された第３層間絶縁膜と、 前記第１絶縁膜、第２絶縁膜及び第３絶縁膜を開けて前
記第３不純物領域と電気的に接続されるように形成され
た第２コンタクトプラグと、 該第２コンタクトプラグと電気的に接続されるように形
成されたキャパシタとを含むことを特徴とするＳＯＩ構
造を有する半導体メモリ装置。 - 【請求項２】 前記ＳＯＩ基板は、ＳＤＢ、ＳＯＩ基板
及びＳＩＭＯＸ ＳＯＩ基板のうち、いずれか１つであ
ることを特徴とする請求項１に記載のＳＯＩ構造を有す
る半導体メモリ装置。 - 【請求項３】 前記半導体膜は、シリコン膜、ＧａＡｓ
膜、そしてＩｎＰ膜のうち、いずれか１つであることを
特徴とする請求項１に記載のＳＯＩ構造を有する半導体
メモリ装置。 - 【請求項４】 前記第１導電型はＰ型であり、第２導電
型はＮ型であることを特徴とする請求項１に記載のＳＯ
Ｉ構造を有する半導体メモリ装置。 - 【請求項５】 前記第１導電型はＮ型であり、第２導電
型はＰ型であることを特徴とする請求項１に記載のＳＯ
Ｉ構造を有する半導体メモリ装置。 - 【請求項６】 前記第１及び第２コンタクトプラグは、
ポリシリコン及びタングステン、アルミニウム、及びこ
れらの混合物質のうち、いずれか１つであることを特徴
とする請求項１に記載のＳＯＩ構造を有する半導体メモ
リ装置。 - 【請求項７】 前記キャパシタは、前記第２コンタクト
プラグと電気的に接続されるように形成されたキャパシ
タ下部電極と、 前記キャパシタ下部電極上に形成されたキャパシタ誘電
体膜と、 前記キャパシタ誘電体膜を含んで前記第３層間絶縁膜上
に形成されたキャパシタ上部電極とを含むことを特徴と
する請求項１に記載のＳＯＩ構造を有する半導体メモリ
装置。 - 【請求項８】 前記キャパシタ下部電極及び上部電極
は、各々Ｗ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯ2膜、そしてＲ
ｕＯ2膜のうち、いずれか１つであることを特徴とする
請求項７に記載のＳＯＩ構造を有する半導体メモリ装
置。 - 【請求項９】 前記キャパシタ誘電体膜は、酸化膜、窒
化膜、ＮＯ膜、ＯＮＯ膜、ＢＳＴ膜、そして強誘電体膜
のうち、少なくとも１つ以上で形成されることを特徴と
する請求項７に記載のＳＯＩ構造を有する半導体メモリ
装置。 - 【請求項１０】 ＳＯＩ基板の第１導電型半導体膜上に
活性領域と非活性領域とを規定して素子分離領域を形成
する段階と、 前記活性領域上に第２導電型不純物イオンを注入して前
記第１導電型半導体内に第２導電型の第１不純物領域及
び第２不純物領域を形成する段階と、 前記第１不純物領域及び第２不純物領域は所定の距離を
有するように形成され、前記第１及び第２不純物領域の
間の前記第１導電型半導体膜はベース領域で使用され、 前記第１導電型半導体膜上に第１層間絶縁膜を形成する
段階と、 前記第１層間絶縁膜をエッチングして前記ベース領域の
前記半導体膜の一部が露出されるように第１コンタクト
ホールを形成する段階と、 前記第１コンタクトホールを充填してベース電極を形成
する段階と、 前記ベース電極を含んで前記第１層間絶縁膜上に第２層
間絶縁膜を形成する段階と、 前記第１層間絶縁膜及び第２層間絶縁膜をエッチングし
て前記第１不純物領域の前記半導体膜の一部が露出され
るように第２コンタクトホールを形成する段階と、 前記第２コンタクトホールを充填して第１コンタクトプ
ラグを形成する段階と、 前記第１コンタクトプラグと電気的に接続されるように
ビットライン電極を形成する段階と、 前記ビットライン電極を含んで前記第２層間絶縁膜上に
第３層間絶縁膜を形成する段階と、 前記第１層間絶縁膜、第２層間絶縁膜及び第３層間絶縁
膜をエッチングして前記第２不純物領域の前記半導体膜
の一部が露出されるように第３コンタクトホールを形成
する段階と、 前記第３コンタクトホールを充填して第２コンタクトホ
ールを形成する段階と、 前記第２コンタクトプラグと電気的に接続されるように
キャパシタを形成する段階とを含むことを特徴とするＳ
ＯＩ構造を有する半導体メモリ装置の製造方法。 - 【請求項１１】 前記ＳＯＩ基板は、ＳＤＢ ＳＯＩ基
板及びＳＩＭＯＸＳＯＩ基板のうち、いずれか１つであ
ることを特徴とする請求項１０に記載の半導体メモリ装
置の製造方法。 - 【請求項１２】 前記半導体膜は、シリコン膜、ＧａＡ
ｓ膜、そしてＩｎＰ膜のうち、いずれか１であることを
特徴とする請求項１０に記載のＳＯＩ構造を有する半導
体メモリ装置の製造方法。 - 【請求項１３】 前記第１導電型はＰ型であり、第２導
電型はＮ型であることを特徴とする請求項１０に記載の
ＳＯＩ構造を有する半導体メモリ装置の製造方法。 - 【請求項１４】 前記第１導電型はＮ型であり、第２導
電型はＰ型であることを特徴とする請求項１０に記載の
ＳＯＩ構造を有する半導体メモリ装置の製造方法。 - 【請求項１５】 前記第１コンタクトプラグ及び第２コ
ンタクトプラグは、ポリシリコン及びタグステン、アル
ミニウム、又はこれらの混合物質のうち、いずれか１つ
であることを特徴とする請求項１０に記載のＳＯＩ構造
を有する半導体メモリ装置の製造方法。 - 【請求項１６】 前記キャパシタを形成する段階は、前
記第２コンタクトプラグを含み、前記第３層間絶縁膜上
にキャパシタ下部電極を形成する段階と、 前記キャパシタ下部電極上にキャパシタ誘電体膜を形成
する段階と、 前記キャパシタ誘電体膜を含んで前記第３層間絶縁膜上
に形成されたキャパシタ上部電極を形成する段階とを含
むことを特徴とする請求項１０に記載のＳＯＩ構造を有
する半導体メモリ装置の製造方法。 - 【請求項１７】 前記キャパシタ下部電極及び上部電極
は、各々Ｗ膜、Ｐｔ膜、Ｉｒ膜、ＩｒＯ2膜、及びＲｕ
Ｏ2膜のうち、いずれか１つであることを特徴とする請
求項１６に記載のＳＯＩ構造を有する半導体メモリ装置
の製造方法。 - 【請求項１８】 前記キャパシタ誘電体膜は、酸化膜、
窒化膜、ＮＯ膜、ＯＮＯ膜、ＢＳＴ膜、及び強誘電体膜
のうち、いずれか１つ以上で形成されることを特徴とす
る請求項１６に記載のＳＯＩ構造を有する半導体メモリ
装置の製造方法。
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