JPH11330363A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11330363A JPH11330363A JP10136270A JP13627098A JPH11330363A JP H11330363 A JPH11330363 A JP H11330363A JP 10136270 A JP10136270 A JP 10136270A JP 13627098 A JP13627098 A JP 13627098A JP H11330363 A JPH11330363 A JP H11330363A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- resistance value
- semiconductor device
- resistance
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 本発明は、抵抗値調整用の部品を使用するこ
となく抵抗体の抵抗値を微調整可能な半導体装置を提供
する。 【解決手段】 シリコン半導体基板（５１）と、この基
板の表面に形成されたフィールド絶縁層（５２）と、こ
の絶縁層の上層に積層されたポリシリコン層（２０）に
よって形成された複数の抵抗素子（Ｒ１〜Ｒ３）からな
る並列接続型の抵抗体とを備える半導体装置である。本
発明によれば、前記複数の抵抗素子は選択的に切断され
得る形態で配置されている。
となく抵抗体の抵抗値を微調整可能な半導体装置を提供
する。 【解決手段】 シリコン半導体基板（５１）と、この基
板の表面に形成されたフィールド絶縁層（５２）と、こ
の絶縁層の上層に積層されたポリシリコン層（２０）に
よって形成された複数の抵抗素子（Ｒ１〜Ｒ３）からな
る並列接続型の抵抗体とを備える半導体装置である。本
発明によれば、前記複数の抵抗素子は選択的に切断され
得る形態で配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、抵抗値を微調整可
能な抵抗体が半導体基板の上層に形成された半導体装置
に関する。
能な抵抗体が半導体基板の上層に形成された半導体装置
に関する。
【０００２】
【従来の技術】ＩＣやＬＳＩ等の半導体デバイスでは、
トランジスタ等の能動素子の他に抵抗体や容量等の受動
素子を使用して所要とする回路を構成する。半導体デバ
イスに形成される抵抗体は、半導体基板の内部に拡散領
域によって形成されるタイプと、半導体基板の上層にポ
リ（多結晶）シリコン層によって形成されるタイプとが
ある。これらの抵抗体を使用する回路では、デバイス製
造過程で抵抗体の抵抗値を微調整するものがある。図４
および図６は、この種の抵抗体の従来例を示す平面パタ
ーン図である。
トランジスタ等の能動素子の他に抵抗体や容量等の受動
素子を使用して所要とする回路を構成する。半導体デバ
イスに形成される抵抗体は、半導体基板の内部に拡散領
域によって形成されるタイプと、半導体基板の上層にポ
リ（多結晶）シリコン層によって形成されるタイプとが
ある。これらの抵抗体を使用する回路では、デバイス製
造過程で抵抗体の抵抗値を微調整するものがある。図４
および図６は、この種の抵抗体の従来例を示す平面パタ
ーン図である。
【０００３】図４は、ヒューズカット法によって抵抗値
を微調整するための単位抵抗体を示している。図中、１
０はＡｌ（アルミニウム）配線であり、その一部には迂
回部１１が形成されている。この迂回部１１と並列に抵
抗素子となるポリシリコン層２０が接続されている。こ
の場合、図５（Ａ）に示すように、ポリシリコン層２０
が抵抗素子Ｒ１となり、また迂回部１１がヒューズＦと
なる。この単位抵抗体は、図５（Ａ）に示すようにヒュ
ーズＦを残しておけば抵抗値ゼロの導体として機能し、
また図５（Ｂ）に示すようにヒューズＦをレーザ等で切
断すれば抵抗値Ｒ１の抵抗体として機能する。実際に
は、この単位抵抗体を複数組直列に接続し、各単位抵抗
体のヒューズＦを選択的に切断することによって合成抵
抗値を微調整する。
を微調整するための単位抵抗体を示している。図中、１
０はＡｌ（アルミニウム）配線であり、その一部には迂
回部１１が形成されている。この迂回部１１と並列に抵
抗素子となるポリシリコン層２０が接続されている。こ
の場合、図５（Ａ）に示すように、ポリシリコン層２０
が抵抗素子Ｒ１となり、また迂回部１１がヒューズＦと
なる。この単位抵抗体は、図５（Ａ）に示すようにヒュ
ーズＦを残しておけば抵抗値ゼロの導体として機能し、
また図５（Ｂ）に示すようにヒューズＦをレーザ等で切
断すれば抵抗値Ｒ１の抵抗体として機能する。実際に
は、この単位抵抗体を複数組直列に接続し、各単位抵抗
体のヒューズＦを選択的に切断することによって合成抵
抗値を微調整する。
【０００４】図６は、ダイオードザッピング法によって
抵抗値を微調整するための単位抵抗体を示している。本
例ではＡｌ配線１０の迂回部１１は分断されており、こ
の分断部分はシリコン基板に拡散領域３０によって形成
されたｐｎ接合ダイオードＤで接続されている。抵抗素
子Ｒ１を形成するポリシリコン層２０は、この迂回部１
１に並列接続されている。図７（Ａ）はダイオードＤが
機能している場合の等価回路図である。この状態では、
ダイオードＤの逆方向に見て抵抗値Ｒ１の抵抗体として
機能する。これに対し、Ａｌ配線１０に接続されたパッ
ド４１，４２間に大電流を流してダイオードＤを破壊す
ると、抵抗素子Ｒ１の両端は図７（Ｂ）に示すように短
絡されるので、抵抗値ゼロの導体として機能する。この
単位抵抗体も一般には複数組が直列に接続されて使用さ
れる。
抵抗値を微調整するための単位抵抗体を示している。本
例ではＡｌ配線１０の迂回部１１は分断されており、こ
の分断部分はシリコン基板に拡散領域３０によって形成
されたｐｎ接合ダイオードＤで接続されている。抵抗素
子Ｒ１を形成するポリシリコン層２０は、この迂回部１
１に並列接続されている。図７（Ａ）はダイオードＤが
機能している場合の等価回路図である。この状態では、
ダイオードＤの逆方向に見て抵抗値Ｒ１の抵抗体として
機能する。これに対し、Ａｌ配線１０に接続されたパッ
ド４１，４２間に大電流を流してダイオードＤを破壊す
ると、抵抗素子Ｒ１の両端は図７（Ｂ）に示すように短
絡されるので、抵抗値ゼロの導体として機能する。この
単位抵抗体も一般には複数組が直列に接続されて使用さ
れる。
【０００５】
【発明が解決しようとする課題】図４に示したヒューズ
カット法では、抵抗値調整用のヒューズＦをＩＣの空き
島上に形成する必要がある。また、図６に示したダイオ
ードザッピング法では、抵抗値調整用のダイオードＤお
よび、それに電流を流すためのパッド４１，４２を形成
する必要がある。従って、いずれの手法を採用するとし
ても、抵抗素子Ｒ１を配置する領域の他に、抵抗値調整
用の部品を配置する面積が必要となるため、チップ面積
の増大は避けられない。この点が本発明で解決しようと
する課題である。
カット法では、抵抗値調整用のヒューズＦをＩＣの空き
島上に形成する必要がある。また、図６に示したダイオ
ードザッピング法では、抵抗値調整用のダイオードＤお
よび、それに電流を流すためのパッド４１，４２を形成
する必要がある。従って、いずれの手法を採用するとし
ても、抵抗素子Ｒ１を配置する領域の他に、抵抗値調整
用の部品を配置する面積が必要となるため、チップ面積
の増大は避けられない。この点が本発明で解決しようと
する課題である。
【０００６】本発明は、抵抗値調整用の部品を使用する
ことなく抵抗体の抵抗値を微調整可能な半導体装置を提
供することを目的としている。
ことなく抵抗体の抵抗値を微調整可能な半導体装置を提
供することを目的としている。
【０００７】
【課題を解決するための手段】本発明の上記目的は、シ
リコン半導体基板と、この基板の表面に形成されたフィ
ールド絶縁層と、この絶縁層の上層に積層されたポリシ
リコン層によって形成された複数の抵抗素子からなる並
列接続型の抵抗体とを備え、前記複数の抵抗素子は選択
的に切断され得る形態で配置されている半導体装置で達
成できる。本発明の好ましい実施形態では、前記抵抗素
子の切断は、レーザによって行われる。
リコン半導体基板と、この基板の表面に形成されたフィ
ールド絶縁層と、この絶縁層の上層に積層されたポリシ
リコン層によって形成された複数の抵抗素子からなる並
列接続型の抵抗体とを備え、前記複数の抵抗素子は選択
的に切断され得る形態で配置されている半導体装置で達
成できる。本発明の好ましい実施形態では、前記抵抗素
子の切断は、レーザによって行われる。
【０００８】
【発明の実施の形態】以下、図面に示した実施形態を参
照して、本発明を詳細に説明する。図１は本発明に係る
半導体装置の一実施形態を示す要部の平面パターン図、
図２は断面図、図３は等価回路図である。これらの図に
示すように、種々の回路素子を形成するシリコン半導体
基板５１が準備される。この基板５１の表面は回路素子
形成後に厚いフィールド酸化膜（ＳｉＯ2 ）５２で覆わ
れている。抵抗素子を形成するポリシリコン層２０は、
この酸化膜５２の上層に形成される。Ａｌ配線層１０
は、このポリシリコン層２０の更に上層に形成され、パ
ターンニングされてポリシリコン層２０の両端に接続さ
れる。
照して、本発明を詳細に説明する。図１は本発明に係る
半導体装置の一実施形態を示す要部の平面パターン図、
図２は断面図、図３は等価回路図である。これらの図に
示すように、種々の回路素子を形成するシリコン半導体
基板５１が準備される。この基板５１の表面は回路素子
形成後に厚いフィールド酸化膜（ＳｉＯ2 ）５２で覆わ
れている。抵抗素子を形成するポリシリコン層２０は、
この酸化膜５２の上層に形成される。Ａｌ配線層１０
は、このポリシリコン層２０の更に上層に形成され、パ
ターンニングされてポリシリコン層２０の両端に接続さ
れる。
【０００９】ポリシリコン層２０は、並列接続された抵
抗素子Ｒ１，Ｒ２，Ｒ３を形成するための制御された抵
抗部分２０Ａ，２０Ｂ，２０Ｃを有するようにパターン
ニングされている。Ａｌ配線１０，１０は、抵抗素子Ｒ
１，Ｒ２，Ｒ３からなる並列抵抗体の一対の並列接続点
に接続されている。図３（Ａ）は図１に対応した等価回
路図である。この場合の合成抵抗値は、Ｒ１//Ｒ２//Ｒ
３で表される。
抗素子Ｒ１，Ｒ２，Ｒ３を形成するための制御された抵
抗部分２０Ａ，２０Ｂ，２０Ｃを有するようにパターン
ニングされている。Ａｌ配線１０，１０は、抵抗素子Ｒ
１，Ｒ２，Ｒ３からなる並列抵抗体の一対の並列接続点
に接続されている。図３（Ａ）は図１に対応した等価回
路図である。この場合の合成抵抗値は、Ｒ１//Ｒ２//Ｒ
３で表される。
【００１０】これに対し、抵抗素子Ｒ１〜Ｒ３の一部を
選択的に切断すると、合成抵抗値は微調整される。図３
（Ｂ）は、抵抗素子Ｒ３を実現しているポリシリコン層
２０Ｃをレーザを照射して切断した場合の等価回路図で
ある。この場合の残りの抵抗素子Ｒ１，Ｒ２による合成
抵抗値は、Ｒ１//Ｒ２に変更される。この状態から更
に、抵抗素子Ｒ１またはＲ２を切断して合成抵抗値を微
調整することも可能である。
選択的に切断すると、合成抵抗値は微調整される。図３
（Ｂ）は、抵抗素子Ｒ３を実現しているポリシリコン層
２０Ｃをレーザを照射して切断した場合の等価回路図で
ある。この場合の残りの抵抗素子Ｒ１，Ｒ２による合成
抵抗値は、Ｒ１//Ｒ２に変更される。この状態から更
に、抵抗素子Ｒ１またはＲ２を切断して合成抵抗値を微
調整することも可能である。
【００１１】
【発明の効果】以上述べたように本発明によれば、ヒュ
ーズやダイオード、あるいはパッドのような抵抗値調整
用の部品を使用する必要がなく、抵抗体の抵抗値を微調
整可能であるため、微調整が必要な抵抗体を少ない面積
で配置できる利点がある。
ーズやダイオード、あるいはパッドのような抵抗値調整
用の部品を使用する必要がなく、抵抗体の抵抗値を微調
整可能であるため、微調整が必要な抵抗体を少ない面積
で配置できる利点がある。
【図１】 本発明に係る半導体装置の要部を示す平面パ
ターン図である。
ターン図である。
【図２】 図１の半導体装置の断面図である。
【図３】 図１の半導体装置に形成された抵抗体の等価
回路図である。
回路図である。
【図４】 従来のヒューズカット法による微調整可能な
抵抗体の平面パターン図である。
抵抗体の平面パターン図である。
【図５】 図４の抵抗体の等価回路図である。
【図６】 従来のダイオードザッピング法による微調整
可能な抵抗体の平面パターン図である。
可能な抵抗体の平面パターン図である。
【図７】 図６の抵抗体の等価回路図である。
１０ Ａｌ配線 ２０ ポリシリコン層 ５１ シリコン半導体基板 ５２ フィールド酸化膜 Ｒ１〜Ｒ３ 抵抗素子
Claims (2)
- 【請求項１】 シリコン半導体基板と、 この基板の表面に形成されたフィールド絶縁層と、 この絶縁層の上層に積層されたポリシリコン層によって
形成された複数の抵抗素子からなる並列接続型の抵抗体
とを備え、 前記複数の抵抗素子は選択的に切断され得る形態で配置
されていることを特徴とする半導体装置。 - 【請求項２】 前記抵抗素子の切断は、レーザによって
行われることを特徴とする請求項１の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136270A JPH11330363A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10136270A JPH11330363A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11330363A true JPH11330363A (ja) | 1999-11-30 |
Family
ID=15171276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10136270A Pending JPH11330363A (ja) | 1998-05-19 | 1998-05-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11330363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014506400A (ja) * | 2011-01-06 | 2014-03-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ｆｉｎＦＥＴプロセスにおいて抵抗器を製造するための構造体及び方法 |
-
1998
- 1998-05-19 JP JP10136270A patent/JPH11330363A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014506400A (ja) * | 2011-01-06 | 2014-03-13 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ｆｉｎＦＥＴプロセスにおいて抵抗器を製造するための構造体及び方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5493148A (en) | Semiconductor device whose output characteristic can be adjusted by functional trimming | |
| US7545037B2 (en) | Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits and methods of fabricating the same | |
| JP4097694B2 (ja) | 受動素子を有する薄膜構造体を具える電子部品 | |
| JP2005512320A (ja) | キャパシタを備えた構成 | |
| JPH08102428A (ja) | トリマ可能なキャパシタ | |
| US4782381A (en) | Chip carrier | |
| JPH11330363A (ja) | 半導体装置 | |
| US11810855B2 (en) | Electronic component | |
| US6870240B2 (en) | Anti-fuse and method for writing information into the anti-fuse | |
| CN100511660C (zh) | 半导体器件及其构建方法 | |
| JP2687469B2 (ja) | 半導体装置 | |
| JP2000174211A (ja) | 半導体トリミング装置とそのトリミング方法 | |
| JPH01286353A (ja) | 混成集積回路 | |
| JP3641348B2 (ja) | 半導体装置の製法 | |
| JPH0697281A (ja) | 半導体装置の電極配線構造 | |
| JP3482272B2 (ja) | 半導体集積回路装置 | |
| JP2004363341A (ja) | 半導体装置及びその製造方法 | |
| JPH0728004B2 (ja) | 半導体集積回路装置 | |
| JPH08321550A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0661288A (ja) | 半導体集積回路の配線方法 | |
| JPH02224367A (ja) | コンデンサをもつ半導体装置 | |
| JPH02102535A (ja) | 半導体集積回路装置 | |
| JPS6352470B2 (ja) | ||
| JPH09199564A (ja) | プロセス監視回路 | |
| JPH02192145A (ja) | 半導体装置 |