CN110957350A - 半导体装置 - Google Patents

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杨凯杰
庄礼阳
王培宇
李韦儒
蔡庆威
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Abstract

本发明实施例公开了一种半导体装置与其形成方法，一实施例的半导体装置包括：p型场效应晶体管与n型场效应晶体管。p型场效应晶体管包括：第一栅极结构，形成于基板上；第一间隔物，位于第一栅极结构的侧壁上；以及非应变间隔物，位于第一间隔物的侧壁上。n型场效应晶体管包括：第二栅极结构，形成于基板上；第一间隔物，位于第二栅极结构的侧壁上；以及应变间隔物，位于第一间隔物的侧壁上。

Description

半导体装置
技术领域
本发明实施例涉及鳍状场效应晶体管技术领域，尤其涉及在鳍状场效应晶体管的n型栅极结构上形成应变间隔物的半导体装置。
背景技术
半导体积体电路产业已经历指数成长。积体电路材料与设计的技术进展，使每一代的积体电路均比前一代具有更小且更复杂的电路。在积体电路演进中，功能密度(如单位面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小的工艺通常有利于增加产能并降低相关成本。
然而尺寸缩小亦增加形成与处理积体电路的复杂性。为了实现尺寸缩小，形成与处理积体电路的方法亦需类似进展。举例来说，可导入三维晶体管如鳍状场效应晶体管以取代平面晶体管。鳍状场效应晶体管可视作将现有技术的平面装置挤入栅极中。典型的鳍状场效应晶体管的制作方法中，具有自基板向上延伸的薄鳍状物(或鳍状结构)。场效应晶体管的通道形成于此垂直鳍状物中，而栅极位于鳍状物的通道区上(比如包覆通道区)。以栅极包覆鳍状物可增加通道区与栅极之间的接触面积，使栅极可由多侧控制通道。上述结构可由多种方式完成，而一些方式应用鳍状场效应晶体管，以减少短通道效应、降低漏电流、并增加电流。换言之，鳍状场效应晶体管可比平面装置更快、更小、且更有效率。
鳍状场效应晶体管包含栅极间隔物于栅极结构的侧壁上，以隔离栅极结构与相邻的结构如源极/漏极接点，并在制作工艺中保护栅极结构(或占位栅极结构)免于损伤。虽然现有技术的栅极间隔物通常适用于其发展目的，但无法完全满足所有需求。
发明内容
本发明一实施例提供的半导体装置包括：p型场效应晶体管与n型场效应晶体管。p型场效应晶体管包括：第一栅极结构，形成于基板上；第一源极/漏极结构，与第一栅极结构相邻；第一间隔物，位于第一栅极结构的侧壁上并接触第一源极/漏极结构；以及第二间隔物，位于第一间隔物上并接触第一源极/漏极结构与第一栅极结构的侧壁上的第一间隔物的第一部分。n型场效应晶体管包括:第二栅极结构，形成于基板上；第二源极/漏极结构，与第二栅极结构相邻；第一间隔物，位于第二栅极结构的侧壁上并接触第二源极/漏极结构；以及第三间隔物，位于第二源极/漏极结构的侧壁上，并接触第二源极/漏极结构与第二栅极结构的侧壁上的第一间隔物的第二部分。第一间隔物与第二间隔物不同，且第二间隔物与第三间隔物不同。第二源极/漏极结构为条状。
本发明另一实施例提供之半导体装置包括p型场效应晶体管与n型场效应晶体管。p型场效应晶体管包括：第一栅极结构，形成于基板上；第一间隔物，位于第一栅极结构的侧壁上；以及非应变间隔物，位于第一间隔物的侧壁上。n型场效应晶体管包括：第二栅极结构，形成于基板上；第一间隔物，位于第二栅极结构的侧壁上；以及应变间隔物，位于第一间隔物的侧壁上。
本发明又一实施例提供的方法包括提供工件。工件包括；p型装置区中的第一鳍状物，第一鳍状物沿着方向位于第一虚置鳍状物与一第二虚置鳍状物之间；n型装置区中的第二鳍状物，第二鳍状物沿着方向位于第三虚置鳍状物与第四虚置鳍状物之间；第一栅极结构，位于第一鳍状物上；以及第二栅极结构，位于第二鳍状物上。方法亦包括沉积第一间隔物于工件上，包括沉积第一间隔物于第一栅极结构与第二栅极结构上；沉积第二间隔物于第一间隔物上；选择性形成第一源极/漏极结构于第一鳍状物上，以与第一栅极结构相邻；选择性形成第二源极/漏极结构于第二鳍状物上，以与第二栅极结构相邻；将n型装置区中的第二间隔物置换成第三间隔物；退火第三间隔物，以施加第三间隔物中的拉伸应力；使退火的第三间隔物凹陷，以露出沉积于第一栅极结构与第二栅极结构上的第一间隔物；以及沉积低介电常数的介电层于第一栅极结构与第二栅极结构上的露出的第一间隔物上。
附图说明
图1为本发明多种实施例中，制作半导体装置的方法的流程图；
图2、3A、3B、4A、4B、5A、5B、6至11、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、与17B为本发明多种实施例中，工件在方法如图1的方法的多种制作阶段的部分剖视图。
附图标记说明如下：
A-A’、B-B’ 剖线
H1、H2 高度
S1 第一空间
S2 第二空间
W1 第一宽度
W2 第二宽度
100 方法
102、104、106、108、110、112、114、116、118、120、122 步骤
200 工件
202 基板
203 隔离结构
204 鳍状结构
204A 第一鳍状物
204B 第二鳍状物
206 第一鳍状物顶部硬掩膜层
207 鳍状物间隔物
208 第二鳍状物顶部硬掩膜层
209 虚置鳍状物
210 栅极结构
210A 第一栅极结构
210B 第二栅极结构
212 第一栅极顶部硬掩膜层
214 第二栅极顶部硬掩膜层
220 第一间隔物
222 第二间隔物
224 第一图案化虚置间隔物
225 第二图案化虚置间隔物
226 第三间隔物
228 低介电常数的介电层
230 第一源极/漏极结构
232 第二源极/漏极结构
2100 p型装置区
2200 n型装置区
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例用以简化本发明内容而非局限本发明。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，本发明实施例的结构形成于另一结构上、连接至另一结构、及/或耦接至另一结构中，结构可直接接触另一结构，或可形成额外结构于结构及另一结构之间(即结构未接触另一结构)。此外，空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。
此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围介于4.5nm至5.5nm之间。
本发明实施例关于但不限于在半导体装置如鳍状场效应晶体管的n型栅极结构上形成应变间隔物，以增加n型通道区的电子迁移率，进而增加漏极电流与速度。在一些实施例中，可使相关技术的非应变间隔物凹陷，并置换成退火之后可转变为应变的间隔物。应变的间隔物会施加拉伸应力于n型通道区上。已知这些拉伸应力改善n型通道区的电子迁移率。n型通道区中的电子迁移率改善，可增加漏极电流并加快开关速度。
为了说明本发明多种实施例，下述以鳍状场效应晶体管的制作工艺举例。在此考量下，鳍状场效应晶体管装置为鳍状的场效应晶体管装置，其已泛用于半导体产业。鳍状场效应晶体管装置可为互补式金氧半装置，其包含p型金氧半鳍状场效应晶体管装置与n型金氧半鳍状场效应晶体管装置。下述内容以一或多个鳍状场效应晶体管的例子说明本发明多种实施例，但应理解本发明实施例不限于鳍状场效应晶体管装置，除非特别记载于申请专利范围中。
图1为制作半导体装置所用的方法100的流程图。方法100的步骤102提供工件。工件包括p型装置区中的第一鳍状物、n型装置区中的第二鳍状物、第一鳍状物上的第一栅极结构、与第二鳍状物上的第二栅极结构。方法100的步骤104沉积第一间隔物于工件上。方法100的步骤106沉积第二间隔物于工件上。方法100的步骤108选择性地形成钻石形的第一源极/漏极结构，以与第一栅极结构相邻。方法100的步骤110选择性地形成条状的第二源极/漏极结构，以与第二栅极结构相邻。方法100的步骤112使第二间隔物凹陷。方法100的步骤114沉积第三间隔物于工件上。方法100的步骤116退火第三间隔物使其应变。方法100的步骤118使退火的第三间隔物凹陷。方法100的步骤120沉积低介电常数的介电层于第一栅极结构与第二栅极结构上。方法100的步骤122可进行额外工艺以完成制作半导体装置。在方法100之前、之中、与之后可提供额外步骤，而方法100的其他实施例可置换或省略一些所述步骤。
图1的方法100可搭配图3A、3B、4A、4B、5A、5B、6至11、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、与17B进一步说明。图3A、3B、4A、4B、5A、5B、6至11、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、与17B为积体电路装置的工件200，在本发明实施例的方法(如图1的方法100)的多种制作阶段的部分剖视图。工件200的透视图如图2所示。工件200可包含于微处理器、记忆体、及/或其他积体电路装置中。在一些实施方式中，工件200为积体电路晶片的一部分、单晶片系统、或其部分，其包含多种被动与主动微电子装置，比如电阻、电容、电感、二极体、p型场效应晶体管、n型场效应晶体管、金氧半场效应晶体管、互补式金氧半晶体管、双极接面晶体管、横向扩散金氧半晶体管、高电压晶体管、高频晶体管、其他合适构件、或上述的组合。晶体管可为平面晶体管或非平面晶体管如鳍状场效应晶体管或全绕式栅极晶体管。图2、3A、3B、4A、4B、5A、5B、6至11、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、与17B已简化以求图式清楚，以利理解本发明实施例的发明概念。工件200中可包含额外结构，且工件200的其他实施例可置换、调整、或省略一些下述结构。
图2有助于理解图3A、3B、4A、4B、5A、5B、6至11、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、与17B的剖视图。工件200包括基板202。基板202的组成可为硅或其他半导体材料。在其他或额外实施例中，基板202可包含其他半导体元素材料如锗。在一些实施例中，基板202的组成为半导体化合物如碳化硅、砷化镓、砷化铟、或磷化铟。在一些实施例中，基板202的组成为半导体合金如硅锗、碳化硅锗、磷砷化镓、或磷化镓铟。在一些实施例中，基板202包含外延层。举例来说，基板202可包含外延层于基体半导体上。
工件200亦包含一或多个鳍状结构204(如硅鳍状物)，其自基板202延伸于Z方向中。在图2所示的一些实施例中，一或多个鳍状物顶部硬掩膜层(如第一鳍状物顶部硬掩膜层206与第二鳍状物顶部硬掩膜层208)可保护鳍状结构204的上表面。第一鳍状物顶部硬掩膜层206与第二鳍状物顶部硬掩膜层208的组成可为合适的介电材料。在一例中，第一鳍状物顶部硬掩膜层206的组成为半导体的氮化物如氮化硅，而第二鳍状物顶部硬掩膜层208的组成为半导体的氧化物如氧化硅。在一些实施例中，鳍状物间隔物207可围绕沿着第一鳍状物顶部硬掩膜层206与第二鳍状物顶部硬掩膜层208的鳍状结构204。在其他实施例中，未形成鳍状物间隔物207。在这些实施例中，鳍状物间隔物207位于鳍状结构204的侧壁、第一鳍状物顶部硬掩膜层206与第二鳍状物顶部硬掩膜层208的侧壁、与第二鳍状物顶部硬掩膜层208的上表面上。鳍状结构204沿着X方向延伸或伸长，且可视情况包含锗。鳍状结构204的形成方法可采用合适工艺，比如光光刻与蚀刻工艺。在一些实施例中，采用干蚀刻或电浆工艺自基板202蚀刻鳍状结构204。在一些其他实施例中，鳍状结构204的形成方法可为双重图案化光刻工艺、四重图案化光刻工艺、或多重图案化光刻工艺。一般而言，双重图案化光刻工艺、四重图案化光刻工艺、或多重图案化光刻工艺结合光光刻与自对准工艺，其产生的图案间距小于采用单一的直接光光刻工艺所得的图案间距。鳍状结构204可包含外延成长材料，其可沿着鳍状结构204的部分，以作为形成于工件200上的鳍状场效应晶体管装置的源极/漏极。
在图2所示的一些实施例中，工件200包括一或多个虚置鳍状物209(或混合鳍状物)。虚置鳍状物209可交错于鳍状结构204之间，以隔离形成于工件200上的半导体装置。在一些实施方式中，虚置鳍状物209的组成可为氮化硅、氮氧化硅、碳氮氧化硅、碳氧化硅、氧化铝、氧化锆、氧化钇、氧化铪、氧化钛、氧化钽、或其他合适的介电材料。在一些例子中，鳍状物间隔物207亦可围绕虚置鳍状物209，与鳍状物间隔物207围绕鳍状结构204的情况类似。
形成隔离结构203如浅沟槽隔离结构，以围绕鳍状结构204与虚置鳍状物209。在一些实施例中，隔离结构203围绕鳍状结构204与虚置鳍状物209的下侧部分，且鳍状结构204与虚置鳍状物209的上侧部分自隔离结构203凸起，如图2所示。换言之，鳍状结构204与虚置鳍状物209的一部分埋置于隔离结构203中。隔离结构203可避免电性干扰或串音。
工件200亦包含栅极结构210，其形成于鳍状结构204与虚置鳍状物209上。栅极结构210可为虚置栅极结构(或占位栅极结构)或功能金属栅极结构，端视工艺而定。当栅极结构210为栅极后制工艺中的虚置栅极结构，工件200可包含虚置栅极介电层于栅极结构210与鳍状结构204之间，以及虚置栅极介电层于栅极结构210与虚置鳍状物209之间。在栅极后制工艺中，虚置栅极结构与虚置栅极介电层将置换为栅极介电层与金属栅极结构。当栅极结构210为栅极优先工艺中的功能栅极结构，工件200可包含栅极介电层于栅极结构210与鳍状结构204之间，以及栅极介电层于栅极结构210与虚置鳍状物209之间。栅极结构210为虚置栅极结构时可包含多晶硅，而栅极结构210为功能金属栅极结构时可为金属或金属的氮化物。这些金属或金属的氮化物包含氮化钽、镍硅化物、钴硅化物、钼、铜、钨、铝、镍、钴、锆、铂、钌、或其他可行材料。栅极顶部硬掩膜层可用于定义栅极结构210。在一些例子中，栅极顶部硬掩膜层可包含第一栅极顶部硬掩膜层212与第二栅极顶部硬掩膜层214。在一些实施方式中，第一栅极顶部硬掩膜层212可包含半导体的氮化物如氮化硅、且第二栅极顶部硬掩膜层214可包含半导体的氧化物如氧化硅。
栅极介电层可包含介电材料如氧化硅、氮化硅、氮氧化硅、具有高介电常数的介电材料、或上述的组合。高介电常数的介电材料的例子包含氧化铪、氧化锆、氧化铝、氧化铪-氧化铝合金、氧化铪硅、氮氧化铪硅、氧化铪钽、氧化铪钛、氧化铪锆、类似物、或上述的组合。在一些实施例中，栅极结构210包括额外层状物，比如界面层、盖层、扩散阻挡层、或其他可行的层状物。
栅极结构210的形成方法可为沉积工艺、光光刻工艺、与蚀刻工艺。沉积工艺包含化学气相沉积、物理气相沉积、原子层沉积、高密度电浆化学气相沉积、有机金属化学气相沉积、远端电浆化学气相沉积、电浆辅助化学气相沉积、电镀、其他合适方法、及/或上述的组合。光光刻工艺包括涂布光阻(如旋转涂布)、软烘烤、对准光罩、曝光、曝光后烘烤、显影光阻、冲洗、与干燥(如硬烘烤)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。在其他实施例中，可实施光光刻工艺或改为其他合适方法如无光罩光光刻、电子束写入、或离子束写入。
图3A、4A、5A、12A、13A、14A、15A、16A、与17A为工件200沿着图2所示的剖线A-A’的剖视图。图3B、4B、5B、6-11、12B、13B、14B、15B、16B、与17B为工件200沿着图2所示的剖线B-B’的剖视图。值得注意的是，本发明实施例的图式仅用以举例而非局限本发明实施例，除非记载于申请专利范围中。举例来说，图2未显示装置区，但图2的结构可包含多个装置区如p型装置区与n型装置区。举例来说，虽然图2只显示越过多个鳍状结构204与虚置鳍状物209的单一栅极结构210，栅极结构210可由栅极切割工艺分成多个部件且只越过单一的鳍状结构。举例来说，虽然图式中的虚置鳍状物209隔有相同间距，使每一虚置鳍状物209与相邻的鳍状结构204隔有固定距离，但虚置鳍状物209可隔有不一致的间距，而非与鳍状结构204完美交错。在一些实施方式中，形成于工件200中的鳍状场效应晶体管的通道长度可小于或等于约12nm，栅极结构210的间距可介于约40nm至约45nm之间，鳍状结构204的间距可介于约20nm至约30nm之间，且鳍状结构204的宽度可介于约2nm至约8nm之间。
如图1与图3A及3B所示，方法100的步骤102提供工件200。工件200包括p型装置区2100中的第一鳍状物204A、n型装置区2200中的第二鳍状物204B、第一鳍状物204A上的第一栅极结构210A、与第二鳍状物204B上的第二栅极结构210B。在本发明的图式中，p型装置区2100与n型装置区2200彼此相邻以利说明与比较，但p型装置区2100与n型装置区2200不必放置在一起。举例来说，p型装置区2100与n型装置区2200可分隔一段距离。
如图1与图4A及4B所示，方法100的步骤104沉积第一间隔物220于工件200上，包括沉积于第一栅极结构210A、第二栅极结构210B、第一鳍状物204A、第二鳍状物204B、虚置鳍状物209、与隔离结构203上。在一些实施方式中，第一间隔物220位于第一栅极结构210A、第二栅极结构210B、第一鳍状物204A与第二鳍状物204B上的鳍状物间隔物207、与虚置鳍状物209的侧壁上。值得注意的是为了使图式清楚，图4A与4B及后续图式未显示虚置鳍状物209上的鳍状物间隔物207。在一些例子中，第一间隔物220的组成为介电材料，使第一间隔物220的蚀刻速率小于其他间隔物(如下述的第二间隔物222与第三间隔物)的蚀刻速率。在一些实施方式中，第一间隔物220可包含硅、氧、氮、与碳，其厚度可介于约0.5nm至约1.5nm之间。在一些例子中，第一间隔物220的组成可表示为SixOyCzN1-x-y-z，其中Z大于40％以增加蚀刻抗性。举例来说，第一间隔物220的组成可为碳氮化硅。
如图1的方法与图5A及5B所示，步骤106沉积第二间隔物222于工件200上，包括沉积于第一间隔物220上。在一些实施例中，第二间隔物222填入第一鳍状物204A与虚置鳍状物209之间定义的空间，以及第二鳍状物204B与虚置鳍状物209之间定义的空间。在一些例子中，第二间隔物222沉积于第一间隔物220上，而第一间隔物220沉积于第一栅极结构210A、第二栅极结构210B、第一鳍状物204A、第二鳍状物204B、第二鳍状物顶部硬掩膜层208、与第二栅极顶部硬掩膜层214的侧壁上。此外，第二间隔物222沉积于第一间隔物220上，而第一间隔物220沉积于第二鳍状物顶部硬掩膜层208与第二栅极顶部硬掩膜层214的上表面上。在一些实施例中，第二间隔物222的组成为介电材料，其材料选择可在选择性地移除第二间隔物222时，实质上不蚀刻第一间隔物220。在一些实施方式中，第二间隔物222可包含硅、氮、碳、与氧，且其厚度可介于约3nm至约6nm之间。在一些例子中，第二间隔物222的组成可为SixOyCzN1-x-y-z，其中Z小于20％，以与较高碳含量的第一间隔物220之间具有蚀刻选择性。举例来说，第二间隔物222的组成可为碳氮氧化硅。在一些例子中，第二间隔物222包括氧，使选择性移除第二间隔物的步骤实质上不蚀刻第一间隔物220。
如图1、6、7、与8所示，方法100的步骤108选择性地形成钻石形的第一源极/漏极结构230，以与第一栅极结构210A相邻。在一些实施例中，p型装置区2100中的第一源极/漏极结构230，与n型装置区2200中的第二源极/漏极结构232(如下述)的组成、掺杂、及/或形状不同，且两者分开形成。如图6所示的一些实施方式，沉积第一图案化虚置间隔物224于工件200上，以露出p型装置区2100的源极/漏极区，并以第一图案化虚置间隔物224遮住n型装置区2200的源极/漏极区。在此定义中，第一图案化虚置间隔物224可作为n型源极/漏极掩膜。在一些实施方式中，第一图案化虚置间隔物224所用的材料以毯覆性的方式沉积于工件200上，且沉积方式采用化学气相沉积、原子层沉积、旋转涂布、或其他合适的沉积技术。接着采用光光刻技术图案化沉积的材料。举例来说，可沉积光阻层(其可包含多个材料层)于第一图案化虚置间隔物224的沉积材料上。接着以自图案化光罩反射或穿过图案化光罩的射线曝光光阻层。在进行曝光后烘烤之后，曝光的光阻层产生化学变化，使显影剂可移除光阻层的曝光部分或未曝光部分，以形成图案化的光阻层。接着移除图案化的光阻层未遮住的第一图案化虚置间隔物224的材料，以形成第一图案化虚置间隔物224。在一些实施方式中，第一图案化虚置间隔物224只露出p型装置区2100的源极/漏极区，并覆盖工件200的其余部分。在一些例子中，第一图案化虚置间隔物224可包含硅、碳、与氮，其可为SixCyN1-x-y，其中y小于10％，使p型装置区2100中的源极/漏极区中的材料选择性地凹陷。
如图7所示的一些实施例，接着使p型装置区2100的源极/漏极区凹陷，并以第一图案化虚置间隔物224遮住工件200的其余部分。如图7所示，步骤108的凹陷步骤可移除第一间隔物220的一部分、第二间隔物222的一部分、第一鳍状物204A的一部分、与鳍状物间隔物207的一部分，而实质上不蚀刻虚置鳍状物209。在一些实施方式中，由于第一间隔物220与第二间隔物222的蚀刻速率小于第一鳍状物204A与鳍状物间隔物207的蚀刻速率，因此在步骤108的凹陷步骤之后，第一间隔物220与第二间隔物222延伸高于第一鳍状物204A与鳍状物间隔物207。换言之，p型装置区2100的源极/漏极区中，第一间隔物220与第二间隔物222的上表面，比第一鳍状物204A与鳍状物间隔物207的上表面远离隔离结构203。在一些实施方式中，采用干蚀刻、湿蚀刻、或其他合适的蚀刻技术进行步骤108的凹陷步骤。
如图8所示，自第一鳍状物204A外延形成第一源极/漏极结构230于p型装置区2100的源极/漏极区中。在一些实施例中，第一源极/漏极结构230包括硅与锗，且可掺杂p型掺质如硼。在图8所示的实施例中，自p型装置区2100的p型装置区2100的凹陷的第一鳍状物204A的上表面，顺应性地外延成长第一源极/漏极结构230(于所有结晶平面上)，因此第一源极/漏极结构230沿着X方向的形状为钻石形或类钻石形。在一些实施例中，在高温中外延成长第一源极/漏极结构230，比如高于约600℃，使所有结晶平面(如结晶平面(100)与(111))上的外延成长速率实质上不同。由于虚置鳍状物209之间的第一源极/漏极结构230的钻石形，对第一源极/漏极结构230下的第一间隔物220与第二间隔物222的途径受到限制。在形成第一源极/漏极结构230之后，以干蚀刻、湿蚀刻、或其他合适的蚀刻技术移除第一图案化虚置间隔物224。
如图1、9、10、11、12A、与12B所示，方法100的步骤110选择性地形成条状的第二源极/漏极结构232，以与第二栅极结构210B相邻。在第一源极/漏极结构230与第二源极/漏极结构232的组成不同的实施例中，形成第二源极/漏极结构232时，以第二图案化虚置间隔物225遮住p型装置区2100中的源极/漏极区。第二图案化虚置间隔物225的组成与形成方法，可与第一图案化虚置间隔物224的组成与形成方法类似，在此不重述。第二图案化虚置间隔物225作为p型源极/漏极的掩膜。如图9所示，露出n型装置区2200的源极/漏极区，并以第二图案化虚置间隔物225遮住工件200的其余部分。接着使n型装置区2200的源极/漏极区凹陷，让第一间隔物220、第二间隔物222、第二鳍状物204B、与鳍状物间隔物207凹陷。在一些实施例中，与p型装置区2100中的源极/漏极区中的第一间隔物220与第二间隔物222相较，n型装置区2200中的源极/漏极区中的第一间隔物220与第二间隔物222的凹陷程度更大。在一些例子中，量测蚀刻工艺的时间，且n型装置区2200中源极/漏极区的凹陷程度大于p型装置区2100中源极/漏极区的凹陷程度。在这些例子中，p型装置区2100中的第一间隔物220与第二间隔物222具有自隔离结构203延伸的高度H1，而n型装置区2200中的第一间隔物220与第二间隔物222具有自隔离结构203延伸的高度H2。在一些实施例中，高度H1大于高度H2。如下所述，较小的高度H2可让更多应变的间隔物材料接触第二源极/漏极结构232，以施加更多拉伸应力至n型装置区2200的通道区上。
如图11所示，自凹陷的第二鳍状物204B外延成长第二源极/漏极结构232。在一些实施例中，第二源极/漏极结构232包括硅，且可掺杂n型掺质如磷。在图11所示的实施例中，自n型装置区2200的源极/漏极区中凹陷的第二鳍状物204B实质上非方向性地外延成长第二源极/漏极结构232，因此沿着X方向所见的第二源极/漏极结构232为条状。在一些例子中，第二源极/漏极结构232外延成长的条件，造成沿着Z方向的成长速率大于沿着X方向的成长速率。举例来说，外延成长工艺可采用勒沙特列原理，第二源极/漏极结构232的形成方法可包含驱动化学平衡朝向硅沉积的沉积成份，以及驱动化学平衡朝后的蚀刻成份(或剥除成份)。在此例中，硅烷可作为沉积成份，而氯化氢可作为蚀刻成份。藉由控制硅烷与氯化氢的分压，可形成条状的第二源极/漏极结构232。由于虚置鳍状物209之间的第二源极/漏极结构232的形状为条状，对第二源极/漏极结构232下的第一间隔物220与第二间隔物222的途径不受阻挡。在形成第二源极/漏极结构232之后，以干蚀刻、湿蚀刻、或其他合适的蚀刻技术移除第二图案化虚置间隔物225。
第一源极/漏极结构230与第二源极/漏极结构232如图12A与12B所示。钻石形的第一源极/漏极结构230的最宽部分具有第一宽度W1并位于两个虚置鳍状物209之间，且虚置鳍状物209隔有第一空间S1。条状的第二源极/漏极结构232的最宽部分具有第二宽度W2并位于两个虚置鳍状物209之间，且虚置鳍状物209隔有第二空间S2。在一些实施例中，第一宽度W1大于75％的第一空间S1，包括80％的第一空间S1、90％的第一空间S1、或100％的第一空间S1。在一些例子中，第一宽度W1实质上等于第一空间S1。在这些例子中，完全阻碍或挡住对第一源极/及极结构230之下的第一间隔物220与第二间隔物222的途径。在一些实施例中，第二宽度W2小于50％的第二空间S2，包括40％的第二空间S2或30％的第二空间S2。在这些实施例中，未挡住或阻碍对n型装置区2200的源极/漏极区中的第一间隔物220与第二间隔物222的途径。在图12A所示的一些实施例中，第一图案化虚置间隔物224与第二图案化虚置间隔物225的一或两者不形成于第一栅极结构210A与第二栅极结构210B上，以移除第二栅极顶部硬掩膜层214的顶部上的第一间隔物220与第二间隔物222。在这些实施例中，第一栅极结构210A与第二栅极结构210B可包含圆润的顶部(未图示)。
如图1与图13A及13B所示，方法100的步骤112使第二间隔物222凹陷。在步骤112中，选择性地使第二间隔物222凹陷，而不使第一间隔物220凹陷。在一些实施例中，由于第一源极/漏极结构230的钻石形挡住或限制对p型装置区2100中的源极/漏极区中的第一间隔物220与第二间隔物222的途径，实质上不蚀刻第一源极/漏极结构230之下的第二间隔物222。在这些实施例中，由于第二源极/漏极结构232为条状，而不阻挡对n型装置区2200中的源极/漏极区中的第一间隔物220与第二间隔物222的途径，可移除n型装置区2200的源极/漏极区中的第二间隔物。在一些实施例中，步骤112的凹陷步骤可为干蚀刻、湿蚀刻、或其他合适的蚀刻技术。如图13A所示，步骤112使第二间隔物222凹陷，可露出与第一间隔物220(形成于第二栅极结构210B的侧壁上)相邻的第二鳍状物204B。
如图1与图14A及14B所示，方法100的步骤114沉积第三间隔物226于工件200上。在一些实施例中，第三间隔物226的沉积方法采用良好填洞能力的沉积技术。举例来说，可采用原子层沉积以沉积第三间隔物226。如图14A与14B所示，第三间隔物226沉积于第一源极/漏极结构230、第二源极/漏极结构232、第一栅极结构210A上的第一间隔物220的侧壁、第二栅极顶部硬掩膜层214的上表面、与虚置鳍状物209的侧壁上。在图14B所示的一些实施例中，当第一源极/漏极结构230的最宽部分，与虚置鳍状物209之间的空间实质上相等时(比如图12B中的第一宽度W1＝第一空间S1)，将阻挡对第一源极/漏极结构230之下的空间的途径，而不沉积第三间隔物226至第一源极/漏极结构230下的空间中。在这些实施例中，条状的第二源极/漏极结构232造成对n型装置区2200中的源极/漏极区中的第一间隔物220的途径不受限制，且第三间隔物226可填入n型装置区2200的源极/漏极区中的第一间隔物220、第二源极/漏极结构232、与虚置鳍状物209所定义的空间。在一些实施方式中，第三间隔物226可为具有离去基的介电材料，离去基可为氮或碳氢基团，且可由退火移除离去基。在退火时离去基离开第三间隔物226，而第三间隔物226的体积会缩小且可为压缩应变。压缩应变的第三间隔物226可施加拉伸应力至相邻结构上。在一些例子中，第三间隔物226的沉积方法可采用硅烷、三(二甲基胺基)硅烷、烷基硅烷、烷基氯化硅烷、氯化硅烷、氨、联胺、上述组合、或上述衍生物作为前驱物，且沉积温度介于约300℃至约400℃之间。上述沉积的低温度范围会造成第三间隔物226中的原子之间具有较弱键结，且较弱键结使步骤116的退火步骤可移除离去基。在这些例子中，以退火移除离去基之后，第三间隔物226可包含硅、氮、氧、碳、与氢，且可因收缩而压缩应变。在一些实施例中，第三间隔物226的组成可为低温氮化硅层，其沉积温度介于约300℃至约400℃之间，其低于沉积一般氮化硅层所用的温度范围(介于500℃至600℃之间)。在一些实施方式中，第三间隔物226的厚度可介于约3nm至约6nm之间。
如图1与图15A及15B所示，方法100的步骤116退火第三间隔物226以使其应变。在一些实施例中，步骤116的退火温度足以移除第三间隔物226中的离去基，并使其压缩应变。在一些实施方式中，步骤116的退火温度介于约700℃至约850℃之间。在一些例子中，步骤116的退火时间可介于约30分钟至约2小时之间。在步骤116的退火之后，可移除离去基会留下气隙或袋状，使第三间隔物226转变为孔洞状。在一些实施例中，步骤116的退火之后的第三间隔物226，其介电常数大于或等于5。此外，在步骤116的退火之后，第三间隔物226的组成可为氮化硅、氧化硅、或掺杂碳氢化物的氮氧化硅。
如图1与图16A及16B所示，方法100的步骤118使退火的第三间隔物226凹陷。在一些实施例中，对工件200进行蚀刻，使退火的第三间隔物226拉回或凹陷。在这些实施例中，步骤118的蚀刻可为干蚀刻、湿蚀刻、或其他合适的蚀刻技术。在图16A与16B所示的实施例中，使退火的第三间隔物226凹陷，并实质上不蚀刻第一栅极结构210A与第二栅极结构210B上的第一间隔物220、第一源极/漏极结构230、第二源极/漏极结构232、与虚置鳍状物209。如图13A、13B、14A、14B、15A、15B、16A、与16B以及步骤112、114、116、与118所示，将n型装置区2200的源极/漏极区中的第二间隔物222置换成退火的第三间隔物226。如上所述，退火的第三间隔物226为压缩应变，其可称作应变的间隔物。在此意义下，步骤112、114、116、与118将非应变的第二间隔物222，置换成应变的间隔物如退火的第三间隔物226。
如图16B所示，应变的间隔物如退火的第三间隔物226，实质上填入第二源极/漏极结构232与虚置鳍状物209之间的空间，并施加拉伸应力于第二源极/漏极结构232及虚置鳍状物209上。与此相较，虽然位于顶部的应变的间隔物(如退火的第三间隔物226)面对第一源极/漏极结构230的表面，应变的间隔物(如退火的第三间隔物226)不会填入第一源极/漏极结构230之下的空间。如此一来，退火的第三间隔物226未施加、施加少量、或施加可忽略的应力至第一源极/漏极结构230。电脑模拟与实验结果显示，压缩应变的第三间隔物226可施加拉伸应力于第二源极/漏极结构232上，其施加拉伸应力于n型装置区2200中的通道区上。n型装置区2200中的通道区中的此拉伸应力会改良电子迁移率，其可增加漏极电流与速度。不过p型装置区不会出现相同状况。p型装置区2100的通道区中的拉伸应力，会造成电洞迁移率下降，进而劣化p型装置区2100。由于p型装置区2100中具有钻石形的第一源极/漏极结构230，且n型装置区2200中具有条状的第二源极/漏极结构，此处所述的方法与装置可施加应力/应变至n型装置区2200中的通道区以改善效能，并维持p型装置区2100中的通道区效能。
如图1与图17A及17B所示，方法100的步骤120沉积低介电常数的介电层228于工件200上。在一些实施例中，低介电常数的介电层228的组成为低介电常数的介电层，其介电常数介于约2.5至约3.5之间。在一些例子中，低介电常数的介电层228与第二间隔物222的组成可为相同材料。在一些其他例子中，低介电常数的介电层228的组成可为掺杂碳氢的氮氧化硅或碳氮氧化硅。低介电常数的介电层228的目的在于降低栅极结构之间(如第一栅极结构210A与第二栅极结构210B之间)的寄生电容，以及栅极结构与导电结构(如源极/漏极接点)之间的寄生电容。如上所述，退火的第三间隔物226的介电常数介于约5至约6之间，而低介电常数的介电层228的介电常数介于约2.5至约3.5之间。与图15中退火的第三间隔物226相较，图17A的低介电常数的介电层可提供较低的寄生电容。
如图1所示，方法100的步骤122进行后续工艺。这些后续工艺可包括形成层间介电层于工件200上、形成源极/漏极接点、形成栅极接点、以及形成内连线结构。
在本发明一例示性的实施例中，半导体装置包括：p型场效应晶体管与n型场效应晶体管装置。p型场效应晶体管装置包括：第一栅极结构，形成于基板上；第一源极/漏极结构，与第一栅极结构相邻；第一间隔物，位于第一栅极结构的侧壁上并接触第一源极/漏极结构；以及第二间隔物，位于第一间隔物上并接触第一源极/漏极结构与第一栅极结构的侧壁上的第一间隔物的第一部分。n型场效应晶体管包括:第二栅极结构，形成于基板上；第二源极/漏极结构，与第二栅极结构相邻；第一间隔物，位于第二栅极结构的侧壁上并接触第二源极/漏极结构；以及第三间隔物，位于第二源极/漏极结构的侧壁上，并接触第二源极/漏极结构与第二栅极结构的侧壁上的第一间隔物的第二部分。第一间隔物与第二间隔物不同，且第二间隔物与第三间隔物不同。第二源极/漏极结构为条状。
在一些实施例中，第三间隔物施加拉伸应力于第二源极/漏极结构上。在一些实施例中，半导体装置更包括第四间隔物，位于第一栅极结构的侧壁与第二栅极结构的侧壁上。第四间隔物接触第一间隔物、第二间隔物、与第三间隔物。在一些例子中，第四间隔物与第二间隔物的组成为相同的介电材料。在一些实施方式中，第三间隔物的介电常数大于第四间隔物的介电常数。在一些实施例中，第三间隔物包括氮化硅，且第四间隔物包括硅、氧、碳、氢、或氮。在一些例子中，第一源极/漏极结构位于第一虚置鳍状物与第二虚置鳍状物之间，而第二源极/漏极结构位于第三虚置鳍状物与第四虚置鳍状物之间。在一些实施例中，第一虚置鳍状物、第二虚置鳍状物、第三虚置鳍状物、与第四虚置鳍状物接触第一间隔物与第三间隔物。
本发明另一例示性的半导体装置包括p型场效应晶体管与n型场效应晶体管。p型场效应晶体管包括：第一栅极结构，形成于基板上；第一间隔物，位于第一栅极结构的侧壁上；以及非应变间隔物，位于第一间隔物的侧壁上。n型场效应晶体管包括：第二栅极结构，形成于基板上；第一间隔物，位于第二栅极结构的侧壁上；以及应变间隔物，位于第一间隔物的侧壁上。
在一些实施例中，第一间隔物的碳含量大于40％，非应变间隔物的碳含量小于20％，且应变间隔物包括硅与氮。在一些实施例中，半导体装置还可包括：第一虚置鳍状物；第二虚置鳍状物，与第一虚置鳍状物隔有第一距离；第三虚置鳍状物；第四虚置鳍状物，与第三虚置鳍状物隔有第二距离；第一源极/漏极结构，沿着方向位于第一虚置鳍状物与第二虚置鳍状物之间；以及第二源极/漏极结构，沿着方向位于第三虚置鳍状物与第四虚置鳍状物之间。第一源极/漏极结构沿着方向的最宽部分的宽度，实质上等于第一距离。第二源极/漏极结构沿着方向的最宽部分的宽度，小于第二距离。
在一些实施例中，第一源极/漏极结构的下侧部分延伸于非应变间隔物的两部分之间，而该第二源极/漏极结构的下侧部分延伸于应变间隔物的两部分之间。在一些实施例中，半导体装置更包括低介电常数的间隔物位于第一栅极结构与第二栅极结构上。在一些实施方式中，低介电常数的间隔物的介电常数小于应变间隔物的介电常数。
本发明又一实施例的方法包括提供工件。工件包括；p型装置区中的第一鳍状物，第一鳍状物沿着方向位于第一虚置鳍状物与一第二虚置鳍状物之间；n型装置区中的第二鳍状物，第二鳍状物沿着方向位于第三虚置鳍状物与第四虚置鳍状物之间；第一栅极结构，位于第一鳍状物上；以及第二栅极结构，位于第二鳍状物上。方法亦包括沉积第一间隔物于工件上，包括沉积第一间隔物于第一栅极结构与第二栅极结构上；沉积第二间隔物于第一间隔物上；选择性形成第一源极/漏极结构于第一鳍状物上，以与第一栅极结构相邻；选择性形成第二源极/漏极结构于第二鳍状物上，以与第二栅极结构相邻；将n型装置区中的第二间隔物置换成第三间隔物；退火第三间隔物，以施加第三间隔物中的拉伸应力；使退火的第三间隔物凹陷，以露出沉积于第一栅极结构与第二栅极结构上的第一间隔物；以及沉积低介电常数的介电层于第一栅极结构与第二栅极结构上的露出的第一间隔物上。
在一些实施例中，选择性形成第一源极/漏极结构的步骤包括形成钻石形的第一源极/漏极结构。选择性形成第二源极/漏极结构的步骤包括形成条状的第二源极/漏极结构。在一些实施方式中，第一虚置鳍状物与第二虚置鳍状物沿着方向隔有第一距离；其中第三虚置鳍状物与第四虚置鳍状物沿着方向隔有第二距离。第一源极/漏极结构沿着方向的最宽部分的宽度实质上等于第一距离，且第二源极/漏极结构沿着方向的最宽部分的宽度小于第二距离。在一些例子中，第二间隔物与低介电常数的介电层的组成为相同的介电材料。在一些实施例中，置换n型装置区中的第二间隔物的步骤包括：使n型装置区中的第二间隔物凹陷；以及沉积第三间隔物于n型装置区中。在一些实施例中，沉积第三间隔物的温度介于约300℃至约400℃之间。
上述实施例的特征有利于本领域技术人员理解本发明。本领域技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本领域技术人员亦应理解，这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范畴的前提下进行改变、替换、或更动。

Claims (1)

1.一种半导体装置，其特征在于，包括：
一p型场效应晶体管，其包括：
一第一栅极结构，形成于一基板上；
一第一源极/漏极结构，与该第一栅极结构相邻；
一第一间隔物，位于该第一栅极结构的侧壁上并接触该第一源极/漏极结构；以及
一第二间隔物，位于该第一间隔物上并接触该第一源极/漏极结构与该第一栅极结构的侧壁上的该第一间隔物的一第一部分；以及
一n型场效应晶体管，其包括：
一第二栅极结构，形成于该基板上；
一第二源极/漏极结构，与该第二栅极结构相邻；
该第一间隔物，位于该第二栅极结构的侧壁上并接触该第二源极/漏极结构；以及
一第三间隔物，位于该第二源极/漏极结构的侧壁上，并接触该第二源极/漏极结构与该第二栅极结构的侧壁上的该第一间隔物的一第二部分，
其中该第一间隔物与该第二间隔物不同，且该第二间隔物与该第三间隔物不同，
其中该第二源极/漏极结构为条状。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11799019B2 (en) * 2020-02-27 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation feature and manufacturing method thereof
CN113690313A (zh) * 2020-05-18 2021-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US11437494B2 (en) * 2020-08-18 2022-09-06 Nanya Technology Corporation Semiconductor device with graphene-based element and method for fabricating the same
US11721593B2 (en) 2020-09-30 2023-08-08 Tiawan Semiconductor Manufacturing Co., Ltd. Source/drain epitaxial structures for semiconductor devices
US20230067799A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having air gap and method of fabricating thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7820518B2 (en) * 2008-05-29 2010-10-26 Infineon Technologies Ag Transistor fabrication methods and structures thereof
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10403545B2 (en) * 2017-09-28 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Power reduction in finFET structures
US11411095B2 (en) * 2017-11-30 2022-08-09 Intel Corporation Epitaxial source or drain structures for advanced integrated circuit structure fabrication

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