KR100713939B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 콘택 저항의 안정화를 위한 금속-실리사이드막 형성시 이상 산화 현상을 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀지역과 주변지역으로 구획되며, 각 지역에 스페이서를 구비한 게이트 및 접합 영역이 형성된 실리콘기판을 마련하는 단계와, 상기 주변지역의 기판 접합 영역 표면 상에 선택적으로 금속-실리사이드막을 형성하는 단계와, 상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계 및 상기 금속성분이 제거된 금속-실리사이드막 표면에 선택적으로 에피 실리콘막을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1은 종래의 NMOS 영역에서 발생하는 이상산화 현상을 나타낸 도면.
도 2는 종래의 NMOS 영역에서 As 도핑이 코발트-실리사이드막과 본딩되는 모습을 나타낸 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4은 본 발명의 실시예에 따른 코발트-실리사이드막의 형성을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
21: 실리콘기판 22: 게이트
23: 스페이서 24: 접합영역
25: 제1층간절연막 26: 랜딩플러그
27: 제2층간절연막 28: 코발트-실리사이드막
29: 코발트가 제거된 코발트-실리사이드막
30: 에피 실리콘막
31: 에피 실리콘막이 구비된 코발트-실리사이드막
32: 제3층간절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 금속-실리사이드의 이상 산화에 의한 콘택 저항 증가를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
고집적 반도체 소자를 구현함에 있어서, 상·하 패턴들간의 안정적인 콘택(contact)을 확보하는 것도 필수적이다. 이것은, 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않으며 않으며, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
한편, 반도체 소자의 고집적화로 인해 콘택의 크기가 점차 작아지고 있는데, 이에 따라 콘택 저항은 증가하게 된다. 이처럼, 콘택 저항이 증가하게 되면, 소자의 신뢰성 및 고속 구동을 얻지 못하여 소자의 특성을 저하시키게 된다.
이에, 반도체 소자의 고집적화에 따른 콘택 저항의 감소를 위해 게이트 및 접합 영역 표면에 선택적으로 실리사이드(silicide)화 하면서 저항을 낮추기 위한 연구가 진행되었고, Ti-Silicide(티티늄실리사이드), Co-Silicide(코발트실리사이드)등이 개발되면서 효과를 확인할 수 있는 계기를 마련하였다.
그러나, 종래의 콘택 저항의 안정화를 위한 금속-실리사이드 형성시 도 1에서와 같이, PMOS 영역에서는 이상이 없으나, 반면, NMOS 영역에서는 금속-실리사이드의 표면에서 이상 산화가 나타나는 현상을 볼 수 있다.
이러한 현상은, 도 2에 나타낸 바와 같이, NMOS 영역을 형성하기 위한 As의 도핑시 As의 크기가 커 후속 공정시 콘택 안정화가 부족하게 될 경우 산화의 위험성이 증가하게 된다. 즉, 콘택 안정화를 위한 실리사이드 공정시 NMOS 영역에서 Silicide 산화를 방지하기 위한 후속 질화막 및 산화질화막 공정에서 산화되는 문제가 나타나고 있다. 또한, 패턴 양측 사이에 막이 증착함에 따라 스텝 커버리지(step coverage), 오버행(over hang)의 문제와 함께 콘택 사이즈의 감소 영향도 추우 디바이스에서의 문제로 야기될 수 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 금속-실리사이드의 이상 산화를 방지하여 콘택 저항의 안정화를 얻을 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 셀지역과 주변지역으로 구획되며, 각 지역에 스페이서를 구비한 게이트 및 접합 영역이 형성된 실리콘기판을 마련하는 단계; 상기 주변지역의 기판 접합 영역 표면 상에 선택적으로 금속-실리사이드막을 형성하는 단계; 상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계; 및 상기 금속성분이 제거된 금속-실리사이드막 표면에 선택적으로 에피 실리콘막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 금속-실리사이드막은 코발트-실리사이드막인 것을 특징으로 한다.
상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계는, 상기 금속-실리사이드막에 대해 HCl 가스를 플로우하면서 19∼21초 동안 수행하는 것을 특징으로 한다.
상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계는, 상기 금속-실리사이드막의 전체 두께에 1/4∼1/3 두께의 금속-실리사이드막에서 금속성분이 제거되도록 수행하는 것을 특징으로 한다.
상기 에피 실리콘막은 SiH4 및 SiCH4 가스를 사용해서 50∼100Å 두께로 형성하는 것을 특징으로 한다.
상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계와 상기 금속성분이 제거된 금속-실리사이드막 표면에 선택적으로 에피 실리콘막을 형성하는 단계는, PECVD 방법 또는 LPCVD 방법에 따라 수행하는 것을 특징으로 한다.
상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계와 상기 금속성분이 제거된 금속-실리사이드막 표면에 선택적으로 에피 실리콘막을 형성하는 단계는, 400∼600의 온도에서 수행하는 것을 특징으로 한다.
상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계와 상기 금속성분이 제거된 금속-실리사이드막 표면에 선택적으로 에피 실리콘막을 형성하는 단계는, 인-시튜로 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
본 발명의 기술적 원리를 설명하면, 본 발명은 반도체 소자의 고집적화에 따른 콘택 저항의 감소를 위해 기판의 접합 영역 표면에 선택적으로 형성하는 금속-실리사이드막의 이상 산화를 방지하기 위한 반도체 소자의 제조방법으로, 먼저, 스페이서를 구비한 게이트 및 접합 영역이 형성된 실리콘 기판의 접합 영역 표면 상에 금속-실리사이드막을 형성한다. 그런다음, HCl 가스를 플로우(flow)하여 상기 금속-실리사이드막 표면의 금속성분을 제거한 후, 인-시튜로 상기 금속성분이 제거된 금속-실리사이드막 표면에 Si 소오스 가스를 이용하여 선택적으로 에피 실리콘막을 형성한다.
이렇게 하면, 후속 공정에서 금속-실리사이드막에 이상 산화가 발생하는 현상을 방지할 수 있다.
다시말해, 기판의 접합 영역 표면 상에 형성된 금속-실리사이드막에 대해 HCl 가스를 플로우하여 HCl이 금속-실리사이드막의 금속성분을 제거하게 하며, 그리고, 인-시튜로 상기 금속성분이 제거된 금속-실리사이드막 표면에 Si 소오스 가스를 이용하여 선택적으로 에피 실리콘막을 형성한다.
따라서, 후속 공정에서 표면에 에피 실리콘막이 형성된 금속-실리사이드막에 이상 산화가 발생하는 현상을 방지할 수 있다.
그러므로, 본 발명은 금속-실리사이드막의 이상 산화에 의한 콘택 저항 증가를 방지할 수 있으며, 이로 인해, 전기적 특성에서 전류 구동력이 향상되어 소자의 수율 향상을 기대할 수 있다.
자세하게는 도 3a 내지 도 3d를 참조하여, 본 발명의 실시예에 따른 금속-실리사이드막의 이상 산화 현상을 방지할 수 있는 반도체 소자의 제조방법을 설명하도록 한다.
도 3a를 참조하면, 셀지역 및 주변지역의 NMOS 형성 영역으로 구획된 실리콘 기판(21)을 마련한 후, 상기 각 지역에 공지된 공정에 따라 스페이서(23)를 구비한 게이트(22) 및 게이트 양측의 기판 표면 내에 접합 영역(24)을 형성한다.
그런다음, 상기 게이트(22)를 덮도록 기판 전면 상에 제1층간절연막(25)을 증착한 후, 상기 제1층간절연막(25)을 CMP하여 그 표면을 평탄화시키고 나서, 상기 평탄화된 제1층간절연막(25)을 식각하여 셀지역에 형성된 게이트(22) 및 접합영역(24)을 동시에 노출시키는 콘택홀을 형성한다.
다음으로, 상기 콘택홀이 매립되도록 기판(21) 상에 랜딩플러그용 도전막을 증착한 후, 상기 도전막을 CMP하여 셀지역에 랜딩플러그(landing plug, 26)를 형성한다.
이어서, 상기 랜딩플러그(26)를 포함한 기판 전면 상에 제2층간절연막(27)을 증착한 후, 상기 제2층간절연막(27)을 CMP하여 그 표면을 평탄화시킨다. 계속해서, 상기 주변지역 NMOS영역의 평탄화된 제2 및 제1층간절연막(27,25)을 식각하여 주변지역 NMOS영역에 형성된 게이트(22) 및 접합영역(24) 부분을 노출시킨다.
도 3b를 참조하면, 상기 주변지역 NMOS영역의 노출된 접합영역(24)을 포함한 기판의 전면 상에 금속막, 바람직하게는 코발트막을 증착한 후, 기판 결과물에 대해 1차 열처리를 진행하여 주변지역 NMOS영역의 노출된 접합영역(24) 표면 상에 선 택적으로 코발트-실리사이드(CoSi)막을 형성한다.
그런다음, 상기 1차 열처리 진행시 실리콘기판(21)의 실리콘과 반응하지 않은 코발트막을 제거하고 나서, 기판 결과물에 대해 2차 열처리를 진행하여 주변지역 NMOS 영역의 노출된 접합영역(24) 표면 상에 선택적으로 완벽한 코발트-실리사이드막(CoSi2, 28)을 형성한다.
도 3c를 참조하면, 상기 코발트-실리사이드막(28)에 대해 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 400∼600℃의 온도에서 19∼21초 동안 HCl 가스를 플로우(flow)하여 상기 코발트-실리사이드막(CoSi2) 표면의 금속성분, 즉, 코발트(Co)를 제거한다. 이때, 상기 금속성분이 제거된 코발트-실리사이드막(CoSi, 또는, Si, 29)은 코발트-실리사이드막(28) 전체 두께에 1/4∼1/3 두께 정도이다. 즉, 상기 코발트-실리사이막(CoSi2) 표면의 금속성분 제거는 코발트-실리사이드막 전체의 금속성분을 제거하는 것이 아니라, 코발트-실리사이드막 전체 두께 대비 1/4∼1/3 두께의 코발트-실리사이드막에서 금속성분을 제거한다.
도 3d를 참조하면, 인-시튜(in-situ)로 상기 금속성분이 제거된 코발트-실리사이드막(29)의 표면에 SEG(Selective Epitaxial Growth) 공정에 따라 Si를 소오스 가스로 하는 SiH4 및 SiCH4 가스를 사용해서 50∼100Å로 에피 실리콘막(30)을 형성하여 그 표면에 에피 실리콘막(30)이 구비된 코발트-실리사이드막(31)을 형성한다.
여기서, 상기 에피 실리콘막(30)의 형성 조건은, 400∼600℃의 온도에서 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 수행한다.
그런다음, 상기 에피 실리콘막(30)이 형성된 기판 전면 상에 층간절연막(31)을 증착한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명은, HCl 가스를 플로우하여 코발트-실리사이드막의 코발트를 제거하고 나서, 상기 코발트가 제거된 코발트-실리사이드막의 표면에 Si 소오스 가스를 이용하여 에피 실리콘막을 형성한다.
따라서, 후속 공정에서 그 표면에 에피 실리콘막(30)이 형성된 상기 코발트-실리사이드막(31)에 이상 산화 현상이 발생되는 것을 방지할 수 있다.
즉, 본 발명은, 기판의 접합영역 표면에 형성된 코발트-실리사이드막에 대해 HCl 가스 플로우를 이용하여 코발트-실리사이드막 표면의 코발트를 제거시킨다. 그리고 나서, 상기 코발트가 제거된 코발트-실리사이드막의 표면에 선택적으로 에피 실리콘막이 형성함으로서, 후속 공정에서 코발트-실리사이드막이 산소에 노출되어도 에피실리콘막으로 인해 코발트-실리사이드막에 이상 산화의 현상을 방지할 수 있다.
결과적으로, 본 발명은 콘택 저항의 안정화를 위한 금속-실리사이드막 형성시 이상 산화 현상을 방지할 수 있으므로, 이상 산화 현상으로 인한 콘택 저항 증가를 방지할 수 있어 전류 구동력을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 기판의 접합 영역 표면 상에 형성된 금속-실리사이드막에 대해 HCl 가스를 플로하여 금속-실리사이드막의 금속성분을 제거하고 나서, 상기 금속성분이 제거된 금속-실리사이드막 표면에 선택적으로 에피 실리콘막을 형성하게 됨으로서, 후속 공정에서 금속-실리사이드막의 이상 산화 현상을 방지할 수 있다.
따라서, 본 발명은 금속-실리사이드막의 이상 산화에 의한 콘택 저항 증가를 방지할 수 있으며, 이로 인해, 전기적 특성에서 전류 구동력이 향상되어 소자의 수율 향상을 기대할 수 있다.

Claims (8)

  1. 셀지역과 주변지역으로 구획되며, 각 지역에 스페이서를 구비한 게이트 및 접합 영역이 형성된 실리콘기판을 마련하는 단계;
    상기 주변지역의 기판 접합 영역 표면 상에 선택적으로 금속-실리사이드막을 형성하는 단계;
    상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계; 및
    상기 금속성분이 제거된 금속-실리사이드막 표면에 선택적으로 에피 실리콘막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 금속-실리사이드막은 코발트-실리사이드막인 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계는, 상기 금속-실리사이드막에 대해 HCl 가스를 플로우하면서 19∼21초 동안 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계는, 상기 금속-실리사이드막의 전체 두께에 1/4∼1/3 두께의 금속-실리사이드막에서 금속성분이 제거되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 에피 실리콘막은 SiH4 및 SiCH4 가스를 사용해서 50∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계와 상기 금속성분이 제거된 금속-실리사이드막 표면에 선택적으로 에피 실리콘막을 형성하는 단계는, PECVD 방법 또는 LPCVD 방법에 따라 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계와 상기 금속성분이 제거된 금속-실리사이드막 표면에 선택적으로 에피 실리콘막을 형성하는 단계는, 400∼600의 온도에서 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 금속-실리사이드막 표면의 금속성분을 제거하는 단계와 상기 금속성분이 제거된 금속-실리사이드막 표면에 선택적으로 에피 실리콘막을 형성하는 단계는, 인-시튜로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR930003252A (ko) * 1991-07-03 1993-02-24 김광호 반도체 장치의 접촉플러그 제조방법
KR20040018806A (ko) * 2002-08-27 2004-03-04 삼성전자주식회사 금속실리사이드막을 갖는 반도체 소자의 형성방법

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