KR100568114B1 - 다층 채널을 갖는 반도체 소자 및 그 제조 방법 - Google Patents

다층 채널을 갖는 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100568114B1
KR100568114B1 KR1020040014653A KR20040014653A KR100568114B1 KR 100568114 B1 KR100568114 B1 KR 100568114B1 KR 1020040014653 A KR1020040014653 A KR 1020040014653A KR 20040014653 A KR20040014653 A KR 20040014653A KR 100568114 B1 KR100568114 B1 KR 100568114B1
Authority
KR
South Korea
Prior art keywords
layer
epitaxial layer
epitaxial
gate electrode
pair
Prior art date
Application number
KR1020040014653A
Other languages
English (en)
Other versions
KR20050089315A (ko
Inventor
리밍
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040014653A priority Critical patent/KR100568114B1/ko
Publication of KR20050089315A publication Critical patent/KR20050089315A/ko
Application granted granted Critical
Publication of KR100568114B1 publication Critical patent/KR100568114B1/ko

Links

Images

Classifications

    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04F—FINISHING WORK ON BUILDINGS, e.g. STAIRS, FLOORS
    • E04F11/00—Stairways, ramps, or like structures; Balustrades; Handrails
    • E04F11/18—Balustrades; Handrails
    • E04F11/181—Balustrades
    • E04F11/1817—Connections therefor
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04F—FINISHING WORK ON BUILDINGS, e.g. STAIRS, FLOORS
    • E04F11/00—Stairways, ramps, or like structures; Balustrades; Handrails
    • E04F11/18—Balustrades; Handrails
    • E04F11/181—Balustrades
    • E04F11/1817—Connections therefor
    • E04F2011/1819—Connections therefor between balustrade posts and horizontal or sloping balustrade members
    • E04F2011/1821—Connections therefor between balustrade posts and horizontal or sloping balustrade members between balustrade posts and handrails
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04F—FINISHING WORK ON BUILDINGS, e.g. STAIRS, FLOORS
    • E04F11/00—Stairways, ramps, or like structures; Balustrades; Handrails
    • E04F11/18—Balustrades; Handrails
    • E04F11/181—Balustrades
    • E04F11/1817—Connections therefor
    • E04F2011/1823—Connections therefor between balustrade filling members, e.g. balusters or panels, and horizontal or sloping balustrade members
    • E—FIXED CONSTRUCTIONS
    • E04—BUILDING
    • E04F—FINISHING WORK ON BUILDINGS, e.g. STAIRS, FLOORS
    • E04F11/00—Stairways, ramps, or like structures; Balustrades; Handrails
    • E04F11/18—Balustrades; Handrails
    • E04F2011/1885—Handrails or balusters characterized by the use of specific materials
    • E04F2011/1889—Handrails or balusters characterized by the use of specific materials mainly of metal

Landscapes

  • Engineering & Computer Science (AREA)
  • Architecture (AREA)
  • Civil Engineering (AREA)
  • Structural Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

다층 채널을 갖는 반도체 소자 및 그 제조 방법을 개시한다. 이 반도체 소자는 반도체 기판 상에 형성되고, 서로 이격된 복수의 채널층; 상기 복수의 채널층의 양측의 상기 반도체 기판 상에 각각 형성되어 상기 채널층들과 연결되며 평평한 상부면을 갖는 한쌍의 소오스/드레인 영역들; 상기 복수의 채널층들 중 최상층에 위치하는 채널층의 상부 및 상기 채널층들 사이를 가로지르는 게이트 전극; 및 상기 게이트 전극과 상기 채널층들 사이에 개재된 게이트 절연막을 구비한다. 이때 상기 한쌍의 소오스/드레인 영역들은 적어도 한쌍의 차례로 적층된 제 1 에피택시얼층 및 제 2 에피택시얼층을 구비하는 것을 특징으로 한다.
Figure 112004009105542-pat00001
다층 채널

Description

다층 채널을 갖는 반도체 소자 및 그 제조 방법{Semiconductor devices having multiple channels and methods of forming the same}
도 1a은 본 발명의 바람직한 실시예에 따른 다층 채널을 갖는 반도체 소자의 사시도를 나타낸다.
도 1b는 도 1a의 사시도를 I-I’라인을 따라 취해진 단면도이다.
도 1c는 도 1a의 사시도를 II-II’라인을 따라 취해진 단면도이다.
도 2a 내지 도 13a는 본 발명의 바람직한 실시예에 따른 도 1a의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 사시도들이다.
도 2b 내지 도 13b는 각각 도 2a 내지 도 13a를 I-I’라인을 따라 취해진 단면도들이다.
도 2c 내지 도 13c는 각각 도 2a 내지 도 13a를 II-II’라인을 따라 취해진 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판 5: 웰
7, 9, 27: 에피택시얼층 11: 소자분리막
13, 15, 17: 절연막 21, 29: 마스크층
19, 42, 44: 스페이서 38: 게이트 절연막
40: 게이트 전극 46: 금속실리사이드막
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 다층 채널을 구비하는 반도체 소자 및 그 형성 방법에 관한 것이다.
트랜지스터의 크기가 줄어들고, 구동전압이 낮아짐에 따라 트랜지스터의 출력전류가 낮아진다. 또한, 트랜지스터의 채널 길이가 짧아짐으로 인해 단채널효과가 발생하고, 누설전류가 증가하는 문제를 유발한다. 최근에는 이를 극복하기 위한 구조로 게이트 올 어라운드 트랜지스터 및 소이형 트랜지스터 등 다양한 트랜지스터 구조가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는 제한된 면적에서 높은 출력전류를 얻을 수 있는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 누설전류를 발생을 최소화할 수 있는 반도체 소자 및 그 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 소자는 반도체 기판 상에 형성되고, 서로 이격된 복수의 채널층; 상기 복수의 채널층의 양측의 상기 반도체 기판 상에 각각 형성되어 상기 채널층들과 연결되며 평평한 상부면을 갖는 한쌍의 소오스/드레인 영역들; 상기 복수의 채널층들 중 최상층에 위치하는 채널층의 상부 및 상기 채널층들 사이를 가로지르는 게이트 전극; 및 상기 게이트 전극과 상기 채널층들 사이에 개재된 게이트 절연막을 구비한다. 이때 상기 한쌍의 소오스/드레인 영역들은 적어도 한쌍의 차례로 적층된 제 1 에피택시얼층 및 제 2 에피택시얼층을 구비하는 것을 특징으로 한다.
상기 반도체 소자에 있어서, 상기 제 1 에피택시얼층은 바람직하게는 실리콘게르마늄이며, 상기 제 2 에피택시얼층은 단결정 실리콘이다. 상기 한쌍의 소오스/드레인 영역은 상기 적어도 한쌍의 차례로 적층된 제 1 에피택시얼층 및 제 2 에피택시얼층을 관통하여 상기 반도체 기판과 연결되는 제 3 에피택시얼층을 더 구비할 수 있다. 이때 상기 제 3 에피택시얼층은 바람직하게는 단결정 실리콘이다.
상기 반도체 소자는 상기 한쌍의 소오스/드레인 영역들 상부 및 상기 게이트 전극의 최상부에 위치하는 금속실리사이드막을 더 구비할 수 있다. 또한 상기 복수의 채널층 중 최상층의 채널층 상부의 상기 게이트 전극의 측벽과 상기 게이트 전극의 일측의 상기 소오스/드레인 영역들의 상부를 일부 덮는 L자형 스페이서; 및 상기 L자형 스페이서를 덮는 절연 스페이서를 더 구비할 수 있다. 상기 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층을 차례로 관통하여 상기 반도체 기판과 연결도록 소자분리막이 위치할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다. 먼저, 반도체 기판 상에 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층을 차례로 적층한다. 상기 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층을 관통하여 상기 반도체 기판과 연결되는 소자분리막을 형성하여 상기 소자분리막으로 둘러싸이는 활성 영역을 한정한다. 상기 소자분리막을 구비하는 반도체 기판 상에 상기 활성영역과 상기 소자분리막을 가로지르되 상부에 더미 캐핑막으로 덮이는 더미 게이트 패턴을 형성한다. 상기 더미 게이트 패턴과 상기 더미 캐핑막의 측벽을 덮는 더미 스페이서를 형성한다. 제 1 마스크층을 적층하고 평탄화하여 더미 캐핑막을 제거하여 상기 더미 게이트 패턴을 노출시키는 동시에 상기 더미 스페이서의 상부를 일부 제거한다. 상부가 일부 제거된 상기 더미 스페이서를 제거하여 상기 더미 게이트 패턴 양측의 상기 활성 영역과 상기 소자분리막을 노출시킨다. 상기 더미 게이트 패턴과 상기 제 1 마스크층을 식각 마스크로 이용하여 상기 활성 영역의 상기 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층을 식각하여 상기 반도체 기판의 소정 부분을 노출시키는 제 1 리세스된 영역을 형성한다. 제 3 에피택시얼층을 성장시키어 상기 제 1 리세스된 영역을 채우는 동시에 상기 활성 영역을 덮는다. 제 2 마스크층을 적층하고 평탄화하여 상기 더미 게이트 패턴을 노출시킨다. 상기 노출된 더미 게이트 패턴을 제거하여 상기 제 2 에피택시얼층의 상부면 및 상기 제 3 에피택시얼층의 측면을 노출시킨다. 상기 제 2 마스크층을 식각 마스크로 이용하여 상기 활성영역을 둘러싸는 상기 소자분리막을 일부 식각하여 상기 적어도 한쌍의 제 1 에피택시얼층 및 상기 제 2 에피택시얼층을 노출시킨다. 상기 노출된 제 1 에피택시얼층을 제거한다. 열산화 공정을 진행하여 상기 노출된 제 2 에피택시얼층의 표면 및 상기 제 3 에피택시얼층의 측면에 게이트 절연막을 형성한다. 게이트 전극막을 적층하고 평탄화하여 상기 제 2 마스크층을 노출시키는 동시에 상기 제 2 에피택시얼층의 상부 및 측면을 덮는 동시에 상기 제 2 에피택시얼층과 상기 반도체 기판 사이를 채우는 게이트 전극을 형성한다. 그리고 상기 제 2 마스크층을 제거하여 상기 소자분리막으로 둘러싸이는 상기 활성영역상의 상기 제 3 에피택시얼층 및 상기 활성영역 및 상기 소자분리막을 가로지르는 게이트 전극을 노출시킨다.
상기 방법에 있어서, 상기 노출된 제 1 에피택시얼층은 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수의 혼합 용액 또는 질산용액을 이용하는 습식식각에 의해 제거될 수 있다. 또는 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물로 이루어지는 그룹에서 선택되는 하나의 기체의 플라즈마를 이용하여 제거될 수 있다.
상기 방법에 있어서, 상기 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층을 형성하기 전에, 상기 반도체 기판 상에 패드 산화막을 형성하고, 상기 패드 산화막 하부의 상기 반도체 기판에 대해 이온주입 공정을 실시하여, 웰(well)을 형성할 수 있다. 그리고 상기 패드 산화막을 제거한다.
상기 더미 게이트 패턴은 차례로 적층된 제 1 절연막 및 제 2 절연막으로 형성되며, 상기 더미 게이트 패턴은 상기 제 2 절연막을 제거하고, 상기 제 1 절연막을 제거하여 제거될 수 있다. 상기 제 1 절연막을 제거하기 전에, 상기 제 1 절연막 하부의 상기 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층에 대해 이온주입 공정을 실시할 수 있다.
상기 제 2 마스크층을 제거한 후, 상기 게이트 전극을 이온주입 마스크로 이용하여 상기 게이트 전극의 양측의 상기 활성영역에 대해 이온주입 공정을 실시할 수 있다. 상기 게이트 전극의 측벽과 상기 게이트 전극의 양측의 상기 제 3 에피택시얼층을 일부 덮는 L자형 스페이서 및 상기 L자형 스페이서를 덮는 절연 스페이서를 형성할 수 있다. 상기 L자형 스페이서 및 상기 절연 스페이서를 형성한 후에, 상기 게이트 전극의 상부 및 상기 L자형 스페이서 양측의 상기 제 3 에피택시얼층에 금속실리사이드막을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a은 본 발명의 바람직한 실시예에 따른 다층 채널을 갖는 반도체 소자의 사시도를 나타낸다. 도 1b는 도 1a의 사시도를 I-I’라인을 따라 취해진 단면도이다. 도 1c는 도 1a의 사시도를 II-II’라인을 따라 취해진 단면도이다.
도 1a, 1b 및 1c를 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판(1) 상에 서로 이격된 복수의 채널층(9a)들을 구비한다. 상기 복수의 채널층(9a)은 불순물이 도핑된 단결정 실리콘으로 이루어질 수 있다. 상기 복수의 채널층(9a)들의 양측의 상기 반도체 기판(1) 상에 각각 형성되어 상기 채널층(9a)들과 연결되며 평평한 상부면을 갖는 한쌍의 소오스/드레인 영역들이 위치하는데 상기 소오스/드레인 영역들은 적어도 한쌍의 차례로 적층된 제 1 에피택시얼층(7) 및 제 2 에피택시얼층(9)을 구비한다. 상기 소오스/드레인 영역들은 상기 적어도 한쌍의 차례로 적층된 상기 제 1 에피택시얼층(7)과 상기 제 2 에피택시얼층(9)을 관통하여 상기 반도체 기판(1)과 연결되는 제 3 에피택시얼층(27)을 더 구비한다. 상기 제 1 에피택시얼층(7)은 불순물이 도핑된 실리콘 게르마늄으로 이루어질 수 있다. 상기 제 2 및 제 3 에피택시얼층(9, 27)은 불순물이 도핑된 단결정 실리콘으로 이루어질 수 있다. 상기 제 1 내지 제 3 에피택시얼층(7, 9, 27)에 도핑된 불순물은 같은 종류의 불순물이다. 게이트 전극(40)은 상기 복수의 채널층(9a)들 중 최상층에 위치하는 채널층(9a)의 상부 및 상기 채널층(9a)들 사이를 가로지른다. 상기 게이트 전극(40)과 상기 채널층(9a)들 사이에 게이트 절연막(38)이 개재된다. 상기 게이트 절연막(38)은 열산화막으로 이루어질 수 있다. 상기 게이트 절연막(38)은 상기 제 3 에피택시얼층(38)과 상기 게이트 전극(40) 사이에도 개재된다.
최하층에 위치하는 상기 제 1 에피택시얼층(7)과 상기 게이트 절연막(38) 하부에 웰(5)이 위치한다. 최상층에 위치하는 상기 채널층(9a) 상의 상기 게이트 전극(40)의 측벽과 상기 게이트 전극(40)의 양측의 상기 소오스/드레인 영역을 일부 덮도록 L자형 스페이서(42)가 위치하며, 상기 L자형 스페이서(42)는 절연 스페이서(44)로 덮인다. 상기 L자형 스페이서(42)은 바람직하게는 실리콘 산화막으로 이루어지며, 상기 절연 스페이서(44)는 바람직하게는 실리콘 질화막으로 이루어진다. 상기 게이트 전극(40)의 상부 및 상기 스페이서(42, 44)들로 덮이지 않고 노출된 상기 소오스/드레인 영역들 상부에 금속실리사이드막(46)이 위치하여 트랜지스터의 저항을 낮춘다. 상기 스페이서(42, 44)들은 연장되어 상기 게이트 전극(40)의 상부의 금속 실리사이드막(46)의 측벽을 덮는다. 소자분리막(11)이 상기 적어도 한쌍의 제 1 및 제 2 에피택시얼층(7, 9)들을 관통하여 상기 반도체 기판(1)과 연결되며 상기 소오스/드레인 영역들을 구비하는 활성영역(미도시)을 둘러싼다. 상기 게이트 전극(40)은 상기 활성 영역과 상기 소자분리막(11)을 가로지르도록 위치한다.
본 발명에 따른 반도체 소자, 즉 트랜지스터의 게이트 전극(40)과 소오스/드레인 영역들에 각각 전압이 인가되면, 상기 채널층(9a) 내부에서 상기 게이트 절연막(38)과 인접하는 부분에 채널이 형성된다. 통상적인 트랜지스터에서는 게이트 전압이 인가될 때 하나의 채널이 형성되고, 게이트 올 어라운드 트랜지스터는 게이트가 둘러싸고 있는 2면 또는 3면에 채널이 형성된다. 이에 비하여 본 발명에 따른 트랜지스터는 적층되는 채널층(9a)의 수에 따라 다수의 채널이 형성되기 때문에 트랜지스터의 점유 면적에 구애받지 않고, 트랜지스터의 구동 전류(driving current)를 높일 수 있다.
또한 본 발명에 따른 반도체 소자의 소오스/드레인 영역은 평평한 상부면을 갖기에 후속의 일반적인 공정들을 진행하기에 매우 용이하다. 즉, 평평한 상부면으로 인해 이온주입 공정, 스페이서(42, 44)를 형성하는 공정, 및 금속실리사이드막(46)을 형성하는 공정 등이 매우 용이하며, 후속으로 일반적인 층간절연막(미도시)을 적층하고 콘택플러그(미도시)를 형성하는 공정들을 진행하기에 매우 용이하다.
도 2a 내지 도 13a는 본 발명의 바람직한 실시예에 따른 도 1a의 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 사시도들이다. 도 2b 내지 도 13b는 각각 도 2a 내지 도 13a를 I-I’라인을 따라 취해진 단면도들이다. 도 2c 내지 도 13c는 각각 도 2a 내지 도 13a를 II-II’라인을 따라 취해진 단면도들이다.
도 2a, 2b 및 2c를 참조하면, 반도체 기판(1) 상에 패드산화막(3)을 적층한다. 상기 패드산화막(3)은 열산화막 또는 CVD 산화막일 수 있다. 도시하지는 않았지만, 상기 패드산화막(3) 상에 포토레지스트 패턴 또는 하드마스크 패턴 등을 형성하여 웰 형성을 위한 영역을 한정한다. 상기 포토레지스트 패턴 또는 상기 하드마스크 패턴등을 이온주입 마스크로 이용하여 상기 패드 산화막(3) 하부의 상기 반도체 기판(1) 내에 불순물을 주입하여 웰(5)을 형성한다. 상기 포토레지스트 패턴 또는 상기 하드마스크 패턴등을 제거한다.
도 3a, 3b 및 3c를 참조하면, 상기 패드산화막(3)을 제거한다. 상기 패드산화막(3)은 불산등을 이용하여 제거할 수 있다. 상기 웰(5)이 형성된 상기 반도체 기판 상에 적어도 한쌍의 제 1 에피택시얼층(7) 및 제 2 에피택시얼층(9)을 차례로 성장시킨다. 본 실시예에서는 2쌍의 에피택시얼층(7, 9)들을 성장시킨다. 이는 공정 조건에 따라 변경될 수 있다. 상기 제 1 에피택시얼층(7)은 실리콘 게르마늄(SiGe)으로 형성될 수 있으며, 상기 제 2 에피택시얼층(9)은 실리콘 단결정으로 형성될 수 있다.
도 4a, 4b 및 4c를 참조하면, 상기 제 2 에피택시얼층(9), 상기 제 1 에피택시얼층(7) 및 상기 반도체 기판(1)의 소정 두께를 차례로 식각하여 트렌치(미도시)를 형성한 후, 상기 트렌치를 절연물질로 채우고 평탄화하여 활성영역(10)을 한정하는 소자분리막(11)을 형성한다. 상기 소자분리막(11)은 상기 활성영역(10)을 둘러싸도록 형성된다. 상기 소자분리막(11)은 일반적인 얕은 트렌치 격리(Shallow trench isolation) 형성 방법으로 형성할 수 있다.
도 5a, 5b 및 5c를 참조하면, 상기 소자분리막(11)이 형성된 상기 반도체 기판(1)의 전면 상에 제 1 절연막(13), 제 2 절연막(15) 및 제 3 절연막(17)을 차례로 적층한다. 상기 제 1 절연막(13) 및 상기 제 3 절연막(17)은 바람직하게는 실리콘 질화막으로 형성되며, 상기 제 2 절연막(15)은 바람직하게는 실리콘산화막으로 형성된다. 상기 제 3 절연막(17) 및 상기 제 2 절연막(15)을 차례로 패터닝하여, 상기 제 1 절연막(13)을 노출시킨다. 그리고 더미스페이서막(19)을 적층하고, 이방성으로 식각하여, 패터닝된 상기 제 3 절연막(17)과 상기 제 2 절연막(15)의 측벽을 덮는 더미스페이서(19)를 형성한다. 상기 더미스페이서막(19)은 바람직하게는 폴리실리콘 또는 비정질(amorphous) 실리콘으로 형성할 수 있다.
도 6a, 6b 및 6c를 참조하면, 상기 더미스페이서(19)가 형성된 상기 반도체 기판(1)의 전면 상에 제 1 마스크막(21)을 적층하고 평탄화하여 상기 제 3 절연막(17)을 제거하고 상기 제 2 절연막(15)을 노출시킨다. 이때 상기 더미스페이서(19)의 상부도 일부 제거되며 노출된다. 상기 제 1 마스크막(21)은 바람직하게는 상기 제 3 절연막(17)과 동일한 막으로써 실리콘질화막으로 형성될 수 있다. 노출된 상기 더미스페이서(19)를 제거한다. 상기 더미스페이서(19)는 과산화수소(H2O2), 수산화나트륨(NaOH) 및 수산화칼륨(KOH)을 포함하는 그룹에서 선택되는 적어도 하나의 물질을 포함하는 용액을 사용하는 습식 식각으로 제거될 수 있다. 상기 더미스페이서(19)의 제거로 상기 패터닝된 상기 제 2 절연막(15)의 측벽과 그 하부의 상기 제 1 절연막(13)이 노출된다. 패터닝된 상기 제 2 절연막(15)을 식각 마스크로 이용하여 이방성 식각을 진행하여 상기 제 1 절연막(13)을 식각하여 상기 제 2 에피택시얼층(9)을 노출시키는 더미스페이서그루브(23)를 형성한다. 이때 상기 제 1 마스크막(21)의 상부도 상기 제 1 절연막(13)의 두께만큼 제거된다. 상기 더미스페이서그루브(23)는 도 6a에서 알 수 있듯이, 상기 활성영역(10)의 상기 제 2 에피택시얼층(9) 뿐만 아니라 상기 소자분리막(11)도 노출시킨다. 이로써, 상기 활성영역(10)을 둘러싸는 상기 소자분리막(11)의 상부를 가로지르는 더미 게이트 패턴이 패터닝된 상기 제 1 절연막(13)과 상기 제 2 절연막(15)으로 형성될 수 있다.
도 7a, 7b 및 7c를 참조하면, 패터닝된 상기 제 1 절연막(13)과 상기 제 2 절연막(15)으로 이루어진 상기 더미 게이트 패턴과 상기 제 2 마스크막(21)을 식각마스크로 이용하여 상기 더미스페이서그루브(23)에 의해 노출된 상기 활성영역(10)의 막들을 차례로 식각한다. 이때 상기 제 2 에피택시얼층(9), 상기 제 1 에피택시얼층(7) 및 상기 반도체 기판(1)의 소정두께가 차례로 식각되어 에피홀(25)이 형성된다. 상기 식각과정에서 상기 소자분리막(11)은 식각되지 않는다. 상기 제 1 마스크막(21)을 제거하여 상기 제 1 마스크막 하부(21)의 상기 제 2 에피택시얼층(9) 및 상기 소자분리막(11)을 노출시킨다. 상기 제 1 마스크막(21)은 이방성 식각으로 제거될 수 있다.
도 8a, 8b 및 8c를 참조하면, 상기 에피홀(25)에 의해 노출된 상기 제 2 에피택시얼층(9), 상기 제 1 에피택시얼층(7) 및 상기 반도체 기판(1)의 표면으로부터 제 3 에피택시얼층(27)을 성장시키어 상기 에피홀(25)을 채운다. 상기 제 3 에피택시얼층(27)은 최상층의 상기 제 2 에피택시얼층(9)의 표면을 덮도록 형성된다. 상기 제 3 에피택시얼층(27)은 상기 에피홀(25)의 폭의 1/2의 두께를 갖도록 성장될 수 있다. 상기 제 3 에피택시얼층(27)은 바람직하게는 실리콘 단결정으로 이루어진다. 상기 제 3 에피택시얼층(27)이 형성된 상기 반도체 기판(1)의 전면 상에 제 2 마스크막(29)을 형성한다. 상기 제 2 마스크막(29)은 상기 제 1 마스크막(21)과 동일하게 실리콘질화막으로 형성될 수 있다. 상기 제 2 마스크막(29)에 대해 평탄화 공정을 진행하여 상기 더미 게이트 패턴을 이루는 상기 제 2 절연막(15)을 노출시킨다. 그리고 상기 제 2 절연막(15)을 제거한다. 상기 제 2 절연막(15)은 불산을 이용하는 습식 식각으로 제거될 수 있다. 이때 상기 제 2 절연막(15)의 하측벽을 일부 덮는 상기 제 3 에피택시얼층(27)이 일부 노출될 수 있다. 상기 제 2 절연막(15)이 제거되어 그 하부의 제 1 절연막(13)을 노출시키는 그루브(31)가 형성된다. 상기 제 2 마스크막(29)을 이온주입 마스크로 이용하여 상기 제 1 절연막(13) 하부의 제 1 에피택시얼층(7) 및 제 2 에피택시얼층(9)에 대해 채널이온주입 공정을 진행한다. 이로써 상기 제 2 에피택시얼층(9)은 채널층(9a)으로 바뀐다.
도 9a, 9b 및 9c를 참조하면, 상기 제 1 절연막(13)을 제거한다. 이때 상기 제 2 마스크막(29)도 상기 제 1 절연막(13)의 두께만큼 제거된다. 이로써 상기 그루브(31)에 채널층(9a)과 상기 소자분리막(11)이 노출된다. 상기 제 2 마스크막(29)을 식각마스크로 이용하여 상기 노출된 소자분리막(11)을 소정 두께 식각한다. 이로써, 상기 채널층(9a), 상기 제 1 에피택시얼층(7) 및 웰(5)을 포함하는 반도체 기판(1)을 일부 노출시키는 창(33)이 형성된다.
도 10a, 10b 및 10c를 참조하면, 상기 창(33)에 의해 노출되는 상기 제 1 에피택시얼층(7)을 선택적으로 제거한다. 상기 노출된 제 1 에피택시얼층(7)은 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수의 혼합 용액 또는 질산용액을 이용하는 습식식각에 의해 제거될 수 있다. 또는 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물로 이루어지는 그룹에서 선택되는 하나의 기체의 플라즈마를 이용하여 제거될 수 있다. 상기 제 1 에피택시얼층(7)이 제거됨으로써 상기 채널층(9a)의 표면을 노출시키는 통로(35)가 형성된다.
도 11a, 11b 및 11c를 참조하면, 열산화 공정을 진행하여 상기 통로(35)와 상기 그루브(31)에 의해 노출된 상기 채널층(9a)의 표면, 상기 제 3 에피택시얼층(27)의 표면, 및 상기 웰(5)을 포함하는 상기 반도체 기판(1)의 표면에 열산화막(38)을 형성한다. 상기 열산화막(38)은 게이트 절연막으로써 사용된다.
도 12a, 12b 및 12c를 참조하면, 게이트 전극막을 형성하여 상기 통로(35), 상기 창(33) 및 상기 그루브(31)를 채우고, 평탄화하여 상기 제 2 마스크막(29)을 노출시키는 동시에 게이트 전극(40)을 형성한다. 상기 게이트 전극(40)은 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 상기 게이트 전극막은 바람직하게는 화학기상증착(Chemical vapor deposition) 또는 원자박막증착(Atomic layer deposition) 방법으로 형성될 수 있다. 구체적으로, 상기 게이트 전극막으로 폴리실리콘을 적층하는 동시에 불순물을 도핑하여 상기 통로(35), 상기 창(33) 및 상기 그루브(31)를 채우고, 평탄화하여 상기 제 2 마스크막(29)을 노출시키고 상기 게이트 전극(40)을 형성한다. 또는 상기 게이트 전극막으로 폴리실리콘을 적층하여 상기 통로(35), 상기 창(33) 및 상기 그루브(31)를 채우고, 상기 폴리실리콘막의 상부를 일부 평탄화한다음, 불순물을 도핑하고, 다시 나머지 상기 폴리실리콘막을 평탄화하여 상기 제 2 마스크막(29)을 노출시키고 상기 게이트 전극(40)을 형성한다.
도 13a, 13b 및 13c를 참조하면, 상기 제 2 마스크막(29)을 제거한다. 상기 제 2 마스크막(29)은 인산을 이용하는 습식 식각으로 제거될 수 있다. 또는 상기 제 2 마스크막(29)은 이방성 건식 식각으로 제거될 수 있다. 이로써, 상기 게이트 전극(40), 상기 제 3 에피택시얼층(27) 및 상기 소자분리막(11)이 노출된다. 재산화 공정을 실시하여 상기 식각 과상기 게이트 전극(40)의 표면의 식각 손상을 치유할 수 있다.
후속으로, 상기 게이트 전극(40)의 양측의 상기 제 3 에피택시얼층(27), 상기 제 2 에피택시얼층(9) 및 상기 제 1 에피택시얼층(7)에 대해 저농도의 이온주입 공정을 실시하여 LDD(lightly doped drain) 영역(미도시)을 형성한다. 그리고 급속 열처리(Rapid thermal annealing) 공정을 실시하여 주입된 불순물 이온들을 활성화시킬 수 있다. 제 1 스페이서막(미도시)과 제 2 스페이서막(미도시)을 차례로 적층하고 이방성으로 식각하여 상기 게이트 전극(40)의 측벽과 적어도 상기 제 3 에피택시얼층(27)의 표면의 일부를 덮는 도 1a 및 1b의 L자형 스페이서(42)와 상기 L자형 스페이서(42)를 덮는 절연스페이서(44)를 형성한다. 상기 L자형 스페이서(42)는 상기 제 1 스페이서막으로 형성되며 바람직하게는 실리콘산화막으로 형성된다. 상기 절연스페이서(44)는 상기 제 2 스페이서막으로 형성되며 바람직하게는 실리콘 질화막으로 형성된다. 그리고 상기 L자형 스페이서(42)로 덮이지 않은 적어도 상기 제 2 에피택시얼층(9)과 상기 제 1 에피택시얼층(7)에 대해 고농도의 이온주입 공정을 진행하여 소오스/드레인 영역(미도시)들을 형성한다. 그리고 급속 열처리(Rapid thermal annealing) 공정을 실시하여 주입된 불순물 이온들을 활성화시킬 수 있다. 코발트나 니켈 같은 금속막을 콘포말하게 적층하고 실리사이드화 반응을 진행하여 상기 게이트 전극(40)의 상부 및 상기 제 2 에피택시얼층(9)의 상부에 도 1a 내지 1c의 코발트 실리사이드나 니켈 실리사이드와 같은 금속실리사이드막(46)을 형성한다. 미반응된 상기 금속막은 습식 식각등으로 제거된다.
이로써, 도 1a 내지 1c를 통해 개시된 반도체 소자를 형성할 수 있다. 상기 방법에 있어서, 도 5a 내지 5c의 더미 스페이서(19)를 이용하여 후속으로 에피홀(25)을 형성하므로, 상기 에피홀(25) 형성을 위한 포토레지스트 패턴을 형성할 필요가 없어 오정렬이 발생하지 않는다. 또한 소오스/드레인 영역이 평평한 표면을 갖도록 형성되어 이온주입 공정들에서 사영비정(Projected range, Rp)을 조절하기 용이하다. 이로써 좁은 채널 효과(Short channel effect)에 의한 누설전류의 발생을 방지할 수 있다. 또한 상기 평평한 표면 때문에 금속 실리사이드막(46) 형성이 용이하며, 후속의 콘택 플러그 형성시 일반적인 공정을 진행할 수 있어 편리하다.
따라서, 본 발명에 의한 다층 채널을 갖는 반도체 소자 및 그 제조 방법에 의하면, 반도체 소자가 다층 채널을 갖기에, 트랜지스터의 점유 면적에 구애받지 않고, 트랜지스터의 구동 전류(driving current)를 높일 수 있다. 또한 본 발명에 따른 반도체 소자의 소오스/드레인 영역은 평평한 상부면을 갖기에 이온주입 공정, 스페이서를 형성하는 공정, 금속실리사이드막을 형성하는 공정 및 콘택플러그를 형성하는 공정들을 진행하기에 매우 용이하다. 또한 상기 방법에서 더미 스페이서를 이용하여 후속으로 에피홀을 형성하므로, 상기 에피홀 형성을 위한 포토레지스트 패턴을 형성할 필요가 없어 오정렬이 발생하지 않는다. 이로써 좁은 채널 효과(Short channel effect)에 의한 누설전류의 발생을 방지할 수 있다.

Claims (20)

  1. 반도체 기판 상에 형성되고, 서로 이격된 복수의 채널층;
    상기 복수의 채널층의 양측의 상기 반도체 기판 상에 각각 형성되어 상기 채널층들과 연결되며 평평한 상부면을 갖는 한쌍의 소오스/드레인 영역들;
    상기 복수의 채널층들 중 최상층에 위치하는 채널층의 상부 및 상기 채널층들 사이를 가로지르는 게이트 전극; 및
    상기 게이트 전극과 상기 채널층들 사이에 개재된 게이트 절연막을 구비하되,
    상기 한쌍의 소오스/드레인 영역들은 적어도 한쌍의 차례로 적층된 제 1 에피택시얼층 및 제 2 에피택시얼층을 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제 1 에피택시얼층은 실리콘게르마늄이며, 상기 제 2 에피택시얼층은 단결정 실리콘인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 한쌍의 소오스/드레인 영역은 상기 적어도 한쌍의 차례로 적층된 제 1 에피택시얼층 및 제 2 에피택시얼층을 관통하여 상기 반도체 기판과 연결되는 제 3 에피택시얼층을 더 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제 3 에피택시얼층은 단결정 실리콘인 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 한쌍의 소오스/드레인 영역들 상부 및 상기 게이트 전극의 최상부에 위치하는 금속실리사이드막을 더 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 내지 5 항 중 어느 하나의 항에 있어서,
    상기 복수의 채널층 중 최상층의 채널층 상부의 상기 게이트 전극의 측벽과 상기 게이트 전극의 일측의 상기 소오스/드레인 영역들의 상부를 일부 덮는 L자형 스페이서; 및
    상기 L자형 스페이서를 덮는 절연 스페이서를 더 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층을 차례로 관통하여 상기 반도체 기판과 연결되는 소자분리막을 더 구비하는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상에 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층을 차례로 적층하는 단계;
    상기 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층을 관통하여 상기 반도체 기판과 연결되는 소자분리막을 형성하여 상기 소자분리막으로 둘러싸이는 활성 영역을 한정하는 단계;
    상기 소자분리막을 구비하는 반도체 기판 상에 상기 활성영역과 상기 소자분리막을 가로지르되 상부에 더미 캐핑막으로 덮이는 더미 게이트 패턴을 형성하는 단계;
    상기 더미 게이트 패턴과 상기 더미 캐핑막의 측벽을 덮는 더미 스페이서를 형성하는 단계;
    제 1 마스크층을 적층하고 평탄화하여 더미 캐핑막을 제거하여 상기 더미 게이트 패턴을 노출시키는 동시에 상기 더미 스페이서의 상부를 일부 제거하는 단계;
    상부가 일부 제거된 상기 더미 스페이서를 제거하여 상기 더미 게이트 패턴 양측의 상기 활성 영역과 상기 소자분리막을 노출시키는 단계;
    상기 더미 게이트 패턴과 상기 제 1 마스크층을 식각 마스크로 이용하여 상기 활성 영역의 상기 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층을 식각하여 상기 반도체 기판의 소정 부분을 노출시키는 제 1 리세스된 영역을 형성하는 단계;
    제 3 에피택시얼층을 성장시키어 상기 제 1 리세스된 영역을 채우는 동시에 상기 활성 영역을 덮는 단계;
    제 2 마스크층을 적층하고 평탄화하여 상기 더미 게이트 패턴을 노출시키는 단계;
    상기 노출된 더미 게이트 패턴을 제거하여 상기 제 2 에피택시얼층의 상부면 및 상기 제 3 에피택시얼층의 측면을 노출시키는 단계;
    상기 제 2 마스크층을 식각 마스크로 이용하여 상기 활성영역을 둘러싸는 상기 소자분리막을 일부 식각하여 상기 적어도 한쌍의 제 1 에피택시얼층 및 상기 제 2 에피택시얼층을 노출시키는 단계;
    상기 노출된 제 1 에피택시얼층을 제거하는 단계;
    열산화 공정을 진행하여 상기 노출된 제 2 에피택시얼층의 표면 및 상기 제 3 에피택시얼층의 측면에 게이트 절연막을 형성하는 단계;
    게이트 전극막을 적층하고 평탄화하여 상기 제 2 마스크층을 노출시키는 동시에 상기 제 2 에피택시얼층의 상부 및 측면을 덮는 동시에 상기 제 2 에피택시얼층과 상기 반도체 기판 사이를 채우는 게이트 전극을 형성하는 단계; 및
    상기 제 2 마스크층을 제거하여 상기 소자분리막으로 둘러싸이는 상기 활성영역상의 상기 제 3 에피택시얼층 및 상기 활성영역 및 상기 소자분리막을 가로지르는 게이트 전극을 노출시키는 단계를 구비하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 1 에피택시얼층은 실리콘 게르마늄으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 노출된 제 1 에피택시얼층을 제거하는 단계는 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수의 혼합 용액 또는 질산용액을 이용하는 습식식각에 의해 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 9 항에 있어서,
    상기 노출된 제 1 에피택시얼층을 제거하는 단계는 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물로 이루어지는 그룹에서 선택되는 하나의 기체의 플라즈마를 이용하여 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 8 항에 있어서,
    상기 제 2 에피택시얼층 및 상기 제 3 에피택시얼층은 단결정 실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 8 항에 있어서,
    상기 제 1 마스크층 및 상기 제 2 마스크층은 실리콘질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 8 항에 있어서,
    상기 더미 스페이서는 비정질 실리콘 또는 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 8 항에 있어서,
    상기 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층을 형성하기 전에,
    상기 반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 하부의 상기 반도체 기판에 대해 이온주입 공정을 실시하여, 웰을 형성하는 단계; 및
    상기 패드 산화막을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 8 항에 있어서,
    상기 더미 게이트 패턴은 차례로 적층된 제 1 절연막 및 제 2 절연막으로 형성되며,
    상기 더미 게이트 패턴을 제거하는 단계는,
    상기 제 2 절연막을 제거하는 단계; 및
    상기 제 1 절연막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제 16 항에 있어서,
    상기 제 1 절연막을 제거하기 전에,
    상기 제 1 절연막 하부의 상기 적어도 한쌍의 제 1 에피택시얼층 및 제 2 에피택시얼층에 대해 이온주입 공정을 진행하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 8 항에 있어서,
    상기 제 2 마스크층을 제거한 후, 상기 게이트 전극을 이온주입 마스크로 이용하여 상기 게이트 전극의 양측의 상기 활성영역에 대해 이온주입 공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 18 항에 있어서,
    상기 게이트 전극의 측벽과 상기 게이트 전극의 양측의 상기 제 3 에피택시얼층을 일부 덮는 L자형 스페이서 및 상기 L자형 스페이서를 덮는 절연 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제 19 항에 있어서,
    상기 L자형 스페이서 및 상기 절연 스페이서를 형성한 후에,
    상기 게이트 전극의 상부 및 상기 L자형 스페이서 양측의 상기 제 3 에피택시얼층에 금속실리사이드막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020040014653A 2004-03-04 2004-03-04 다층 채널을 갖는 반도체 소자 및 그 제조 방법 KR100568114B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040014653A KR100568114B1 (ko) 2004-03-04 2004-03-04 다층 채널을 갖는 반도체 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040014653A KR100568114B1 (ko) 2004-03-04 2004-03-04 다층 채널을 갖는 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20050089315A KR20050089315A (ko) 2005-09-08
KR100568114B1 true KR100568114B1 (ko) 2006-04-05

Family

ID=37271738

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040014653A KR100568114B1 (ko) 2004-03-04 2004-03-04 다층 채널을 갖는 반도체 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR100568114B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706798B1 (ko) * 2005-09-28 2007-04-12 삼성전자주식회사 실리콘막과 실리콘 게르마늄막이 노출된 기판의 세정 방법및 이를 이용하는 반도체 제조 방법
KR100763542B1 (ko) 2006-10-30 2007-10-05 삼성전자주식회사 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US9614068B2 (en) * 2015-09-02 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529562A (ja) * 1991-07-24 1993-02-05 Mitsubishi Electric Corp Ｆｅｔとその製造方法
WO2000079602A1 (de) 1999-06-22 2000-12-28 Infineon Technologies Ag Mehrkanal-mosfet und verfahren zu seiner herstellung

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0529562A (ja) * 1991-07-24 1993-02-05 Mitsubishi Electric Corp Ｆｅｔとその製造方法
WO2000079602A1 (de) 1999-06-22 2000-12-28 Infineon Technologies Ag Mehrkanal-mosfet und verfahren zu seiner herstellung

Also Published As

Publication number Publication date
KR20050089315A (ko) 2005-09-08

Similar Documents

Publication Publication Date Title
TWI509736B (zh) 半導體結構及其形成方法
JP5107680B2 (ja) 半導体装置
KR101471858B1 (ko) 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US7981750B2 (en) Methods of fabrication of channel-stressed semiconductor devices
JP4628644B2 (ja) 半導体装置の製造方法
JP2004128508A (ja) 多重チャンネルを有するモストランジスター及びその製造方法
KR100639679B1 (ko) 매립 절연막을 구비하는 트랜지스터의 제조방법 및 그에의하여 제조된 트랜지스터
KR20050081268A (ko) 소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체소자 및 그 형성 방법
KR100437011B1 (ko) 금속실리사이드막을 갖는 반도체 소자의 형성방법
US8067799B2 (en) Semiconductor device having recess channel structure and method for manufacturing the same
US7045429B2 (en) Method of manufacturing a semiconductor device
KR100414735B1 (ko) 반도체소자 및 그 형성 방법
CN114256329A (zh) 半导体器件及其形成方法
JP2007027348A (ja) 半導体装置及びその製造方法
KR20090020847A (ko) 스트레인드 채널을 갖는 모스 트랜지스터의 제조 방법 및그에 의해 제조된 모스 트랜지스터
KR100568114B1 (ko) 다층 채널을 갖는 반도체 소자 및 그 제조 방법
KR102613747B1 (ko) 반도체 디바이스 및 방법
JP4887643B2 (ja) 半導体装置およびその製造方法
JP4945910B2 (ja) 半導体装置およびその製造方法
KR20020007866A (ko) 반도체 소자의 제조방법
JP2007142036A (ja) 半導体装置およびその製造方法
JP2006310524A (ja) 半導体装置およびその製造方法
US20220406774A1 (en) Doped well for semiconductor devices
KR100495664B1 (ko) 핀 구조 전계 트랜지스터 형성 방법
KR100467024B1 (ko) 소오스/드레인 영역에 확산 방지막을 구비하는 반도체소자 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee