JPH0529562A - Ｆｅｔとその製造方法 - Google Patents
Ｆｅｔとその製造方法Info
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- JPH0529562A JPH0529562A JP18456691A JP18456691A JPH0529562A JP H0529562 A JPH0529562 A JP H0529562A JP 18456691 A JP18456691 A JP 18456691A JP 18456691 A JP18456691 A JP 18456691A JP H0529562 A JPH0529562 A JP H0529562A
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Abstract
(57)【要約】
【目的】 ＦＥＴでバイポーラトランジスタ並み、ある
いはそれ以上の電流駆動力ｇm を得るためのＦＥＴ構造
とその製造方法を得る。 【構成】 ｎチャネル２内のキャリアの走行方向と垂直
方向（基板深さ方向）に複数のｎチャネル２を並列に有
するとともに、各ｎチャネル２にゲート電極５をそれぞ
れ有する構造とした。
いはそれ以上の電流駆動力ｇm を得るためのＦＥＴ構造
とその製造方法を得る。 【構成】 ｎチャネル２内のキャリアの走行方向と垂直
方向（基板深さ方向）に複数のｎチャネル２を並列に有
するとともに、各ｎチャネル２にゲート電極５をそれぞ
れ有する構造とした。
Description
【０００１】
【産業上の利用分野】本発明は、単一のＦＥＴの電流駆
動力を向上したＦＥＴとその製造方法に関するものであ
る。
動力を向上したＦＥＴとその製造方法に関するものであ
る。
【０００２】
【従来の技術】図４に従来のＭＥＳＦＥＴの断面構造を
示す。この図で、１は半絶縁性基板、２はｎチャネル、
３はｎ+ 層、４はソース電極、５はゲート電極、６はド
レイン電極である。
示す。この図で、１は半絶縁性基板、２はｎチャネル、
３はｎ+ 層、４はソース電極、５はゲート電極、６はド
レイン電極である。
【０００３】図４に示す従来のＭＥＳＦＥＴにおける電
流駆動力ｇm は、式（１）のように記述できる。すなわ
ち、
流駆動力ｇm は、式（１）のように記述できる。すなわ
ち、
【０００４】
【数１】
ここで、Ｌｇ：ゲート長、Ｗｇ：ゲート幅、μ：キャリ
アの移動度、εs：基板の誘電率、ａ：チャネル厚、Ｖ
ｇｓ：ゲート電圧、Ｖth：しきい値電圧。
アの移動度、εs：基板の誘電率、ａ：チャネル厚、Ｖ
ｇｓ：ゲート電圧、Ｖth：しきい値電圧。
【０００５】式（１）から分かるように、ＭＥＳＦＥＴ
における電流駆動力ｇm はｎチャネル２内のキャリア
（電子）の速度と濃度、およびゲートに印加できる電圧
に大きく依存する。また、従来のＦＥＴ構造ではｎチャ
ネル２は単一である。
における電流駆動力ｇm はｎチャネル２内のキャリア
（電子）の速度と濃度、およびゲートに印加できる電圧
に大きく依存する。また、従来のＦＥＴ構造ではｎチャ
ネル２は単一である。
【０００６】
【発明が解決しようとする課題】従来のＭＥＳＦＥＴは
以上のように構成されているので、その電流駆動力ｇm
は単一のチャネル自体の有する電流駆動力ｇm の上限で
制限されており、ゲート長を〜０．１μｍに微細化して
も、例えばＧａＡｓＭＥＳＦＥＴでは１０００ｍＳ／ｍ
ｍ以下と、バイポーラトランジスタの３０００ｍＳ／ｍ
ｍ以上に比べてまだ小さく、ＦＥＴで超高速ＩＣを実現
する上で不十分である等の問題点があった。
以上のように構成されているので、その電流駆動力ｇm
は単一のチャネル自体の有する電流駆動力ｇm の上限で
制限されており、ゲート長を〜０．１μｍに微細化して
も、例えばＧａＡｓＭＥＳＦＥＴでは１０００ｍＳ／ｍ
ｍ以下と、バイポーラトランジスタの３０００ｍＳ／ｍ
ｍ以上に比べてまだ小さく、ＦＥＴで超高速ＩＣを実現
する上で不十分である等の問題点があった。
【０００７】本発明は、上記のような問題点を解消する
ためになされたもので、ＦＥＴでバイポーラトランジス
タ並み、あるいはそれ以上の電流駆動力ｇm が得られる
構造を得ることを目的としており、さらに、そのような
ＦＥＴを得るのに適した製造方法を提供することを目的
とする。
ためになされたもので、ＦＥＴでバイポーラトランジス
タ並み、あるいはそれ以上の電流駆動力ｇm が得られる
構造を得ることを目的としており、さらに、そのような
ＦＥＴを得るのに適した製造方法を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明に係るＦＥＴは、
キャリアの走行方向と垂直方向に複数のチャネルを有す
るとともに、各チャネルにゲートを有する構造にしたも
のである。
キャリアの走行方向と垂直方向に複数のチャネルを有す
るとともに、各チャネルにゲートを有する構造にしたも
のである。
【０００９】本発明に係るＦＥＴの製造方法は、単結晶
金属ゲート層，半導体チャネル層，半導体層間絶縁バッ
ファ層の繰り返し成長を用いるものである。
金属ゲート層，半導体チャネル層，半導体層間絶縁バッ
ファ層の繰り返し成長を用いるものである。
【００１０】
【作用】本発明のＦＥＴでは、複数のチャネルが各々の
ゲートで制御されるので、単一チャネルでの電流駆動力
ｇm の複数倍のｇm が得られる。
ゲートで制御されるので、単一チャネルでの電流駆動力
ｇm の複数倍のｇm が得られる。
【００１１】また、本発明のＦＥＴの製造方法では、金
属ゲート層と半導体チャネル層，半導体層間絶縁バッフ
ァ層を真空中連続成長できるので、複数チャネルの各々
のＦＥＴ部を良好に形成できる。
属ゲート層と半導体チャネル層，半導体層間絶縁バッフ
ァ層を真空中連続成長できるので、複数チャネルの各々
のＦＥＴ部を良好に形成できる。
【００１２】
【実施例】以下、本発明にかかるＦＥＴの一実施例を図
１について説明する。図１において、１は半絶縁性基
板、２はｎチャネル、３はｎ+ 層、４はソース電極、５
はゲート電極、６はドレイン電極、７は半絶縁性バッフ
ァ層、８，８Ａは絶縁領域である。図１において、ｎチ
ャネル２を流れるキャリア（電子）の方向と垂直方向
（基板深さ方向）に単一チャネルのＭＥＳＦＥＴが並列
に存在する。各ＭＳＥＦＥＴのソースｎ+ 領域，ドレイ
ンｎ+ 領域は共通のｎ+ 層３で接続しているので、全体
としての本発明のＦＥＴでは、ドレイン電流および電流
駆動力ｇm は並列に存在する単一チャネルＭＳＥＦＥＴ
の数を乗じた分、増加する。
１について説明する。図１において、１は半絶縁性基
板、２はｎチャネル、３はｎ+ 層、４はソース電極、５
はゲート電極、６はドレイン電極、７は半絶縁性バッフ
ァ層、８，８Ａは絶縁領域である。図１において、ｎチ
ャネル２を流れるキャリア（電子）の方向と垂直方向
（基板深さ方向）に単一チャネルのＭＥＳＦＥＴが並列
に存在する。各ＭＳＥＦＥＴのソースｎ+ 領域，ドレイ
ンｎ+ 領域は共通のｎ+ 層３で接続しているので、全体
としての本発明のＦＥＴでは、ドレイン電流および電流
駆動力ｇm は並列に存在する単一チャネルＭＳＥＦＥＴ
の数を乗じた分、増加する。
【００１３】次に、図１のＦＥＴ構造の製造方法の一実
施例を図について説明する。図２（ａ），（ｂ），図３
（ａ）〜（ｃ）は本発明のＦＥＴ構造の製造方法の一実
施例を示す工程断面図である。これらの図において、１
は前記図１と同じ半絶縁性基板を示し、９はフォトレジ
スト、１０は絶縁注入領域、１１はＮｉ−Ａｌ単結晶
層、１２はｎ−ＧａＡｓ層、１３はｉ−ＧａＡｓ層、１
４はフォトレジスト、１５はホール、１６はｎ+ 注入領
域、１７はｎ+−ＧａＡｓ選択成長層、１８はソース電
極、１９はドレイン電極である。
施例を図について説明する。図２（ａ），（ｂ），図３
（ａ）〜（ｃ）は本発明のＦＥＴ構造の製造方法の一実
施例を示す工程断面図である。これらの図において、１
は前記図１と同じ半絶縁性基板を示し、９はフォトレジ
スト、１０は絶縁注入領域、１１はＮｉ−Ａｌ単結晶
層、１２はｎ−ＧａＡｓ層、１３はｉ−ＧａＡｓ層、１
４はフォトレジスト、１５はホール、１６はｎ+ 注入領
域、１７はｎ+−ＧａＡｓ選択成長層、１８はソース電
極、１９はドレイン電極である。
【００１４】まず、図２（ａ）のように、半絶縁性基板
１上にチャンネル層となるｎ−ＧａＡｓ層１２，ゲート
電極となるＮｉ−Ａｌ単結晶層１１，半導体層間絶縁バ
ッファ層となるｉ−ＧａＡｓ層１３を並列に作るＭＥＳ
ＦＥＴの数の分、繰り返し連続成長する。その後、ＦＥ
Ｔ外部領域を絶縁化するためにＳｉ+ 、その他の注入に
より絶縁注入領域１０を形成する。次に、図２（ｂ）の
ように、ソース，ドレインｎ+ 層相当部にそれぞれホー
ル１５をフォトレジスト１４により形成する。次に、図
３（ａ）のように、ホール１５の作成により露出したＮ
ｉ−Ａｌ単結晶層１１の端面から選択サイドエッチを行
い、各単一チャネルＭＥＳＦＥＴのゲート長を規定す
る。次に、図３（ｂ）のように、加工されたＮｉ−Ａｌ
単結晶ゲートをマスクにｎ+ 注入を行い、ｎ+ 注入領域
１６を形成する。その後、各単一チャネルＭＥＳＦＥＴ
の各ソース・ドレインｎ+ 層を接続するために、ホール
１５にｎ+ ＧａＡｓ層を選択成長して埋め込み、ｎ+ −
ＧａＡｓ選択成長層１７を形成する。そして、図３
（ｃ）のように、ソース電極１８，ドレイン電極１９を
形成して本発明のＦＥＴは完成される。
１上にチャンネル層となるｎ−ＧａＡｓ層１２，ゲート
電極となるＮｉ−Ａｌ単結晶層１１，半導体層間絶縁バ
ッファ層となるｉ−ＧａＡｓ層１３を並列に作るＭＥＳ
ＦＥＴの数の分、繰り返し連続成長する。その後、ＦＥ
Ｔ外部領域を絶縁化するためにＳｉ+ 、その他の注入に
より絶縁注入領域１０を形成する。次に、図２（ｂ）の
ように、ソース，ドレインｎ+ 層相当部にそれぞれホー
ル１５をフォトレジスト１４により形成する。次に、図
３（ａ）のように、ホール１５の作成により露出したＮ
ｉ−Ａｌ単結晶層１１の端面から選択サイドエッチを行
い、各単一チャネルＭＥＳＦＥＴのゲート長を規定す
る。次に、図３（ｂ）のように、加工されたＮｉ−Ａｌ
単結晶ゲートをマスクにｎ+ 注入を行い、ｎ+ 注入領域
１６を形成する。その後、各単一チャネルＭＥＳＦＥＴ
の各ソース・ドレインｎ+ 層を接続するために、ホール
１５にｎ+ ＧａＡｓ層を選択成長して埋め込み、ｎ+ −
ＧａＡｓ選択成長層１７を形成する。そして、図３
（ｃ）のように、ソース電極１８，ドレイン電極１９を
形成して本発明のＦＥＴは完成される。
【００１５】なお、上記実施例では単一のチャネルＦＥ
ＴとしてＭＥＳＦＥＴで説明を行ったが、ＨＥＭＴ，Ｍ
ＩＳＦＥＴ（ＭＯＳＦＥＴ），ＪＦＥＴを用いてもよ
い。また、並列化されるＦＥＴが全部同じである必要は
ない。また、図１と図２，３との対応を示すと、１→
１，２→１２，３→１６，４→１８，５→１１，６→１
９，７→１３，８→１０となる。
ＴとしてＭＥＳＦＥＴで説明を行ったが、ＨＥＭＴ，Ｍ
ＩＳＦＥＴ（ＭＯＳＦＥＴ），ＪＦＥＴを用いてもよ
い。また、並列化されるＦＥＴが全部同じである必要は
ない。また、図１と図２，３との対応を示すと、１→
１，２→１２，３→１６，４→１８，５→１１，６→１
９，７→１３，８→１０となる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
複数のチャネルをチャネル中キャリア走行方向と垂直方
向（基板深さ方向）に並列化したので、基板表面から見
た見かけ上のＦＥＴの電流駆動力は、並列化する数を乗
じた大きさに増加しうる。これにより、ＩＣを構成する
規定面積内に形成されるＦＥＴの電流駆動力は、バイポ
ーラトランジスタ並み以上になり、超高速ＩＣを実現し
うる。
複数のチャネルをチャネル中キャリア走行方向と垂直方
向（基板深さ方向）に並列化したので、基板表面から見
た見かけ上のＦＥＴの電流駆動力は、並列化する数を乗
じた大きさに増加しうる。これにより、ＩＣを構成する
規定面積内に形成されるＦＥＴの電流駆動力は、バイポ
ーラトランジスタ並み以上になり、超高速ＩＣを実現し
うる。
【００１７】また、本発明の製造方法によれば、各単一
チャネルＦＥＴの各構成要素である層を真空連続成長で
形成できるため、上記各ＦＥＴの特性を良好に形成する
ことができる。
チャネルＦＥＴの各構成要素である層を真空連続成長で
形成できるため、上記各ＦＥＴの特性を良好に形成する
ことができる。
【図１】本発明の一実施例によるＦＥＴ構造の断面側面
図である。
図である。
【図２】本発明の一実施例によるＦＥＴ構造の製造方法
を示す工程断面図である。
を示す工程断面図である。
【図３】図２に引き続く工程を示す断面側面図である。
【図４】従来のＦＥＴ構造の断面側面図である。
１ 半絶縁性基板
２ ｎチャネル
３ ｎ+ 層
４ ソース電極
５ ゲート電極
６ ドレイン電極
７ 半絶縁性バッファ層
８ 絶縁領域
９ フォトレジスト
１０ 絶縁注入領域
１１ Ｎｉ−Ａｌ単結晶層
１２ ｎ−ＧａＡｓ層
１３ ｉ−ＧａＡｓ層
１４ フォトレジスト
１５ ホール
１６ ｎ+ 注入領域
１７ ｎ+ ＧａＡｓ選択成長層
１８ ソース電極
１９ ドレイン電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月１１日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【発明が解決しようとする課題】従来のＭＥＳＦＥＴ
は、基板と平行に形成された薄い（〜１００〜２０００
Å）チャネルをキャリアが流れるため、基板と垂直方向
にキャリアが流れる通常のバイポーラトランジスタより
も本質的に電流が少ない。上記のとおり、このＭＥＳＦ
ＥＴの電流駆動力ｇm は単一のチャネル自体の有する電
流駆動力ｇm の上限で制限されており、ゲート長を〜
０．１μｍに微細化しても、例えばＧａＡｓＭＥＳＦＥ
Ｔでは約１０００ｍｓ／ｍｍ以下と、バイポーラトラン
ジスタの３０００ｍｓ／ｍｍ以上に比べてまだ小さく、
ＦＥＴで超高速ＩＣを実現する上で不十分である等の問
題点があった。
は、基板と平行に形成された薄い（〜１００〜２０００
Å）チャネルをキャリアが流れるため、基板と垂直方向
にキャリアが流れる通常のバイポーラトランジスタより
も本質的に電流が少ない。上記のとおり、このＭＥＳＦ
ＥＴの電流駆動力ｇm は単一のチャネル自体の有する電
流駆動力ｇm の上限で制限されており、ゲート長を〜
０．１μｍに微細化しても、例えばＧａＡｓＭＥＳＦＥ
Ｔでは約１０００ｍｓ／ｍｍ以下と、バイポーラトラン
ジスタの３０００ｍｓ／ｍｍ以上に比べてまだ小さく、
ＦＥＴで超高速ＩＣを実現する上で不十分である等の問
題点があった。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【実施例】以下、本発明にかかるＦＥＴの一実施例を図
１について説明する。図１において、１は半絶縁性基
板、２はｎチャネル、３はｎ+ 層、４はソース電極、５
はゲート電極、６はドレイン電極、７は半絶縁性バッフ
ァ層、８，８Ａは絶縁領域である。図１において、ｎチ
ャネル２を流れるキャリア（電子）の方向と垂直方向
（基板深さ方向）に単一チャネルのＭＥＳＦＥＴが並列
に存在する。各ＭＳＥＦＥＴのソースｎ+ 領域，ドレイ
ンｎ+ 領域は共通のｎ+ 層３で接続しているので、全体
としての本発明のＦＥＴでは、ドレイン電流および電流
駆動力ｇm は並列に存在する単一チャネルＭＥＳＦＥＴ
の数を乗じた分、増加する。
１について説明する。図１において、１は半絶縁性基
板、２はｎチャネル、３はｎ+ 層、４はソース電極、５
はゲート電極、６はドレイン電極、７は半絶縁性バッフ
ァ層、８，８Ａは絶縁領域である。図１において、ｎチ
ャネル２を流れるキャリア（電子）の方向と垂直方向
（基板深さ方向）に単一チャネルのＭＥＳＦＥＴが並列
に存在する。各ＭＳＥＦＥＴのソースｎ+ 領域，ドレイ
ンｎ+ 領域は共通のｎ+ 層３で接続しているので、全体
としての本発明のＦＥＴでは、ドレイン電流および電流
駆動力ｇm は並列に存在する単一チャネルＭＥＳＦＥＴ
の数を乗じた分、増加する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】まず、図２（ａ）のように、半絶縁性基板
１上にチャンネル層となるｎ−ＧａＡｓ層１２，ゲート
電極となるＮｉ−Ａｌ単結晶層１１，半導体層間絶縁バ
ッファ層となるｉ−ＧａＡｓ層１３を並列に作るＭＥＳ
ＦＥＴの数の分、繰り返し連続成長する。その後、ＦＥ
Ｔ外部領域を絶縁化するためにＨ+ ，Ｂ+ 、その他の注
入により絶縁注入領域１０を形成する。次に、図２
（ｂ）のように、ソース，ドレインｎ+ 層相当部にそれ
ぞれホール１５をフォトレジスト１４により形成する。
次に、図３（ａ）のように、ホール１５の作成により露
出したＮｉ−Ａｌ単結晶層１１の端面から選択サイドエ
ッチを行い、各単一チャネルＭＥＳＦＥＴのゲート長を
規定する。次に、図３（ｂ）のように、加工されたＮｉ
−Ａｌ単結晶ゲートをマスクにｎ+ 注入を行い、ｎ+ 注
入領域１６を形成する。その後、各単一チャネルＭＥＳ
ＦＥＴの各ソース・ドレインｎ+ 層を接続するために、
ホール１５にｎ+ ＧａＡｓ層を選択成長して埋め込み、
ｎ+ −ＧａＡｓ選択成長層１７を形成する。そして、図
３（ｃ）のように、ソース電極１８，ドレイン電極１９
を形成して本発明のＦＥＴは完成される。
１上にチャンネル層となるｎ−ＧａＡｓ層１２，ゲート
電極となるＮｉ−Ａｌ単結晶層１１，半導体層間絶縁バ
ッファ層となるｉ−ＧａＡｓ層１３を並列に作るＭＥＳ
ＦＥＴの数の分、繰り返し連続成長する。その後、ＦＥ
Ｔ外部領域を絶縁化するためにＨ+ ，Ｂ+ 、その他の注
入により絶縁注入領域１０を形成する。次に、図２
（ｂ）のように、ソース，ドレインｎ+ 層相当部にそれ
ぞれホール１５をフォトレジスト１４により形成する。
次に、図３（ａ）のように、ホール１５の作成により露
出したＮｉ−Ａｌ単結晶層１１の端面から選択サイドエ
ッチを行い、各単一チャネルＭＥＳＦＥＴのゲート長を
規定する。次に、図３（ｂ）のように、加工されたＮｉ
−Ａｌ単結晶ゲートをマスクにｎ+ 注入を行い、ｎ+ 注
入領域１６を形成する。その後、各単一チャネルＭＥＳ
ＦＥＴの各ソース・ドレインｎ+ 層を接続するために、
ホール１５にｎ+ ＧａＡｓ層を選択成長して埋め込み、
ｎ+ −ＧａＡｓ選択成長層１７を形成する。そして、図
３（ｃ）のように、ソース電極１８，ドレイン電極１９
を形成して本発明のＦＥＴは完成される。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (2)
- 【請求項１】半絶縁性基板上にキャリアの走行方向と垂
直方向に並列に複数のチャネルを有し、かつ前記各チャ
ネルに各々ゲートを備えたことを特徴とするＦＥＴ。 - 【請求項２】半絶縁性基板上に半導体結晶層と金属単結
晶層および半導体層間絶縁バッファ層を並列に、作成す
るＦＥＴの数の分繰り返し連続して成長する工程、外部
領域を絶縁化した後、ソース，ドレイン相当部にホール
を形成する工程、このホールの形成により露出した前記
金属単結晶層の端面から選択サイドエッチングにより各
単一チャネルのゲート長を規定する工程、前記ホールを
共通のソース，ドレイン領域となる半導体結晶層を埋め
込んだ後、その上にそれぞれソース電極およびドレイン
電極を形成する工程を含むことを特徴とするＦＥＴの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18456691A JPH0529562A (ja) | 1991-07-24 | 1991-07-24 | Ｆｅｔとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18456691A JPH0529562A (ja) | 1991-07-24 | 1991-07-24 | Ｆｅｔとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0529562A true JPH0529562A (ja) | 1993-02-05 |
Family
ID=16155454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18456691A Pending JPH0529562A (ja) | 1991-07-24 | 1991-07-24 | Ｆｅｔとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471173B1 (ko) * | 2003-05-15 | 2005-03-10 | 삼성전자주식회사 | 다층채널을 갖는 트랜지스터 및 그 제조방법 |
| KR100568114B1 (ko) * | 2004-03-04 | 2006-04-05 | 삼성전자주식회사 | 다층 채널을 갖는 반도체 소자 및 그 제조 방법 |
-
1991
- 1991-07-24 JP JP18456691A patent/JPH0529562A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471173B1 (ko) * | 2003-05-15 | 2005-03-10 | 삼성전자주식회사 | 다층채널을 갖는 트랜지스터 및 그 제조방법 |
| KR100568114B1 (ko) * | 2004-03-04 | 2006-04-05 | 삼성전자주식회사 | 다층 채널을 갖는 반도체 소자 및 그 제조 방법 |
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