KR20050081268A - 소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체소자 및 그 형성 방법 - Google Patents

소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체소자 및 그 형성 방법 Download PDF

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Abstract

채널 영역과 접하는 부분을 제외하고 소오스/드레인 영역을 반도체 기판으로부터 절연시키는 L자형 디플리션 방지막을 구비하는 반도체 소자 및 그 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 더미 게이트 패턴을 형성한다. 상기 더미 게이트 패턴의 양측의 상기 반도체 기판의 일부를 제거하여 상기 더미 게이트 패턴 하부에 돌출된 채널부를 갖는 반도체 기판을 형성한다. 상기 더미 게이트 패턴 양측의 반도체 기판의 표면 및 상기 채널부의 측벽의 일부를 덮는 L자형 희생막 패턴을 형성한다. 상기 채널부의 노출된 측벽, 상기 희생막 패턴과 상기 더미 게이트 패턴의 하측벽을 덮는 에피택시얼층을 형성한다. 상기 에피택시얼층, 상기 L자형 희생막 패턴 및 상기 반도체 기판의 소정 부분을 식각하여 상기 에피택시얼층 및 상기 L자형 희생막 패턴의 측벽을 노출시키는 트렌치를 형성한다. 상기 트렌치에 의해 노출된 상기 L자형 희생막 패턴을 제거한다. 상기 L자형 희생막 패턴이 제거된 통로에 디플리션 방지막을 형성한다. 상기 더미 게이트 패턴을 제거한다. 그리고, 상기 더미 게이트 패턴이 제거된 영역에 게이트 패턴을 형성한다.

Description

소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체 소자 및 그 형성 방법{Semiconductor device having depletion barrier layer at source/drain regions and method of forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 좀 더 상세하게는 소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 짧은 채널 효과(short channel effect)에 따른 펀치 쓰루(punch through), DIBL(drain induced barrier lowering), 및 누설전류(leakage current)등을 해결하는 것이 중요해지고 있다. 짧은 채널 효과에 따른 여러 문제점들을 해결하기 위한 종래의 해결방안으로 SOI(Silicon on insulator) 기판을 사용하나, 이는 제조 단가가 높고 플로팅 바디 효과(floating body effect)의 문제가 있다. 이를 해결하기 위해 다른 종래기술에 따르면 소오스/드레인 영역 밑에 디플리션(depletion)을 방지하기 위하여 매몰 산화막을 부분적으로 삽입하나, 이는 소오스/드레인 영역의 측벽의 수평방향으로 디플리션이 형성되는 것을 막지 못함으로써 좁은 채널 효과에 따른 문제점을 해결하기에 부족하다. 따라서, 채널 영역을 제외하고 소오스/드레인 영역들의 측면과 바닥을 덮는 디플리션 방지막이 필요하다.
따라서, 상기 문제를 해결하기 위하여, 본 발명의 기술적 과제는 짧은 채널 효과를 방지하는 디플리션 방지막이 소오스/드레인 영역에 형성되는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자는 표면으로부터 돌출된 채널부를 구비하는 반도체 기판; 상기 채널부 상부 표면 상에 위치하는 게이트 패턴; 상기 반도체 기판 표면에 형성되고 위쪽으로 연장하여 상기 채널부 측면 일부를 덮는 L자형 디플리션 방지막; 상기 디플리션 방지막 상에 형성되며 상기 노출된 채널부와 접하는 소오스/드레인층; 및 상기 소오스/드레인층과 상기 디플리션 방지막을 차례로 관통하여 상기 반도체 기판의 소정부분에 위치하는 소자 분리막을 구비한다.
상기 디플리션 방지막과 상기 소자 분리막은 바람직하게는 동일한 물질로 이루어진다. 상기 소오스/드레인층은 바람직하게는 불순물이 도핑된 에피택시얼 실리콘으로 이루어진다. 상기 반도체 소자는 상기 게이트 패턴의 상부면과 측면 및 상기 소오스/드레인층의 상부면을 덮는 열산화막을 더 구비할 수 있다. 상기 반도체 소자는 상기 게이트 패턴의 측벽을 덮는 스페이서를 더 구비할 수 있다. 상기 반도체 소자는 상기 게이트 패턴과 상기 스페이서 사이에 개재된 절연 스페이서를 더 구비할 수 있다. 상기 게이트 패턴은 적어도 상기 채널부 표면과 접하는 게이트 절연막과 상기 게이트 절연막 상에 상기 소오스/드레인층과 절연된 게이트 전극을 구비할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다. 먼저, 반도체 기판 상에 더미 게이트 패턴을 형성한다. 상기 더미 게이트 패턴의 양측의 상기 반도체 기판의 일부를 제거하여 상기 더미 게이트 패턴 하부에 돌출된 채널부를 갖는 반도체 기판을 형성한다. 상기 더미 게이트 패턴 양측의 반도체 기판의 표면 및 상기 채널부의 측벽의 일부를 덮는 L자형 희생막 패턴을 형성한다. 상기 채널부의 노출된 측벽, 상기 희생막 패턴과 상기 더미 게이트 패턴의 하측벽을 덮는 에피택시얼층을 형성한다. 상기 에피택시얼층, 상기 L자형 희생막 패턴 및 상기 반도체 기판의 소정 부분을 식각하여 상기 에피택시얼층 및 상기 L자형 희생막 패턴의 측벽을 노출시키는 트렌치를 형성한다. 상기 트렌치에 의해 노출된 상기 L자형 희생막 패턴을 제거한다. 상기 L자형 희생막 패턴이 제거된 통로에 디플리션 방지막을 형성한다. 상기 더미 게이트 패턴을 제거한다. 그리고, 상기 더미 게이트 패턴이 제거된 영역에 게이트 패턴을 형성한다.
상기 방법에 있어서, 상기 더미 게이트 패턴은 다음과 같은 방법으로 형성될 수 있다. 먼저, 상기 반도체 기판 상에 패드 산화막을 형성한다. 상기 패드 산화막 상에 하드 마스크막을 형성한다. 그리고 상기 하드 마스크막과 상기 패드 산화막을 차례로 패터닝하여 차례로 적층된 패드 산화막 패턴과 하드 마스크 패턴을 구비하는 더미 게이트 패턴을 형성한다.
상기 방법에 있어서, 상기 더미 게이트 패턴은 다음과 같은 순서로 제거될 수 있다. 먼저 상기 하드 마스크 패턴을 제거한다. 그리고 상기 패드 산화막 패턴을 제거한다. 상기 패드 산화막 패턴을 제거하기 전에, 상기 패드 산화막 패턴 하부의 상기 반도체 기판에 대해 이온주입 공정을 진행할 수 있다.
상기 방법에 있어서, 상기 희생막 패턴은 다음과 같은 방법으로 형성될 수 있다. 먼저, 상기 더미 게이트 패턴을 구비하는 상기 반도체 기판의 전면에 희생막을 콘포말하게 적층한다. 희생 산화막을 형성한다. 평탄화 공정을 진행하여 상기 더미 게이트 패턴의 상부 및 상기 더미 게이트 패턴의 측벽을 덮는 상기 희생막을 노출시킨다. 상기 노출된 상기 희생막을 일부 제거하여 상기 더미 게이트 패턴의 하부의 상기 채널부의 측벽을 일부 노출시킨다. 그리고 상기 희생 산화막을 제거한다.
상기 에피택시얼층은 에피택시얼 방법을 이용한 실리콘으로 형성된다. 상기 희생막 패턴은 바람직하게는 실리콘게르마늄(SiGe)으로 형성된다.
상기 희생막 패턴은 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물로 이루어지는 그룹에서 선택되는 하나의 기체의 플라즈마를 이용하여 제거될 수 있다. 다른 방법으로 상기 희생막 패턴은 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수의 혼합 용액 또는 질산용액을 이용하는 습식식각에 의해 제거될 수 있다.
상기 희생막이 제거된 통로에 디플리션 방지막은, 상기 희생막이 제거된 상기 반도체 기판에 대해 열산화 공정을 실시하고 절연막을 형성하여 형성될 수 있다. 이때, 상기 절연막은 상기 트렌치를 채우는 동시에 상기 더미 게이트 패턴의 측벽과 상기 에피택시얼층을 덮을 수 있다.
상기 더미 게이트 패턴이 제거된 영역에 게이트 패턴은 다음과 같은 방법으로 형성될 수 있다. 먼저, 열산화 공정을 실시하여 상기 반도체 기판의 표면 및 상기 에피택시얼층의 측벽에 게이트 절연막을 형성한다. 폴리실리콘막을 적층하여 상기 더미 게이트 패턴이 제거된 영역을 채운다. 그리고, 평탄화 공정을 실시하여 상기 절연막을 노출시키는 동시에 상기 폴리실리콘막으로 이루어지는 게이트 전극을 형성한다. 상기 폴리실리콘막을 적층한 후, 상기 폴리실리콘막에 대해 이온주입 공정을 진행할 수 있다.
상기 게이트 패턴을 형성한 후, 상기 절연막에 대해 리세스 공정을 진행하여 상기 에피택시얼층을 노출하는 동시에 상기 트렌치를 채우는 소자 분리막을 형성할 수 있다. 상기 소자분리막을 형성한 후, 상기 에피택시얼층에 대해 이온주입공정을 진행할 수 있다. 또는/그리고, 게이트 재산화(re-oxidation) 공정을 실시할 수 있다. 상기 게이트 패턴의 측벽을 덮는 스페이서를 형성할 수 있다. 상기 스페이서를 형성한 후에, 상기 에피택시얼층에 대해 이온주입공정을 실시할 수 있다. 상기 에피택시얼층에 대해 이온주입 공정을 실시한 후에, 급속 열처리 공정을 실시할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도를 나타낸다. 도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도를 나타낸다. 도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도를 나타낸다.
도 1을 참조하면, 반도체 기판(1)의 표면으로부터 돌출된 채널부(6)를 구비하는 반도체 기판(1)이 제공된다. 상기 채널부(6)의 상부 표면 상에 게이트 전극(25a)이 위치한다. 상기 게이트 전극(25a)은 바람직하게는 불순물이 도핑된 폴리실리콘으로 이루어진다. 상기 게이트 전극(25a)과 상기 반도체 기판(1) 사이에 게이트 절연막(23)이 개재된다. 상기 게이트 전극(25a)과 상기 게이트 절연막(23)은 게이트 패턴(28)을 구성한다. 상기 게이트 절연막(23)은 바람직하게는 열산화막으로 이루어진다. 상기 게이트 전극(25a)의 양측의 상기 반도체 기판(1) 상에 상기 게이트 전극(11)과 절연된 소오스/드레인층(11a)이 상기 돌출된 채널부(6)와 접하도록 위치한다. 상기 소오스/드레인층(11a)은 바람직하게는 불순물이 도핑된 에피택시얼 실리콘으로 이루어진다. 상기 소오스/드레인층(11a)은 상기 게이트 전극(25a)의 측벽 가까이에서 위로 돌출될 수 있다. 상기 소오스/드레인층(11a)과 상기 반도체 기판(1) 사이에 개재되어 상기 채널부(6)와 접하는 면을 제외하고 상기 소오스/드레인층(11a)을 상기 반도체 기판(1)으로부터 절연시키는 L자형 디플리션 방지막(20)이 상기 게이트 절연막(23)과 소정거리 이격되어 있다. 여기서 상기 소정거리는 유효 소오스/드레인 접합 깊이(effective source/drain junction depth)라 명명될 수 있다.
상기 게이트 전극(25a)의 측벽은 스페이서(27)에 의해 덮일 수 있다. 상기 스페이서(27)는 바람직하게는 실리콘 질화막 또는 실리콘산화질화막으로 이루어질 수 있다. 상기 스페이서(27)는 상기 게이트 전극(25a)과 상기 소오스/드레인층(11a) 사이에 위치하여 상기 게이트 전극(25a)을 상기 소오스/드레인층(11a)으로부터 절연시킨다. 상기 소오스/드레인층(11a) 및 상기 디플리션 방지막(20)을 관통하여 상기 반도체 기판(1)의 소정부분에 소자 분리막(19a)이 위치하며 상기 디플리션 방지막(20)과 연결되어 있다. 상기 디플리션 방지막(20)과 상기 소자 분리막(19a)은 동일한 물질로 이루어질 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 도 2를 참조하면, 상기 게이트 전극(25a)의 상부면과 측벽 및 상기 소오스/드레인층(11a)의 상부면이 열산화막(26)에 의해 덮인다. 그리고 상기 게이트 전극(25a)의 측벽은 상기 열산화막(26)이 개재된 상태에서 스페이서(27)로 덮인다.
본 발명의 또 다른 실시예에 따른 반도체 소자를 나타내는 도 3을 참조하면, 상기 게이트 전극(25a)과 상기 스페이서(27) 사이에 절연 스페이서(13a)가 개재된다.
상기 반도체 소자에 있어서, 상기 유효 소오스/드레인 접합 깊이 만큼에 해당하는 채널부의 측벽을 제외하고, 상기 소오스/드레인층(11a)의 측벽과 바닥이 상기 디플리션 방지막(20)에 의해 상기 반도체 기판(1)으로부터 절연되어 짧은 채널 효과에 따른 누설 전류등 여러 문제점들이 발생하는 것을 방지할 수 있다.
도 4 내지 22는 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 4를 참조하면, 반도체 기판(1) 상에 패드 산화막(3)과 하드 마스크막(5)을 차례로 적층한다. 상기 패드 산화막(3)은 바람직하게는 열산화 공정에 의해 형성되는 열산화막 또는 화학기상증착(CVD) 방법등에 의해 형성되는 HDP(High density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate) 또는 USG(Undoped Silicate Glass)으로 형성될 수 있다. 상기 하드 마스크막(5)은 실리콘질화막 또는 실리콘 산화질화막으로 형성될 수 있다.
도 5를 참조하면, 포토레지스트 패턴(미도시)을 이용하여 상기 하드 마스크막(5)을 패터닝하여 하드 마스크 패턴(5a)을 형성한다. 상기 포토레지스트 패턴을 제거하고, 상기 하드 마스크 패턴(5a)을 이용하여 상기 패드 산화막(3)을 패터닝하여 패드 산화막 패턴(3a)을 형성한다. 상기 패드 산화막 패턴(3a)과 상기 하드 마스크 패턴(5a)은 더미 게이트 패턴(8)을 구성한다. 상기 더미 게이트 패턴(8)을 식각마스크로 이용하여 상기 반도체 기판(1)을 패터닝하여 도 5와 같이 돌출된 채널부(6)를 형성한다.
도 6을 참조하면, 상기 돌출된 채널부(6)가 형성된 상기 반도체 기판(1)의 전면 상에 희생막(7)을 콘포말하게 적층한 후, 희생 산화막(9)을 적층한다. 상기 희생막(7)은 바람직하게는 실리콘게르마늄(SiGe)이며 화학기상증착(CVD) 방법에 의해 형성될 수 있다. 상기 희생 산화막(9)은 HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP 산화막, PETEOS, USG 및 PSG(Phosphorus Silicate Glss)을 포함하는 그룹에서 선택되는 적어도 하나의 산화막으로 형성될 수 있다.
도 7을 참조하면, 상기 희생 산화막(9) 및 상기 희생막(7)에 대해 화학적 기계적 연마(Chemical mechanical polishing, CMP)와 같은 평탄화 공정을 사용하여 상기 더미 게이트 패턴(8)의 상부인 상기 하드 마스크 패턴(5a)을 노출시킨다. 이때 상기 더미 게이트 패턴(8)의 측벽과 상기 채널부(6)의 측벽 및 상기 반도체 기판(1)을 덮는 상기 희생막(7)과 상기 희생 산화막(9)이 남는다.
도 8을 참조하면, 상기 노출된 상기 희생막(7)을 선택적으로 일부 제거하여 상기 반도체 기판(1)과 상기 채널부(6)의 하부를 일부 덮되 상기 패드 산화막 패턴(3a)과 소정 거리 이격되어 상기 채널부(6)의 측벽을 일부 노출시키는 L자형 희생막 패턴(7a)을 형성한다. 이때 상기 희생막(7)을 선택적으로 일부 제거하는 공정은 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물로 이루어지는 그룹에서 선택되는 하나의 기체의 플라즈마를 이용하는 화학적 건식 식각으로 진행될 수 있다. 다른 방법으로는 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수의 혼합 용액 또는 질산용액을 이용하는 습식식각이 사용될 수 있다.
도 9를 참조하면, 상기 희생 산화막(9)을 제거하여 상기 희생막 패턴(7a)을 노출시킨다. 상기 희생 산화막(9)은 이방성 건식 식각에 의해 제거될 수 있다.
도 10을 참조하면, 상기 희생막 패턴(7a)에 의해 덮이지 않은 상기 채널부(6)의 측벽과 상기 희생막 패턴(7a)의 표면으로부터 실리콘 단결정을 에피택시얼 방법을 이용하여 성장시키어 에피택시얼층(11)을 형성한다. 상기 에피택시얼층(11)은 상기 더미 게이트 패턴(8)의 하측벽을 덮을 수 있다.
도 11을 참조하면, 상기 에피택시얼층(11)이 형성된 상기 반도체 기판(1) 상에 제 1 절연막(13)을 적층한 후 평탄화하여 상기 더미 게이트 패턴(8)의 상부를 노출시킨다. 상기 제 1 절연막(13)은 HSQ, BPSG, HDP 산화막, PETEOS, USG, PSG, PE-SiH4 및 Al2O3을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 그리고 상기 제 1 절연막(13)상에 포토레지스트 패턴(PR)을 상기 더미 게이트 패턴(8)과 중첩되도록 형성한다.
도 12를 참조하면, 상기 포토레지스트 패턴(PR)을 식각 마스크로 이용하여 상기 제 1 절연막(13), 상기 에피택시얼층(11), 상기 희생막 패턴(7a) 및 상기 반도체 기판(1)의 소정부분을 식각하여 상기 에피택시얼층(11)과 상기 희생막 패턴(7a)의 측벽을 노출시키는 트렌치(15)를 갖는 반도체 기판(1)을 형성한다.
도 13을 참조하면, 상기 트렌치(15)에 의해 노출된 상기 희생막 패턴(7a)을 제거한다. 상기 희생막 패턴(7a)은 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물로 이루어지는 그룹에서 선택되는 하나의 기체의 플라즈마를 이용하는 화학적 건식 식각으로 제거될 수 있다. 다른 방법으로는 암모니아수(NH4OH), 과산화수소(H2O2 ) 및 탈이온수의 혼합 용액 또는 질산용액을 이용하는 습식식각으로 제거될 수 있다. 따라서 상기 희생막 패턴(7a)가 제거되면서 빈 공간인 통로(17)가 남는다.
도 14를 참조하면, 상기 희생막 패턴(7a)이 제거된 상기 반도체 기판(1)에 대해 열산화 공정을 진행한다. 따라서, 도시하지는 않았지만, 상기 통로(17)와 상기 트렌치(15)에 노출된 상기 반도체 기판(1) 및 상기 에피택시얼층(11)의 측벽과 하부면에 열산화막(미도시)이 형성된다. 상기 열산화 공정으로 상기 트렌치(15)를 형성하기 위한 패터닝 공정 및 상기 희생막 패턴(7a)을 제거하는 식각 공정에서 형성되는 손상을 치유할 수 있다. 계속해서 제 2 절연막(19)을 상기 반도체 기판(1)의 전면 상에 형성하여 상기 통로(17)를 채우는 동시에 상기 트렌치(15)를 채운다. 상기 통로(17)를 채우는 상기 제 2 절연막(19)을 디플리션 방지막이라 명명한다. 상기 제 2 절연막(19)은 바람직하게는 상기 제 1 절연막과 식각 선택비가 동일한 물질로 형성한다. 상기 제 2 절연막(19)은 HSQ, BPSG, HDP 산화막, PETEOS, USG, PSG, PE-SiH4 및 Al2O3을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 상기 제 2 절연막(19)에 대해 평탄화 공정을 진행하여 상기 더미 게이트 패턴(8)의 상부를 노출시킨다.
도 15를 참조하면, 상기 더미 게이트 패턴(8)을 이루는 상기 하드 마스크 패턴(5a)을 제거한다. 상기 하드 마스크 패턴(5a)의 상당 부분을 먼저 건식 식각으로 제거하여 소정의 두께, 예를 들면 10nm를 남긴후, 남겨진 상기 하드 마스크 패턴(5a)을 인산등을 이용하는 습식 식각으로 모두 제거한다. 그리고, 상기 제 1 절연막(13)의 측벽, 상기 패드 산화막 패턴(3a)의 상부면 및 상기 에피택시얼층(11)의 측벽의 일부를 노출시키는 제 1 홈(21)이 형성된다.
도 16을 참조하면, 상기 제 1 홈(21)에 의해 노출된 상기 패드 산화막 패턴(3a)을 통해 그 하부의 반도체 기판(1)에 대해 이온 주입 공정을 진행하여 채널에 불순물 영역(미도시)을 형성한다.
도 17을 참조하면, 상기 패드 산화막 패턴(3a)을 제거한다. 상기 패드 산화막 패턴(3a)은 불산등을 이용하는 습식 식각에 의해 제거될 수 있다. 이로써 상기 반도체 기판(1)을 노출시키는 제 2 홈(22)이 형성된다. 상기 습식 식각으로 상기 제 1 절연막(13) 및 상기 제 2 절연막(19)도 일부 제거될 수 있다.
도 18을 참조하면, 상기 제 2 홈(22)이 형성된 상기 반도체 기판(1)에 대해 열산화 공정을 진행한다. 이로써 상기 제 2 홈(22)에 의해 노출된 상기 반도체 기판(1)과 상기 에피택시얼층(11)의 측벽등에 열산화막(23)이 형성된다. 상기 열산화막(23)은 게이트 절연막으로 사용될 수 있다. 계속해서, 상기 반도체 기판(1)의 전면 상에 게이트 전극막(25)을 바람직하게는 폴리실리콘으로 형성한다. 상기 게이트 전극막(25)을 적층한 후, 이온주입 공정을 진행하여 상기 게이트 전극막(25)의 전기 저항을 조절한다. 또는 상기 게이트 전극막(25)을 적층하는 동안 동시에 불순물을 도핑하여 전기저항을 조절할 수 있다.
도 19을 참조하면, 상기 게이트 전극막(25)에 대해 평탄화 공정을 진행하여 상기 제 1 절연막(13) 및 상기 제 2 절연막(19)을 노출시키는 동시에, 상기 열산화막(23)이 형성된 상기 제 2 홈(22) 안에 게이트 전극(25a)을 남긴다.
도 20을 참조하면, 상기 제 1 절연막(13) 및 상기 제 2 절연막(19)을 식각하여 상기 에피택시얼층(11)을 노출시키는 동시에 상기 트렌치(15) 안에 상기 에피택시얼층(11)과 유사한 높이를 갖는 소자 분리막(19a)을 형성한다. 상기 제 1 절연막(13) 및 상기 제 2 절연막(19)은 동일한 식각 선택비를 갖으므로, 동일한 식각 속도로 식각된다. 상기 식각 공정은 상기 제 1 절연막(13)과 상기 제 2 절연막(19)의 상당량 식각하는 건식 식각과 상기 에피택시얼층(11)을 노출시키는 습식 식각으로 나뉠 수 있다. 이때 상기 게이트 전극(25a)과 상기 에피택시얼층(11) 사이의 상기 열산화막(23)이 제거될 수 있다.
도 21을 참조하면, 상기 에피택시얼층(11)에 대해 이온주입공정을 진행하여 소오스/드레인층(11a)을 형성한다. 상기 이온주입공정은 저농도의 불순물을 도핑함으로써 진행될 수 있으며 상기 소오스/드레인층(11a)은 LDD(Lightly doped drain) 영역(미도시)일 수 있다.
도 22를 참조하면, 상기 반도체 기판(1) 상에 스페이서막을 적층한 후 이방성으로 식각하여 상기 게이트 전극(25a)의 측벽을 덮는 스페이서(27)를 형성한다. 상기 스페이서(27)는 바람직하게는 실리콘질화막으로 형성되며, 상기 게이트 전극(25a)과 상기 소오스/드레인층(11a) 사이에 개재되어 둘 사이를 절연시킬 수 있다. 그리고 상기 소오스/드레인층(11a)에 대해 포켓 이온주입 공정을 진행할 수 있다. 계속해서, 상기 게이트 전극(25a)과 상기 스페이서(27)를 이온주입마스크로 이용하여 상기 소오스/드레인층(11a)에 대해 고농도로 불순물을 도핑하는 이온주입공정을 진행하여 고농도 불순물 영역(미도시)을 형성할 수 있다. 이때 상기 소오스/드레인층(11a)은 LDD 영역과 고농도 불순물 영역(미도시)을 포함할 수 있다. 이로써 도 1의 반도체 소자를 완성할 수 있다.
본 발명의 다른 실시예에 따른 도 2의 반도체 소자는 도 23의 과정을 거쳐 형성될 수 있다. 도 23을 참조하면, 도 20과 같이 식각 공정에 의해 상기 게이트 전극(25a)과 상기 에피택시얼층(11) 사이의 상기 제 1 절연막(13)이 제거될 경우, 게이트 재산화 공정을 실시하여 상기 게이트 전극(25a)과 상기 에피택시얼층(11)의 표면을 덮는 열산화막(26)을 형성한다. 후속으로 도 21과 도 22에서처럼 이온주입 공정들과 스페이서(27)를 형성하여 도 2의 반도체 소자를 완성할 수 있다.
본 발명의 또 다른 실시예에 따른 도 3의 반도체 소자는 도 24의 과정을 거쳐 형성될 수 있다. 도 24를 참조하면, 즉 도 19의 제 1 절연막(13)과 제 2 절연막(19)을 식각하는 과정에서 상기 제 1 절연막(13)이 완전히 제거되지 않고 상기 게이트 전극(25a)의 측벽을 덮는 절연 스페이서(13a)로서 남을 수 있다. 이후 도 21과 도 22에서처럼 이온주입 공정들과 스페이서(27)를 형성하여 도 3의 반도체 소자를 완성할 수 있다.
후속으로 상기 반도체 기판(1)에 대해 급속 열처리(Rapid thermal annealing) 공정을 실시하여 상기 이온주입 공정들에 의해 도핑된 불순물들을 활성화시킨다. 그리고 층간절연막을 적층하고, 상기 층간절연막을 관통하여 상기 소오스/드레인층(11a)과 전기적으로 접속하는 콘택 플러그를 형성한다.
따라서, 상기 반도체 소자를 형성하는 방법에 의하면, 실리콘과 희생막인 실리콘 게르마늄의 식각 선택비를 이용하여, 채널부와 접하는 영역을 제외하고 반도체 기판으로부터 소오스/드레인 영역을 절연시키는 L자형 디플리션 방지막을 효과적으로 형성하여 누설전류등의 문제점을 방지할 수 있다.
본 발명에 의한 반도체 소자 및 그 형성 방법에 의하면, 채널 영역을 제외하고 소오스/드레인층을 반도체 기판으로부터 절연시키는 L자형 디플리션 방지막을 형성함으로써, 채널 영역을 제외한 다른 영역에서 소오스/드레인 영역의 공핍층의 과도한 확장을 막을 수 있으며 종래의 누설전류등의 문제점을 효과적으로 해결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도를 나타낸다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도를 나타낸다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도를 나타낸다.
도 4 내지 22는 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법을 순차적으로 나타내는 공정 단면도들이다.
도 23은 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법을 나타내는 공정 단면도이다.
도 24은 본 발명의 또 다른 실시예에 따른 반도체 소자를 형성하는 방법을 나타내는 공정 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판 3, 3a: 패드 산화막
5, 5a: 하드 마스크막 7, 7a: 희생막
9: 희생 산화막 11, 11a: 소오스/드레인층
13, 13a, 19, 19a: 절연막 20: 디플리션 방지막
23, 26: 열산화막 25, 25a: 게이트 전극막
27: 스페이서

Claims (44)

  1. 표면으로부터 돌출된 채널부를 구비하는 반도체 기판;
    상기 채널부 상부 표면 상에 위치하는 게이트 패턴;
    상기 게이트 패턴 양측의 반도체 기판 표면 및 상기 채널부 측면 일부를 덮는 L자형 디플리션 방지막;
    상기 L자형 디플리션 방지막 상에 형성되며 상기 L자형 디플리션 방지막에 의해 노출된 채널부 측면과 접하는 소오스/드레인층; 및
    상기 소오스/드레인층과 상기 디플리션 방지막을 차례로 관통하여 상기 반도체 기판의 소정부분에 위치하는 소자 분리막을 구비하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 디플리션 방지막과 상기 소자 분리막은 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 소오스/드레인층은 불순물이 도핑된 에피택시얼 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 패턴의 상부면과 측면 및 상기 소오스/드레인층의 상부면을 덮는 열산화막을 더 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 게이트 패턴의 측벽을 덮는 스페이서를 더 구비하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 게이트 패턴과 상기 스페이서 사이에 개재된 절연 스페이서를 더 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 게이트 패턴은 적어도 상기 채널부 표면과 접하는 게이트 절연막과 상기 게이트 절연막 상에 상기 소오스/드레인층과 절연된 게이트 전극으로 이루어지는 것을 특징으로 하는 반도체 소자.
  8. 반도체 기판 상에 더미 게이트 패턴을 형성하는 단계;
    상기 더미 게이트 패턴의 양측의 상기 반도체 기판의 일부를 제거하여 상기 더미 게이트 패턴 하부에 돌출된 채널부를 갖는 반도체 기판을 형성하는 단계;
    상기 더미 게이트 패턴 양측의 반도체 기판의 표면 및 상기 채널부의 측벽의 일부를 덮는 L자형 희생막 패턴을 형성하는 단계;
    상기 L자형 희생막 패턴에 의해 노출된 채널부의 측벽, 상기 희생막 패턴과 상기 더미 게이트 패턴의 하측벽을 덮는 에피택시얼층을 형성하는 단계;
    상기 에피택시얼층, 상기 L자형 희생막 패턴 및 상기 반도체 기판의 소정 부분을 식각하여 상기 에피택시얼층 및 상기 L자형 희생막 패턴의 측벽을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치에 의해 노출된 상기 L자형 희생막 패턴을 제거하는 단계;
    상기 L자형 희생막 패턴이 제거된 통로에 디플리션 방지막을 형성하는 단계;
    상기 더미 게이트 패턴을 제거하는 단계; 및
    상기 더미 게이트 패턴이 제거된 영역에 게이트 패턴을 형성하는 단계를 구비하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 더미 게이트 패턴을 형성하는 단계는,
    상기 반도체 기판 상에 패드 산화막을 형성하는 단계;
    상기 패드 산화막 상에 하드 마스크막을 형성하는 단계; 및
    상기 하드 마스크막과 상기 패드 산화막을 차례로 패터닝하여 차례로 적층된 패드 산화막 패턴과 하드 마스크 패턴을 구비하는 더미 게이트 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 9 항에 있어서,
    상기 더미 게이트 패턴을 제거하는 단계는,
    상기 하드 마스크 패턴을 제거하는 단계; 및
    상기 패드 산화막 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 패드 산화막 패턴을 제거하기 전에, 상기 패드 산화막 패턴 하부의 상기 반도체 기판에 대해 이온주입 공정을 진행하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 8 항에 있어서,
    상기 희생막 패턴을 형성하는 단계는,
    상기 더미 게이트 패턴을 구비하는 상기 반도체 기판의 전면에 희생막을 콘포말하게 적층하는 단계;
    희생 산화막을 형성하는 단계;
    평탄화 공정을 진행하여 상기 더미 게이트 패턴의 상부 및 상기 더미 게이트 패턴의 측벽을 덮는 상기 희생막을 노출시키는 단계;
    상기 노출된 상기 희생막을 일부 제거하여 상기 더미 게이트 패턴의 하부의 상기 채널부의 측벽을 일부 노출시키는 단계; 및
    상기 희생 산화막을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 8 항에 있어서,
    상기 에피택시얼층은 에피택시얼 방법을 이용한 실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 8 항에 있어서,
    상기 희생막 패턴은 실리콘게르마늄(SiGe)으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 8 또는 14 항에 있어서,
    상기 희생막 패턴을 제거하는 단계는 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물로 이루어지는 그룹에서 선택되는 하나의 기체의 플라즈마를 이용하여 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 8 또는 14 항에 있어서,
    상기 희생막 패턴을 제거하는 단계는 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수의 혼합 용액 또는 질산용액을 이용하는 습식식각에 의해 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 제 8 항에 있어서,
    상기 희생막이 제거된 통로에 디플리션 방지막을 형성하는 단계는,
    상기 희생막이 제거된 상기 반도체 기판에 대해 열산화 공정을 실시하는 단계; 및
    절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 제 17 항에 있어서,
    상기 절연막은 HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP(High density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glss), PE-SiH4, Al2O3, 실리콘질화막(Si3N4 ) 및 실리콘산화질화막(SiON)을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 제 17 항에 있어서,
    상기 절연막은 상기 트렌치를 채우는 동시에 상기 더미 게이트 패턴의 측벽과 상기 에피택시얼층을 덮는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 제 17 항에 있어서,
    상기 더미 게이트 패턴이 제거된 영역에 게이트 패턴을 형성하는 단계는,
    열산화 공정을 실시하여 상기 반도체 기판의 표면 및 상기 에피택시얼층의 측벽에 게이트 절연막을 형성하는 단계;
    폴리실리콘막을 적층하여 상기 더미 게이트 패턴이 제거된 영역을 채우는 단계; 및
    평탄화 공정을 실시하여 상기 절연막을 노출시키는 동시에 상기 폴리실리콘막으로 이루어지는 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 제 20 항에 있어서,
    상기 폴리실리콘막을 적층한 후, 상기 폴리실리콘막에 대해 이온주입 공정을 진행하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  22. 제 17 항에 있어서,
    상기 게이트 패턴을 형성한 후,
    상기 절연막에 대해 리세스 공정을 진행하여 상기 에피택시얼층을 노출하는 동시에 상기 트렌치를 채우는 소자 분리막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  23. 제 22 항에 있어서,
    상기 소자분리막을 형성한 후, 상기 에피택시얼층에 대해 이온주입공정을 진행하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  24. 제 22 항에 있어서,
    상기 소자 분리막을 형성한 후, 게이트 재산화(re-oxidation) 공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  25. 제 22 또는 24 항에 있어서,
    상기 게이트 패턴의 측벽을 덮는 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  26. 제 25 항에 있어서,
    상기 스페이서를 형성한 후에, 상기 에피택시얼층에 대해 이온주입공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  27. 제 26 항에 있어서,
    상기 에피택시얼층에 대해 이온주입 공정을 실시한 후에, 급속 열처리 공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  28. 반도체 기판 상에 차례로 적층된 패드 산화막 패턴 및 하드 마스크 패턴을 구비하는 더미 게이트 패턴을 형성하는 단계;
    상기 더미 게이트 패턴을 이용하여 상기 반도체 기판의 소정부분을 식각하여 상기 더미 게이트 패턴 하부에 반도체 기판 표면으로부터 돌출된 채널부를 구비하는 반도체 기판을 형성하는 단계;
    상기 돌출된 채널부가 형성된 상기 반도체 기판의 전면 상에 희생막을 콘포말하게 적층하는 단계;
    희생 산화막을 적층하는 단계;
    상기 희생 산화막 및 상기 희생막에 대해 평탄화 공정을 진행하여 상기 더미 게이트 패턴 및 상기 더미 게이트 패턴의 측벽을 덮는 상기 희생막을 노출시키는 단계; 및
    상기 노출된 상기 희생막을 일부 제거하여 상기 더미 게이트 패턴의 하부의 상기 돌출된 채널부의 측벽의 일부를 노출시키는 L자형 희생막 패턴을 형성하는 단계;
    상기 희생 산화막을 제거하는 단계;
    상기 L자형 희생막 패턴에 의해 노출된 상기 채널부의 측벽의 일부, 상기 L자형 희생막 패턴 및 상기 더미 게이트 패턴의 하측벽을 덮는 에피택시얼층을 형성하는 단계;
    제 1 절연막을 적층하고 평탄화하여 상기 더미 게이트 패턴을 노출시키는 단계;
    상기 제 1 절연막, 상기 에피택시얼층, 상기 L자형 희생막 패턴, 및 상기 반도체 기판의 소정부분을 차례대로 식각하여 상기 에피택시얼층 및 상기 L자형 희생막 패턴의 측벽을 노출시키는 트렌치를 형성하는 단계;
    상기 트렌치에 의해 노출된 상기 L자형 희생막 패턴을 제거하는 단계;
    제 2 절연막을 형성하여 상기 L자형희생막 패턴이 제거된 통로를 채우는 디플리션 방지막을 형성하는 동시에 상기 트렌치를 채우는 단계;
    상기 더미 게이트 패턴을 제거하는 단계;
    상기 더미 게이트 패턴이 제거된 영역에 게이트 패턴을 형성하는 단계; 및
    상기 제 1 절연막 및 상기 제 2 절연막을 식각하여 상기 에피택시얼층을 노출시키는 동시에 상기 트렌치에 상기 제 2 절연막으로 이루어지는 소자 분리막을 형성하는 단계를 구비하는 반도체 소자의 형성 방법.
  29. 제 28 항에 있어서,
    상기 더미 게이트 패턴을 제거하는 단계는,
    상기 하드 마스크 패턴을 제거하는 단계; 및
    상기 패드 산화막 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  30. 제 29 항에 있어서,
    상기 패드 산화막 패턴을 제거하기 전에, 상기 패드 산화막 패턴 하부의 상기 반도체 기판에 대해 이온주입 공정을 진행하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  31. 제 28 항에 있어서,
    상기 에피택시얼층은 에피택시얼 방법을 이용한 실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  32. 제 28 항에 있어서,
    상기 희생막 패턴은 실리콘게르마늄(SiGe)으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  33. 제 28 또는 32 항에 있어서,
    상기 희생막 패턴을 제거하는 단계는 수소(H2), 질소(N2), 산소(O2), 및 불소 화합물로 이루어지는 그룹에서 선택되는 하나의 기체의 플라즈마를 이용하여 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  34. 제 28 또는 32 항에 있어서,
    상기 희생막 패턴을 제거하는 단계는 암모니아수(NH4OH), 과산화수소(H2O2) 및 탈이온수의 혼합 용액 또는 질산용액을 이용하는 습식식각에 의해 진행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  35. 제 28 항에 있어서,
    상기 제 2 절연막을 형성하기 전에,
    상기 희생막이 제거된 상기 반도체 기판에 대해 열산화 공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  36. 제 28 항에 있어서,
    상기 제 1 절연막과 제 2 절연막은 동일한 식각 선택비를 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  37. 제 36 항에 있어서,
    상기 제 1 절연막과 제 2 절연막은 HSQ(Hydrogen Silsesquioxane), BPSG(Boron Phosphorus Silicate Glss), HDP(High density plasma) 산화막, PETEOS(plasma enhanced tetraethyl orthosilicate), USG(Undoped Silicate Glass), PSG(Phosphorus Silicate Glss), PE-SiH4, Al2O3, 실리콘질화막(Si 3N4) 및 실리콘산화질화막(SiON)을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  38. 제 28 항에 있어서,
    상기 더미 게이트 패턴이 제거된 영역에 게이트 패턴을 형성하는 단계는,
    열산화 공정을 실시하여 상기 반도체 기판의 표면 및 상기 에피택시얼층의 측벽에 게이트 절연막을 형성하는 단계;
    폴리실리콘막을 적층하여 상기 더미 게이트 패턴이 제거된 영역을 채우는 단계; 및
    평탄화 공정을 실시하여 상기 제 1 절연막을 노출시키는 동시에 상기 폴리실리콘막으로 이루어지는 게이트 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  39. 제 38 항에 있어서,
    상기 폴리실리콘막을 적층한 후, 상기 폴리실리콘막에 대해 이온주입 공정을 진행하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  40. 제 28 항에 있어서,
    상기 소자 분리막을 형성한 후, 게이트 재산화(re-oxidation) 공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  41. 제 28 또는 40 항에 있어서,
    상기 게이트 패턴의 측벽을 덮는 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  42. 제 41 항에 있어서,
    상기 스페이서를 형성한 후에, 상기 에피택시얼층에 대해 이온주입공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  43. 제 42 항에 있어서,
    상기 에피택시얼층에 대해 이온주입 공정을 실시한 후에, 급속 열처리 공정을 실시하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  44. 제 28 항에 있어서,
    상기 소자 분리막을 형성한 후,
    상기 에피택시얼 층에 대해 이온주입공정을 진행하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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