KR20190118420A - 집적회로 소자 - Google Patents

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여경환
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Abstract

집적회로 소자는 제1 소자 영역 및 제2 소자 영역을 가지는 기판과, 상기 제1 소자 영역에 배치된 제1 핀 분리 절연부와, 상기 제1 소자 영역에서 상기 제1 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 제1 수평 방향을 따라 일직선상에서 연장되는 한 쌍의 제1 핀형 활성 영역과, 상기 제1 소자 영역 및 상기 제2 소자 영역 상에서 제2 수평 방향을 따라 길게 연장되는 제2 핀 분리 절연부와, 상기 제2 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 상기 제1 수평 방향을 따라 일직선상에서 연장되는 한 쌍의 제2 핀형 활성 영역을 포함하고, 상기 제1 핀 분리 절연부 및 상기 제2 핀 분리 절연부는 수직으로 오버랩되어 있다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 핀 전계효과 트랜지스터를 포함하는 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 집적회로 소자에서 빠른 동작 속도뿐만 아니라 동작에 관한 정확성을 확보할 필요가 있다. 이에 따라, 최적의 퍼포먼스를 제공하는 트랜지스터를 구비한 집적회로 소자를 구현할 수 있는 최적화된 구조를 가지는 집적회로 소자를 제공하기 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적회로 소자의 다운-스케일링에 따라 소자 영역의 면적이 축소되어도 트랜지스터들에서 각각의 채널 타입에 따라 최적의 퍼포먼스를 제공할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 소자간 분리 영역을 사이에 두고 서로 이격된 제1 소자 영역 및 제2 소자 영역을 가지는 기판과, 상기 제1 소자 영역에 배치되고 제1 수평 방향에서 제1 폭을 가지는 제1 핀 분리 절연부와, 상기 제1 소자 영역에서 상기 제1 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 상기 제1 수평 방향을 따라 일직선상에서 연장되는 한 쌍의 제1 핀형 활성 영역과, 상기 제1 소자 영역, 상기 소자간 분리 영역, 및 상기 제2 소자 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라 길게 연장되고, 상기 제1 수평 방향에서 상기 제1 폭보다 더 작은 제2 폭을 가지는 제2 핀 분리 절연부와, 상기 제2 소자 영역에서 상기 제2 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 상기 제1 수평 방향을 따라 일직선상에서 연장되는 한 쌍의 제2 핀형 활성 영역을 포함하고, 상기 제1 핀 분리 절연부 및 상기 제2 핀 분리 절연부는 수직으로 오버랩되어 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 소자간 분리 영역을 사이에 두고 서로 이격된 제1 소자 영역 및 제2 소자 영역을 가지는 기판과, 상기 제1 소자 영역에 배치된 제1 핀 분리 절연부와, 상기 제1 소자 영역에서 상기 제1 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 상기 제1 수평 방향을 따라 일직선상에서 연장되는 복수 쌍의 제1 핀형 활성 영역과, 각각 상기 제1 소자 영역, 상기 소자간 분리 영역, 및 상기 제2 소자 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라 길게 연장되고 서로 이격되어 있는 복수의 제2 핀 분리 절연부와, 상기 제2 소자 영역에서 상기 복수의 제2 핀 분리 절연부를 가로지르는 방향으로 연장되는 일직선을 따라 정렬된 복수의 제2 핀형 활성 영역을 포함하고, 상기 제1 핀 분리 절연부와 상기 복수의 제2 핀 분리 절연부는 수직으로 오버랩되어 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 서로 이격된 제1 소자 영역 및 제2 소자 영역을 가지는 기판과, 상기 제1 소자 영역 상에 배치된 제1 핀 분리 절연부와, 상기 제1 소자 영역에서 상기 제1 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 제1 수평 방향을 따라 일직선상에서 연장되는 한 쌍의 제1 핀형 활성 영역과, 상기 제1 핀 분리 절연부와 수직으로 오버랩되도록 상기 제1 핀 분리 절연부의 상면을 덮고 상기 제1 소자 영역의 상부로부터 상기 소자간 분리 영역을 거쳐 상기 제2 소자 영역의 상부까지 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라 길게 연장되어 있는 복수의 제2 핀 분리 절연부와, 상기 제2 소자 영역에서 상기 복수의 제2 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 상기 제1 수평 방향을 따라 일직선상에서 연장되는 복수의 제2 핀형 활성 영역을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 다운-스케일링에 따라 소자 영역의 면적이 축소되어도 트랜지스터들 각각의 채널 타입에 따라 인접한 트랜지스터들 간의 절연을 위한 핀 분리 영역 (fin separation region)의 구조를 트랜지스터들 각각의 채널 타입에 따라 서로 다르게 채용하고, 또한 다양한 구조들의 조합들로부터 선택되는 최적의 구조를 가지도록 함으로써, 서로 다른 도전형의 채널 영역을 포함하는 제1 소자 영역 및 제2 소자 영역에서 채널 영역의 도전형에 따라 캐리어 이동도를 독립적으로 섬세하게 제어하는 것이 가능하다. 따라서, 집적회로 소자를 구성하는 트랜지스터들 사이에 안정적인 분리 영역을 제공하면서 상기 트랜지스터들 각각의 채널 타입에 따라 최적의 퍼포먼스를 제공할 수 있으며, 집적회로 소자의 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 2a는 도 1의 X1 - X1' 선 단면도이고, 도 2b는 도 1의 X2 - X2' 선 단면도이고, 도 2c는 도 1의 Y1 - Y1' 선 단면도이고, 도 2d는 도 1의 Y2 - Y2' 선 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들이다.
도 7a, 도 7b, 도 7c, 및 도 7d 내지 도 17a, 도 17b, 도 17c, 및 도 17d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 7a, 도 8a, ..., 및 도 17a는 각각 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이고, 도 7b, 도 8b, ..., 및 도 17b는 각각 도 1의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이고, 도 7c, 도 8c, ..., 및 도 17c는 각각 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이고, 도 7d, 도 8d, ..., 및 도 17d는 각각 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면도이다.
도 18 내지 도 24는 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 25a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 25b는 도 25a의 X2 - X2' 선 단면도이다.
도 26 및 도 27은 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대하여는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1과 도 2a 내지 도 2d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 1은 집적회로 소자(100)의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 2a는 도 1의 X1 - X1' 선 단면도이다. 도 2b는 도 1의 X2 - X2' 선 단면도이다. 도 2c는 도 1의 Y1 - Y1' 선 단면도이다. 도 2d는 도 1의 Y2 - Y2' 선 단면도이다. 집적회로 소자(100)는 FinFET(fin field effect transistor)을 포함하는 논리 셀을 구성할 수 있다.
도 1과 도 2a 내지 도 2d를 참조하면, 집적회로 소자(100)는 기판(110) 상에 구현된 로직 셀(LC)을 포함한다.
기판(110)은 수직 레벨(LV1)에서 수평 방향 (X-Y 평면 방향)으로 연장되는 주면(110M)을 가질 수 있다. 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
로직 셀(LC)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다. 제1 소자 영역(RX1)에는 기판(110)으로부터 수직 방향으로 돌출된 복수의 제1 핀형(fin-type) 활성 영역(F1A, F1B)이 형성되어 있다. 제2 소자 영역(RX2)에는 기판(110)으로부터 수직 방향으로 돌출된 복수의 제2 핀형 활성 영역(F2A, F2B, F2C)이 형성되어 있다. 제1 소자 영역(RX1)과 제2 소자 영역(RX2)과의 사이에서 기판(110)에 딥 트렌치(DT)가 형성될 수 있으며, 딥 트렌치(DT)에 소자간 분리 영역(DTA)이 형성될 수 있다. 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C)은 로직 셀(LC)의 폭 방향 (X 방향)을 따라 상호 평행하게 연장될 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C) 각각의 사이의 영역에 소자분리막(112)이 형성될 수 있다. 소자분리막(112)은 복수의 제1 핀형 활성 영역(F1A, F1B) 각각의 양 측벽과, 복수의 제2 핀형 활성 영역(F2A, F2B, F2C) 각각의 양 측벽을 덮을 수 있다. 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C)은 소자분리막(112) 위로 핀(fin) 형상으로 돌출될 수 있다.
제1 소자 영역(RX1) 상에 제1 핀 분리 절연부(FS11)가 배치될 수 있다. 일부 실시예들에서, 제1 핀 분리 절연부(FS11)는 소자분리막(112)의 일부일 수 있다. 제1 핀 분리 절연부(FS11)는 X 방향에서 제1 폭(W1)을 가질 수 있다.
일부 실시예들에서, 소자분리막(112), 소자간 분리 영역(DTA), 및 제1 핀 분리 절연부(FS11)는 서로 동일한 절연 물질로 이루어질 수 있다. 예를 들면, 소자분리막(112), 소자간 분리 영역(DTA), 및 제1 핀 분리 절연부(FS11)는 각각 실리콘 산화막으로 이루어질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 소자 영역(RX1)에서, 복수의 제1 핀형 활성 영역(F1A, F1B)은 제1 핀 분리 절연부(FS11)를 사이에 두고 서로 이격되어 있고 X 방향을 따라 일직선상에서 연장되는 한 쌍의 제1 핀형 활성 영역(F1A, F1B)을 포함할 수 있다.
제2 소자 영역(RX2) 상에 서로 이격된 복수의 제2 핀 분리 절연부(FS12)가 배치될 수 있다. 복수의 제2 핀 분리 절연부(FS12)는 각각 제1 소자 영역(RX1), 소자간 분리 영역(DTA), 및 제2 소자 영역(RX2) 상에서 로직 셀(LC)의 높이 방향 (Y 방향)을 따라 길게 연장될 수 있다. 복수의 제2 핀 분리 절연부(FS12)는 각각 X 방향에서 제1 폭(W1)보다 더 작은 제2 폭(W2)을 가질 수 있다. X 방향에서 제2 폭(W2)은 게이트 구조(GS)의 폭보다 더 클 수 있다. 도 1에서, 복수의 제2 핀 분리 절연부(FS12)는 X 방향에서 실질적으로 동일한 폭을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 복수의 제2 핀 분리 절연부(FS12)는 서로 다른 폭을 가질 수도 있다. 도 1에서, 복수의 제2 핀 분리 절연부(FS12)의 Y 방향 길이가 대략 동일한 것으로 예시되어 있으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않는다. 일부 실시예들에서, 복수의 제2 핀 분리 절연부(FS12)는 서로 다른 Y 방향 길이를 가질 수 있다.
제2 소자 영역(RX2)에서, 복수의 제2 핀형 활성 영역(F2A, F2B, F2C)은 복수의 제2 핀 분리 절연부(FS12)를 가로질러 X 방향으로 연장되는 일직선을 따라 정렬된 3 개의 제2 핀형 활성 영역(F2A, F2B, F2C)을 포함할 수 있다. 상기 3 개의 제2 핀형 활성 영역(F2A, F2B, F2C) 중 이웃하는 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 및 이웃하는 한 쌍의 제2 핀형 활성 영역(F2B, F2C)은 각각 1 개의 제2 핀 분리 절연부(FS12)를 사이에 두고 서로 이격되어 있다. 제2 소자 영역(RX2)에서, 복수의 제2 핀 분리 절연부(FS12)는 각각 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 사이, 또는 한 쌍의 제2 핀형 활성 영역(F2B, F2C) 사이를 지나도록 연장될 수 있다.
제2 핀 분리 절연부(FS12)는 일체로 연결된 상측 절연부(US) 및 하측 절연부(LS)를 포함할 수 있다. 상측 절연부(US)는 제1 소자 영역(RX1), 소자간 분리 영역(DTA), 및 제2 소자 영역(RX2) 상에서 Y 방향을 따라 길게 연장될 수 있다. 하측 절연부(LS)는 상측 절연부(US)로부터 기판(110)을 향해 돌출되어 있다. 하측 절연부(LS)는 소자간 분리 영역(DTA)에는 배치되지 않을 수 있다. 제1 소자 영역(RX1) 상에서 제2 핀 분리 절연부(FS12)의 하측 절연부(LS)는 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이에 개재될 수 있다. 제2 소자 영역(RX2) 상에서 제2 핀 분리 절연부(FS12)의 하측 절연부(LS)는 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 사이, 또는 한 쌍의 제2 핀형 활성 영역(F2B, F2C) 사이에 개재될 수 있다.
제1 소자 영역(RX1)에서 제1 핀 분리 절연부(FS11)의 일부와 제2 핀 분리 절연부(FS12)의 일부가 수직으로 오버랩되도록 배치될 수 있다. 제1 핀 분리 절연부(FS11)는 X 방향에서 서로 반대측을 향하는 제1 측벽(S1) 및 제2 측벽(S2)을 포함할 수 있다. 제1 소자 영역(RX1)에서, 복수의 제2 핀 분리 절연부(FS12) 중 1 개의 제2 핀 분리 절연부(FS12)는 제1 측벽(S1)에 접하고, 다른 1 개의 제2 핀 분리 절연부(FS12)는 제2 측벽(S2)에 접할 수 있다.
복수의 제2 핀 분리 절연부(FS12) 각각의 수직 길이(Z 방향 길이)는 제1 핀 분리 절연부(FS11)의 수직 길이보다 더 클 수 있다. 제1 핀 분리 절연부(FS11)의 최저면 수직 레벨은 기판(110)의 주면(110M)의 수직 레벨(LV1)과 실질적으로 동일할 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 일부 실시예들에서, 제1 핀 분리 절연부(FS11)의 최저면 수직 레벨은 기판(110)의 주면(110M)의 수직 레벨(LV1)보다 더 낮거나 더 높을 수도 있다. 본 명세서에서 사용되는 용어 "수직 레벨"은 기판(110)의 주면(110M)에 대하여 연직 방향, 즉 ±Z 방향을 따르는 길이를 의미한다.
제2 핀 분리 절연부(FS12)의 최저면 수직 레벨(LV2)은 제1 핀 분리 절연부(FS11)의 최저면 수직 레벨(LV1)보다 더 높을 수 있다. 제1 핀 분리 절연부(FS11)의 최상면 수직 레벨(LV3)과 제2 핀 분리 절연부(FS12)의 최상면 수직 레벨(LV4)은 서로 다를 수 있다. 일부 실시예들에서, 제1 핀 분리 절연부(FS11)의 최상면 수직 레벨(LV3)보다 제2 핀 분리 절연부(FS12)의 최상면 수직 레벨(LV4)이 더 높을 수 있다. 제1 핀 분리 절연부(FS11)의 최상면 수직 레벨(LV3)은 소자분리막(112)의 최상면 수직 레벨과 실질적으로 동일할 수 있다. 제1 핀 분리 절연부(FS11)의 최상면 수직 레벨(LV3)은 한 쌍의 제1 핀형 활성 영역(F1A, F1B)의 최상면 수직 레벨(LVF)보다 더 낮고, 제2 핀 분리 절연부(FS12)의 최상면 수직 레벨(LV4)은 한 쌍의 제1 핀형 활성 영역(F1A, F1B)의 최상면 수직 레벨(LVF)보다 더 높을 수 있다.
기판(110)상에는 복수의 게이트 구조(GS)가 Y 방향으로 길게 연장될 수 있다. 복수의 게이트 구조(GS)는 각각 X 방향에서 서로 동일한 폭을 가지고, X 방향을 따라 일정한 피치로 배열될 수 있다. 제2 핀 분리 절연부(FS12)의 최상면 수직 레벨(LV4)은 복수의 게이트 구조(GS)의 최상면 수직 레벨(LVG)보다 더 높을 수 있다.
복수의 게이트 구조(GS)는 제1 소자 영역(RX1), 소자간 분리 영역(DTA), 및 제2 소자 영역(RX2) 상에서 Y 방향을 따라 길게 연장되도록 배치되는 정상 게이트 구조(GS1)를 포함할 수 있다. 제2 핀 분리 절연부(FS12)는 제1 소자 영역(RX1), 소자간 분리 영역(DTA), 및 제2 소자 영역(RX2) 상에서 정상 게이트 구조(GS1)와 나란히 연장될 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 게이트 구조(GS) 중 정상 게이트 구조(GS1)는 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C) 각각의 상면 및 양 측벽과, 소자분리막(112)의 상면을 덮을 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 정상 게이트 구조(GS1)를 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C) 각각의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다. 일부 실시예들에서, 제1 소자 영역(RX1)은 NMOS 트랜지스터 영역이고, 복수의 제1 핀형 활성 영역(F1A, F1B)은 N 형 채널 영역을 포함할 수 있다. 제2 소자 영역(RX2)은 PMOS 트랜지스터 영역이고, 복수의 제2 핀형 활성 영역(F2A, F2B, F2C)은 P 형 채널 영역을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 다양한 변형 및 변경이 가능하다. 예를 들면, 제1 소자 영역(RX1)은 PMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)은 NMOS 트랜지스터 영역일 수도 있다.
복수의 게이트 구조(GS)는 제2 핀 분리 절연부(FS12)를 사이에 두고 Y 방향을 따라 서로 이격되어 있는 한 쌍의 더미 게이트 구조(DGS11, DGS12) 및 한 쌍의 더미 게이트 구조(DGS21, DGS22)를 포함할 수 있다. 한 쌍의 더미 게이트 구조(DGS11, DGS12) 및 한 쌍의 더미 게이트 구조(DGS21, DGS22)는 각각 제2 핀 분리 절연부(FS12)와 함께 Y 방향을 따라 일직선상에서 연장될 수 있다.
복수의 게이트 구조(GS)에서 정상 게이트 구조(GS1) 및 더미 게이트 구조(DGS11, DGS12, DGS21, DGS22)는 서로 동일한 재료로 이루어질 수 있다. 일부 실시예들에서, 정상 게이트 구조(GS1) 및 더미 게이트 구조(DGS11, DGS12, DGS21, DGS22)는 동일한 금속을 포함할 수 있으며, 실질적으로 동일한 스택(stack) 구조를 가질 수 있다. 단, 더미 게이트 구조(DGS11, DGS12, DGS21, DGS22)는 집적회로 소자(100)의 동작중에는 전기적 플로팅(floating) 상태를 유지할 수 있다.
복수의 게이트 구조(GS)는 각각 게이트 절연막(132) 및 게이트 라인(GL)의 적층 구조로 이루어질 수 있다. 게이트 절연막(132)은 게이트 라인(GL)의 저면 및 양 측벽을 덮을 수 있다. 게이트 절연막(132)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 제1 소자 영역(RX1)에 있는 제1 핀형 활성 영역(F1A, F1B)과 게이트 절연막(132)과의 사이, 및 제2 소자 영역(RX2)에 있는 제2 핀형 활성 영역(F2A, F2B, F2C)과 게이트 절연막(132)과의 사이에는 필요에 따라 인터페이스막(도시 생략)이 개재될 수 있다. 상기 인터페이스막은 산화막, 질화막, 또는 산화질화막으로 이루어질 수 있다.
복수의 게이트 라인(GL)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필(gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 복수의 게이트 라인(GL)은 각각 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 복수의 게이트 라인(GL)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
복수의 게이트 구조(GS) 각각의 상면은 게이트 절연 캡핑층(140)으로 덮일 수 있다. 게이트 절연 캡핑층(140)은 실리콘 질화막으로 이루어질 수 있다.
복수의 제1 절연 스페이서(120)가 복수의 게이트 구조(GS) 각각의 양 측벽을 덮을 수 있다. 복수의 제1 절연 스페이서(120)는 복수의 게이트 구조(GS)와 함께 Y 방향을 따라 라인 형상으로 길게 연장될 수 있다. 복수의 제2 절연 스페이서(122)가 복수의 제2 핀 분리 절연부(FS12) 각각의 양 측벽을 덮을 수 있다. 복수의 제2 절연 스페이서(122)는 복수의 제2 핀 분리 절연부(FS12)와 함께 Y 방향을 따라 라인 형상으로 길게 연장될 수 있다. 복수의 제1 절연 스페이서(120) 및 복수의 제2 절연 스페이서(122)는 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제2 절연 스페이서(122)의 수직 길이(Z 방향 길이)는 복수의 제1 절연 스페이서(120)의 수직 길이와 다를 수 있다. 일부 실시예들에서, 복수의 제2 절연 스페이서(122) 중 일부의 제2 절연 스페이서(122)의 수직 길이는 복수의 제1 절연 스페이서(120)의 수직 길이보다 더 작을 수 있다. 복수의 제2 절연 스페이서(122)의 최상면의 수직 레벨은 복수의 제1 절연 스페이서(120)의 최상면의 수직 레벨보다 더 낮을 수 있다.
제1 소자 영역(RX1) 상에서, 복수의 제2 절연 스페이서(122) 중 일부의 제2 절연 스페이서(122)의 최저면 수직 레벨은 복수의 제1 핀형 활성 영역(F1A, F1B) 각각의 최상면 수직 레벨(LVF)보다 더 낮을 수 있다. 일부 실시예들에서, 복수의 제2 절연 스페이서(122) 중 다른 일부의 제2 절연 스페이서(122)의 최저면 수직 레벨은 제1 핀 분리 절연부(FS11)의 최상면 수직 레벨(LV3)과 실질적으로 동일할 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서, 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C)에는 복수의 리세스(124R)가 형성될 수 있다. 복수의 리세스(124R)는 복수의 소스/드레인 영역(124)으로 채워질 수 있다. 복수의 소스/드레인 영역(124)은 리세스(124R)의 내벽을 이루는 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C) 각각의 표면으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 일부 실시예들에서, 복수의 소스/드레인 영역(124)은 에피텍셜 성장된 복수의 SiGe 층, 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다. 일부 실시예들에서, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(124)은 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다. 일부 실시예들에서, 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(124)은 에피텍셜 성장된 복수의 SiGe 층으로 이루어질 수 있다.
복수의 게이트 구조(GS) 각각의 사이, 이웃하는 2 개의 제2 핀 분리 절연부(FS12)의 사이, 및 게이트 구조(GS)와 제2 핀 분리 절연부(FS12)와의 사이에는 각각 게이트간 절연막(128)이 개재될 수 있다. 복수의 소스/드레인 영역(124)은 게이트간 절연막(128)으로 덮일 수 있다. 게이트간 절연막(128)은 제1 핀 분리 절연부(FS11)의 상면에 접하는 부분을 포함할 수 있다. 게이트간 절연막(128)은 실리콘 산화막으로 이루어질 수 있다.
상부 절연 캡핑층(150)은 복수의 게이트 절연 캡핑층(140), 복수의 제1 절연 스페이서(120), 복수의 제2 핀 분리 절연부(FS12), 및 게이트간 절연막(128)을 덮도록 기판(110)의 주면(110M)과 평행하게 연장될 수 있다. 상부 절연 캡핑층(150)은 실리콘 산화막, 실리콘 질화막, 폴리실리콘막, 또는 이들의 조합으로 이루어질 수 있다. 상부 절연 캡핑층(150) 위에는 층간절연막(170)이 형성될 수 있다. 층간절연막(170)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 2a 내지 도 2d에는 제1 핀 분리 절연부(FS11) 및 복수의 제2 핀 분리 절연부(FS12) 각각의 저면이 평탄한 표면을 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 일부 실시예들에서, 제1 핀 분리 절연부(FS11) 및 복수의 제2 핀 분리 절연부(FS12) 각각의 저면은 원형의 일부 또는 타원형의 일부를 구성하는 곡면(curved surface)을 포함할 수 있다. 다른 일부 실시예들에서, 제1 핀 분리 절연부(FS11) 및 복수의 제2 핀 분리 절연부(FS12) 각각의 저면은 기판(110)을 향해 뾰족하게 돌출되는 포인트를 가지는 비평탄면(non-planar surface)을 포함할 수 있다.
일부 실시예들에서, 제1 핀 분리 절연부(FS11) 및 복수의 제2 핀 분리 절연부(FS12)는 각각 단일 절연막, 또는 복수의 절연막의 조합인 복합 절연막으로 이루어질 수 있다. 제1 핀 분리 절연부(FS11) 및 복수의 제2 핀 분리 절연부(FS12)를 구성하는 절연막은 실리콘 산화막, 실리콘 질화막, SiOCN 막, SiCN 막, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 다른 일부 실시예들에서, 제1 핀 분리 절연부(FS11) 및 복수의 제2 핀 분리 절연부(FS12) 중 적어도 일부는 에어갭(air gap)을 포함할 수 있다.
도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)에서, 제1 소자 영역(RX1)은 제1 핀 분리 절연부(FS11) 및 복수의 제2 핀 분리 절연부(FS12)의 조합으로 이루어지는 제1 핀 분리 영역(FSA1)을 포함하고, 제2 소자 영역(RX2)은 복수의 제2 핀 분리 절연부(FS12)로 이루어지는 제2 핀 분리 영역(FSA2)을 포함한다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 서로 다른 타입의 채널을 가지는 트랜지스터를 포함하는 경우, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 서로 다른 구조 및 서로 다른 조합으로 구성되는 핀 분리 영역을 포함함으로써, 서로 다른 도전형의 채널 영역을 포함하는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 각각의 채널 영역의 도전형에 따라 캐리어 이동도를 독립적으로 향상시킬 수 있다. 이와 같이, 집적회로 소자(100)의 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에 각각 포함된 트랜지스터들의 채널 타입에 따라 제1 핀 분리 절연부(FS11) 및 복수의 제2 핀 분리 절연부(FS12)의 최적의 조합을 이용하여 제1 핀 분리 영역(FSA1) 또는 제2 핀 분리 영역(FSA2)을 제공함으로써, 집적회로 소자(100)를 구성하는 트랜지스터들 사이에 안정적인 분리 영역을 제공하면서 상기 트랜지스터들 각각의 채널 타입에 따라 최적의 퍼포먼스를 제공할 수 있으며, 집적회로 소자의 신뢰도를 향상시킬 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도로서, 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이다. 도 3a에 있어서, 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a를 참조하면, 집적회로 소자(100A)는 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100A)는 복수의 제2 핀 분리 절연부(FS12) 대신 복수의 제2 핀 분리 절연부(FS12A)를 포함한다.
복수의 제2 핀 분리 절연부(FS12A)는 각각 제1 절연막(162A), 제2 절연막(164A), 및 제3 절연막(166A)이 차례로 적층된 다중층 구조를 가질 수 있다.
제1 소자 영역(RX1)(도 1 참조)에서, 제1 절연막(162A)은 제1 핀 분리 절연부(FS11)에 접할 수 있다. 제1 절연막(162A)은 제1 핀 분리 절연부(FS11)와는 다른 조성을 가질 수 있다. 일부 실시예들에서, 제1 핀 분리 절연부(FS11)는 실리콘 산화막으로 이루어지고, 제1 절연막(162A)은 실리콘 질화막으로 이루어질 수 있다. 제1 절연막(162A)은 제1 핀형 활성 영역(F1A, F1B)의 측벽, 제2 절연 스페이서(122)의 측벽, 및 게이트간 절연막(128)의 측벽을 덮을 수 있다. 일부 실시예들에서, 제1 절연막(162A)은 ALD (atomic layer deposition) 공정에 의해 형성될 수 있다.
제2 절연막(164A) 및 제3 절연막(166A)은 서로 다른 증착 방식에 의해 형성된 실리콘 산화막으로 이루어질 수 있다. 예를 들면, 제2 절연막(164A)은 ALD 공정에 의해 형성된 막이고, 제3 절연막(166A)은 CVD (chemical vapor deposition) 공정에 의해 형성된 막일 수 있다. 복수의 제2 핀 분리 절연부(FS12A)에서, 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이의 공간에 위치하는 부분은 제1 절연막(162A) 및 제2 절연막(164A)을 포함하고, 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 보다 더 높은 수직 레벨에 있는 부분은 제1 절연막(162A), 제2 절연막(164A), 및 제3 절연막(166A)을 포함할 수 있다. 복수의 제2 핀 분리 절연부(FS12A)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2d를 참조하여 복수의 제2 핀 분리 절연부(FS12)에 대하여 설명한 바와 대체로 동일하다.
도 3b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도로서, 도 3b는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이다. 도 3b에 있어서, 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3b를 참조하면, 집적회로 소자(100B)는 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100B)는 복수의 제2 핀 분리 절연부(FS12) 대신 복수의 제2 핀 분리 절연부(FS12B)를 포함한다.
복수의 제2 핀 분리 절연부(FS12B)는 각각 제1 절연막(162B) 및 제2 절연막(164B)이 차례로 적층된 다중층 구조를 가질 수 있다.
제1 소자 영역(RX1)에서, 복수의 제2 핀 분리 절연부(FS12B)의 제1 절연막(162B)은 제1 핀 분리 절연부(FS11)에 접할 수 있다. 제1 절연막(162B)은 제1 핀 분리 절연부(FS11)와는 다른 조성을 가질 수 있다. 일부 실시예들에서, 제1 핀 분리 절연부(FS11)는 실리콘 산화막으로 이루어지고, 제1 핀 분리 절연부(FS11)에 접하는 제1 절연막(162B)은 실리콘 질화막으로 이루어질 수 있다. 제1 절연막(162B)은 ALD 공정에 의해 형성될 수 있다. 제2 절연막(164B)은 실리콘 산화막으로 이루어질 수 있다. 제2 절연막(164B)은 CVD 공정에 의해 형성된 실리콘 산화막으로 이루어질 수 있다. 복수의 제2 핀 분리 절연부(FS12B)에서, 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이의 공간에 위치하는 부분은 제1 절연막(162B)을 포함하고, 한 쌍의 제1 핀형 활성 영역(F1A, F1B)보다 더 높은 수직 레벨에 있는 부분은 제1 절연막(162B) 및 제2 절연막(164B)을 포함할 수 있다. 복수의 제2 핀 분리 절연부(FS12B)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2d를 참조하여 복수의 제2 핀 분리 절연부(FS12)에 대하여 설명한 바와 대체로 동일하다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들로서, 도 4a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 4b는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 단면도이다. 도 4a 및 도 4b에 있어서, 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 집적회로 소자(100C)는 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100C)는 복수의 제2 핀 분리 절연부(FS12) 대신 복수의 제2 핀 분리 절연부(FS12C)를 포함한다.
복수의 제2 핀 분리 절연부(FS12C)의 최저면 수직 레벨(LVC)은 기판(110)의 주면(110M)의 수직 레벨(LV1)(도 2a 및 도 2b 참조)과 실질적으로 동일할 수 있다. 일부 실시예들에서, 도 2a에 예시한 바와 같이 제1 핀 분리 절연부(FS11)의 최저면의 수직 레벨은 기판(110)의 주면(110M)의 수직 레벨(LV1)과 실질적으로 동일할 수 있다. 이 경우, 복수의 제2 핀 분리 절연부(FS12C)의 최저면 수직 레벨(LVC)과 제1 핀 분리 절연부(FS11)의 최저면의 수직 레벨은 실질적으로 동일할 수 있다.
제2 핀 분리 절연부(FS12C)는 일체로 연결된 상측 절연부(US) 및 하측 절연부(LSC)를 포함할 수 있다. 제1 소자 영역(RX1) 상에서 제2 핀 분리 절연부(FS12C)의 하측 절연부(LSC)는 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이에 개재될 수 있다. 제2 소자 영역(RX2) 상에서 제2 핀 분리 절연부(FS12C)의 하측 절연부(LSC)는 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 사이, 또는 한 쌍의 제2 핀형 활성 영역(F2B, F2C) 사이에 개재될 수 있다. 복수의 제2 핀 분리 절연부(FS12C)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2d를 참조하여 복수의 제2 핀 분리 절연부(FS12)에 대하여 설명한 바와 대체로 동일하다.
도 5a 및 도 5b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들로서, 도 5a는 도 1의 X1 - X1' 선 단면에 대응하는 부분의 단면도이고, 도 5b는 도 1의 X2 - X2' 선 단면에 대응하는 부분의 단면도이다. 도 5a 및 도 5b에 있어서, 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 집적회로 소자(100D)는 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100D)는 복수의 제2 핀 분리 절연부(FS12) 대신 복수의 제2 핀 분리 절연부(FS12D)를 포함한다.
복수의 제2 핀 분리 절연부(FS12D)의 최저면 수직 레벨(LVD)은 기판(110)의 주면(110M)의 수직 레벨(LV1)보다 더 낮을 수 있다. 일부 실시예들에서, 제1 핀 분리 절연부(FS11)의 최저면의 수직 레벨은 기판(110)의 주면(110M)의 수직 레벨(LV1)과 실질적으로 동일할 수 있다. 이 경우, 복수의 제2 핀 분리 절연부(FS12D)의 최저면 수직 레벨(LVD)은 제1 핀 분리 절연부(FS11)의 최저면의 수직 레벨보다 더 낮을 수 있다.
제2 핀 분리 절연부(FS12D)는 일체로 연결된 상측 절연부(US) 및 하측 절연부(LSD)를 포함할 수 있다. 제1 소자 영역(RX1) 상에서 제2 핀 분리 절연부(FS12D)의 하측 절연부(LSD)는 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이에 개재될 수 있다. 제2 소자 영역(RX2) 상에서 제2 핀 분리 절연부(FS12D)의 하측 절연부(LSD)는 한 쌍의 제2 핀형 활성 영역(F2A, F2B) 사이, 또는 한 쌍의 제2 핀형 활성 영역(F2B, F2C) 사이에 개재될 수 있다. 복수의 제2 핀 분리 절연부(FS12D)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2d를 참조하여 복수의 제2 핀 분리 절연부(FS12)에 대하여 설명한 바와 대체로 동일하다.
도 6a 및 도 6b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도들로서, 도 6a는 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 단면도이고, 도 6b는 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 단면도이다. 도 6a 및 도 6b에 있어서, 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a 및 도 6b를 참조하면, 집적회로 소자(100E)는 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(100E)는 소자분리막(112) 및 제1 핀 분리 절연부(FS11) 대신 소자분리막(112E) 및 제1 핀 분리 절연부(FS11E)를 포함한다.
소자분리막(112E) 및 제1 핀 분리 절연부(FS11E)는 각각 기판(110) 상에 차례로 적층된 제1 절연 라이너(114), 제2 절연 라이너(116), 및 매립 절연막(118)을 포함할 수 있다. 제1 절연 라이너(114) 및 제2 절연 라이너(116)는 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C) 각각의 하부 측벽을 덮도록 형성될 수 있다. 매립 절연막(118)은 제2 절연 라이너(116) 위에서 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C) 각각의 하부 측벽 사이의 공간들을 채우도록 형성될 수 있다.
일부 실시예들에서, 제1 절연 라이너(114)는 제1 산화막으로 이루어질 수 있다. 상기 제1 산화막은 증착 공정을 통하여 얻어지거나, 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C) 각각의 표면을 열산화시켜 얻어질 수 있다.
일부 실시예들에서, 제2 절연 라이너(116)는 스트레서(stressor)로 이용될 수 있다. 제2 절연 라이너(116)는 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C) 각각의 채널 영역에 인장 응력 또는 압축 응력을 인가하는 물질로 형성될 수 있다. 예를 들면, 제2 절연 라이너(116)는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다. 일부 실시예들에서, 제2 절연 라이너(116) 중 제1 소자 영역(RX1) 상에 형성되는 부분과 제2 소자 영역(RX2) 상에 형성되는 부분은 상기 예시한 물질들 중에서 선택되는 서로 다른 물질로 이루어질 수 있다.
일부 실시예들에서, 매립 절연막(118)은 제2 산화막으로 이루어질 수 있다. 상기 제2 산화막은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 예를 들면, 상기 제2 산화막은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
본 발명의 기술적 사상에 의하면, 도 1과 도 2a 내지 도 2d를 참조하여 설명한 제1 핀 분리 절연부(FS11) 및 복수의 제2 핀 분리 절연부(FS12), 도 3a에 예시한 복수의 제2 핀 분리 절연부(FS12A), 도 3b에 예시한 복수의 제2 핀 분리 절연부(FS12B), 도 4a 및 도 4b에 예시한 복수의 제2 핀 분리 절연부(FS12C), 도 5a 및 도 5b에 예시한 복수의 제2 핀 분리 절연부(FS12D), 도 6a 및 도 6b에 예시한 제1 핀 분리 절연부(FS11E), 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 제1 및 제2 핀 분리 절연부의 다양한 구조 및 조합을 이용하여 다양한 핀 분리 영역을 제공할 수 있다. 따라서, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 서로 다른 도전형의 채널 영역을 포함하는 트랜지스터들을 포함하는 경우, 이들 트랜지스터들 각각의 채널 타입에 따라 캐리어 이동도를 섬세하게 제어할 수 있으며, 집적회로 소자의 신뢰도를 향상시킬 수 있다.
도 7a, 도 7b, 도 7c, 및 도 7d 내지 도 17a, 도 17b, 도 17c, 및 도 17d는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a, 도 8a, ..., 및 도 17a에는 각각 도 1의 X1 - X1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 7b, 도 8b, ..., 및 도 17b에는 각각 도 1의 X2 - X2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 7c, 도 8c, ..., 및 도 17c에는 각각 도 1의 Y1 - Y1' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 7d, 도 8d, ..., 및 도 17d에는 각각 도 1의 Y2 - Y2' 선 단면에 대응하는 부분의 공정 순서에 따른 단면 구성이 예시되어 있다. 도 7a 내지 도 17d를 참조하여 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)의 제조 방법에 대하여 설명한다. 도 7a 내지 도 17d에 있어서, 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 7a 내지 도 7d를 참조하면, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 기판(110)의 일부 영역을 식각하여 기판(110)의 주면(110M)으로부터 상측 방향 (Z 방향)으로 돌출되고 X 방향으로 상호 평행하게 연장되는 복수의 핀형 활성 영역을 형성하고, 상기 복수의 핀형 활성 영역 각각의 하부 양 측벽을 덮는 소자분리막(112)을 형성할 수 있다. 소자분리막(112)의 일부와 기판(110)의 일부를 식각하여 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 정의하는 딥 트렌치(DT)를 형성하고, 딥 트렌치(DT)를 절연막으로 채워 소자간 분리 영역(DTA)을 형성할 수 있다. 상기 복수의 핀형 활성 영역은 제1 소자 영역(RX1)에 배치되는 복수의 제1 핀형 활성 영역(F1A, F1B)과, 제2 소자 영역(RX2)에 배치되는 복수의 예비 제2 핀형 활성 영역(F2)을 포함할 수 있다.
제1 소자 영역(RX1)에서 복수의 제1 핀형 활성 영역(F1A, F1B)이 형성됨에 따라 기판(110)의 주면(110M) 상에는 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이에 제1 핀 분리 공간(SS1)이 제공될 수 있다. 소자분리막(112) 중 제1 소자 영역(RX1) 상에서 제1 핀 분리 공간(SS1)을 채우는 부분은 제1 핀 분리 절연부(FS11)을 구성할 수 있다.
제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 예비 제2 핀형 활성 영역(F2)이 소자분리막(112)의 상면 위로 돌출될 수 있다.
도 8a 내지 도 8d를 참조하면, 제1 핀 분리 절연부(FS11), 소자분리막(112), 및 소자간 분리 영역(DTA) 위에서 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 예비 제2 핀형 활성 영역(F2)에 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다. 복수의 더미 게이트 구조체(DGS)는 각각 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 예비 제2 핀형 활성 영역(F2) 위에 차례로 적층된 더미 게이트 절연막(D12), 더미 게이트 라인(D14), 및 더미 게이트 절연 캡핑층(D16)을 포함할 수 있다. 더미 게이트 절연막(D12)은 실리콘 산화물을 포함할 수 있다. 더미 게이트 라인(D14)은 폴리실리콘을 포함할 수 있다. 더미 게이트 절연 캡핑층(D16)은 실리콘 질화물을 포함할 수 있다. 복수의 더미 게이트 구조체(DGS) 중 일부 더미 게이트 구조체(DGS)는 제1 핀 분리 절연부(FS11)를 덮으며 Y 방향을 따라 연장될 수 있다.
더미 게이트 구조체(DGS)의 양 측벽에 제1 절연 스페이서(120)를 형성할 수 있다. 제1 절연 스페이서(120)를 형성하기 위하여, ALD 또는 CVD 공정을 이용할 수 있다.
더미 게이트 구조체(DGS)의 양 측에서 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 예비 제2 핀형 활성 영역(F2)을 일부 식각하여 복수의 리세스(124R)를 형성하고, 복수의 리세스(124R)로부터 에피택셜 성장 공정에 의해 반도체층들을 형성하여 복수의 소스/드레인 영역(124)을 형성할 수 있다. 일부 실시예들에서, 제1 소자 영역(RX1)은 NMOS 트랜지스터 영역이고, 제2 소자 영역(RX2)은 PMOS 트랜지스터 영역일 수 있다. 이 경우, 제1 소자 영역(RX1)에 있는 복수의 소스/드레인 영역(124)은 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어지고, 제2 소자 영역(RX2)에 있는 복수의 소스/드레인 영역(124)은 에피텍셜 성장된 복수의 SiGe 층으로 이루어질 수 있다.
복수의 더미 게이트 구조체(DGS) 각각의 사이에서 제1 핀 분리 절연부(FS11), 소자분리막(112), 및 복수의 소스/드레인 영역(124)을 덮는 게이트간 절연막(128)을 형성할 수 있다.
복수의 더미 게이트 구조체(DGS) 중 일부 더미 게이트 구조체(DGS)는 제1 소자 영역(RX1)에서 제1 핀 분리 절연부(FS11)의 상면을 덮으면서 제1 핀형 활성 영역(F1A)과 제1 핀형 활성 영역(F1B)과의 사이의 제1 핀 분리 공간(SS1)(도 7a 참조)의 일부를 채우는 부분을 포함할 수 있다.
도 9a 내지 도 9d를 참조하면, 도 8a 내지 도 8d의 결과물에서 더미 게이트 절연 캡핑층(D16) 및 그 주위의 절연막들을 CMP (chemical mechanical polishing) 공정에 의해 제거하여, 더미 게이트 라인(D14)을 노출시키고 게이트간 절연막(128) 및 복수의 제1 절연 스페이서(120)의 높이를 낮춘다.
도 10a 내지 도 10d를 참조하면, 도 9a 내지 도 9d의 결과물 상에 개구(OP)를 가지는 마스크 패턴(M1)을 형성한다.
마스크 패턴(M1)은 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합으로 이루어질 수 있다. 마스크 패턴(M1)의 개구(OP)를 통해 더미 게이트 라인(D14) 중 복수의 제2 핀 분리 절연부(FS12)(도 1 참조)가 형성될 영역에 대응하는 부분들이 노출될 수 있다. 개구(OP)는 제1 소자 영역(RX1), 소자간 분리 영역(DTA), 및 제2 소자 영역(RX2)에 걸쳐 Y 방향으로 길게 연장되는 라인 형상을 가질 수 있다.
도 11a 내지 도 11d를 참조하면, 마스크 패턴(M1)을 식각 마스크로 이용하여 마스크 패턴(M1)의 개구(OP)를 통해 노출된 더미 게이트 라인(D14)을 선택적으로 제거하고, 그 결과 노출되는 더미 게이트 절연막(D12)을 제거한다. 이어서, 더미 게이트 절연막(D12)의 제거 후 제1 소자 영역(RX1)에서 개구(OP)를 통해 노출되는 복수의 제1 핀형 활성 영역(F1A, F1B)과, 제2 소자 영역(RX2)에서 개구(OP)를 통해 노출되는 복수의 예비 제2 핀형 활성 영역(F2)을 식각하여 복수의 제2 핀 분리 공간(SS2)을 형성한다. 제2 소자 영역(RX2)에서 복수의 제2 핀 분리 공간(SS2)이 형성된 결과, 각각의 예비 제2 핀형 활성 영역(F2)이 복수의 제2 핀형 활성 영역(F2A, F2B, F2C)으로 분리될 수 있다.
복수의 제2 핀 분리 공간(SS2)의 최저면의 수직 레벨(LV2)은 기판(110)의 주면(110M)의 수직 레벨(LV1)보다 더 높을 수 있다. 제1 소자 영역(RX1)에서 복수의 제2 핀 분리 공간(SS2)을 통해 제1 핀 분리 절연부(FS11)가 노출될 수 있다.
복수의 제2 핀 분리 공간(SS2)을 형성하기 위하여 더미 게이트 라인(D14), 더미 게이트 절연막(D12), 복수의 제1 핀형 활성 영역(F1A, F1B), 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C)을 식각하는 동안, 개구(OP)를 통해 식각 분위기에 함께 노출되는 제1 절연 스페이서(120)도 일부 소모되어, 제1 절연 스페이서(120)로부터 높이가 낮아진 결과물인 복수의 제2 절연 스페이서(122)가 형성될 수 있다.
복수의 제2 절연 스페이서(122)가 형성됨으로써, 복수의 제2 핀 분리 공간(SS2)의 입구측 상부는 X 방향에서 비교적 큰 폭을 가지고, 복수의 제2 핀 분리 공간(SS2) 중 복수의 제1 핀형 활성 영역(F1A, F1B)에 의해 한정되는 부분, 및 복수의 제2 핀형 활성 영역(F2A, F2B, F2C)에 의해 한정되는 부분에서는 X 방향에서 비교적 작은 폭을 가질 수 있다.
도 12a 내지 도 12d를 참조하면, 복수의 제2 핀 분리 공간(SS2)이 형성된 도 11a 내지 도 11d의 결과물 상에 절연 물질을 퇴적하여 복수의 제2 핀 분리 공간(SS2)을 채우면서 마스크 패턴(M1)의 상면을 덮는 분리용 절연막(192)을 형성한다. 분리용 절연막(192)은 실리콘 질화막, 실리콘 산화막, 또는 이들의 조합으로 이루어질 수 있다.
도 13a 내지 도 13d를 참조하면, 게이트간 절연막(128)의 상면이 노출될 때까지 게이트간 절연막(128)을 덮고 있는 불필요한 막들을 평탄화 공정에 의해 제거한다. 그 결과, 기판(110) 상에서 더미 게이트 라인(D14), 제1 절연 스페이서(120), 및 게이트간 절연막(128)을 덮고 있던 마스크 패턴(M1)(도 12a 내지 도 12d 참조)이 제거되고 평탄화된 상면을 가지는 복수의 제2 핀 분리 절연부(FS12)가 얻어질 수 있다. 복수의 제2 핀 분리 절연부(FS12)는 각각 일체로 연결된 상측 절연부(US) 및 하측 절연부(LS)를 포함할 수 있다.
도 14a 내지 도 14d를 참조하면, 도 13a 내지 도 13d의 결과물로부터 복수의 더미 게이트 라인(D14) 및 그 하부의 복수의 더미 게이트 절연막(D12)을 제거하여 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 게이트 구조 공간(GA)을 마련한다. 복수의 게이트 구조 공간(GA)을 통해 제1 절연 스페이서(120), 복수의 제1 핀형 활성 영역(F1A, F1B), 복수의 제2 핀형 활성 영역(F2A, F2C), 소자분리막(112), 및 소자간 분리 영역(DTA)이 노출될 수 있다.
도 15a 내지 도 15d를 참조하면, 복수의 게이트 구조 공간(GA)(도 14a 내지 도 14d 참조) 내에 게이트 절연막(132) 및 게이트 도전층(196)을 형성한다.
일부 실시예들에서, 게이트 절연막(132)을 형성하기 전에, 복수의 게이트 구조 공간(GA)을 통해 노출되는 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2C) 각각의 표면에 인터페이스막(도시 생략)을 형성할 수 있다. 상기 인터페이스막은 복수의 게이트 구조 공간(GA)에서 노출되는 복수의 제1 핀형 활성 영역(F1A, F1B) 및 복수의 제2 핀형 활성 영역(F2A, F2C)의 일부를 산화시켜 얻어질 수 있다.
게이트 절연막(132) 및 게이트 도전층(196)은 게이트 구조 공간(GA)의 내부를 채우면서 게이트간 절연막(128)의 상면을 덮도록 형성될 수 있다. 게이트 절연막(132) 및 게이트 도전층(196)은 각각 ALD, CVD, PVD (physical vapor deposition), MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다.
도 16a 내지 도 16d를 참조하면, 게이트간 절연막(128)의 상면이 노출되도록 게이트 절연막(132) 및 게이트 도전층(196)(도 15a 내지 도 15d 참조)의 불필요한 부분들을 제거한 후, 게이트 절연막(132) 및 게이트 도전층(196) 중 복수의 게이트 구조 공간(GA)(도 14a 내지 도 14d 참조)을 채우는 부분들을 상부로부터 일부 제거하여, 복수의 캡핑 공간(CS)을 마련한다. 게이트 도전층(196) 중 게이트 구조 공간(GA) 내에 남은 부분은 게이트 라인(GL)을 구성할 수 있다.
도 17a 내지 도 17d를 참조하면, 도 16a 내지 도 16d의 결과물에서 복수의 캡핑 공간(CS)을 채우는 복수의 게이트 절연 캡핑층(140)을 형성한다.
게이트 절연 캡핑층(140)을 형성하기 위하여 기판(110) 상에 복수의 캡핑 공간(CS)을 채우기에 충분한 두께의 캡핑 절연막을 형성한 후, 게이트간 절연막(128) 및 복수의 제2 핀 분리 절연부(FS12) 각각의 상면이 노출되도록 상기 캡핑 절연막의 불필요한 부분들을 제거할 수 있다. 게이트 절연 캡핑층(140)은 실리콘 질화막으로 이루어질 수 있다.
그 후, 도 17a 내지 도 17d의 결과물 상에 상부 절연 캡핑층(150) 및 층간절연막(170)을 형성하여 도 1과 도 2a 내지 도 2d에 예시한 집적회로 소자(100)를 형성할 수 있다.
도 3a에 예시한 집적회로 소자(100A)를 제조하기 위하여, 도 7a 내지 도 17d를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 12a 내지 도 12d를 참조하여 설명한 공정에서 분리용 절연막(192)을 형성하기 위하여 제1 절연막(162A) 형성용 실리콘 질화막, 제2 절연막(164A) 형성용 실리콘 산화막, 및 제3 절연막(166A) 형성용 실리콘 산화막을 차례로 형성할 수 있다. 그 후, 도 13a 내지 도 13d를 참조하여 설명한 바와 같은 방법으로 게이트간 절연막(128)의 상면이 노출될 때까지 게이트간 절연막(128)을 덮고 있는 불필요한 막들을 평탄화 공정에 의해 제거하여, 도 3a에 예시한 복수의 제2 핀 분리 절연부(FS12A)를 형성할 수 있다.
도 3b에 예시한 집적회로 소자(100B)를 제조하기 위하여, 도 7a 내지 도 17d를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 12a 내지 도 12d를 참조하여 설명한 공정에서 분리용 절연막(192)을 형성하기 위하여 제1 절연막(162B) 형성용 실리콘 질화막과 제2 절연막(164B) 형성용 실리콘 산화막을 차례로 형성할 수 있다. 그 후, 도 13a 내지 도 13d를 참조하여 설명한 바와 같은 방법으로 게이트간 절연막(128)의 상면이 노출될 때까지 게이트간 절연막(128)을 덮고 있는 불필요한 막들을 평탄화 공정에 의해 제거하여, 도 3b에 예시한 복수의 제2 핀 분리 절연부(FS12B)를 형성할 수 있다.
도 4a 및 도 4b에 예시한 집적회로 소자(100C)를 제조하기 위하여, 도 7a 내지 도 17d를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 11a 내지 도 11d를 참조하여 설명한 바와 같이 복수의 제2 핀 분리 공간(SS2)을 형성하는 데 있어서, 복수의 제2 핀 분리 공간(SS2)의 최저면의 수직 레벨이 기판(110)의 주면(110M)의 수직 레벨(LV1)과 실질적으로 동일하게 되도록 할 수 있다. 그 후, 복수의 제2 핀 분리 공간(SS2) 내에 복수의 제2 핀 분리 절연부(FS12C)를 형성할 수 있다.
도 5a 및 도 5b에 예시한 집적회로 소자(100D)를 제조하기 위하여, 도 7a 내지 도 17d를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 11a 내지 도 11d를 참조하여 설명한 바와 같이 복수의 제2 핀 분리 공간(SS2)을 형성하는 데 있어서, 복수의 제2 핀 분리 공간(SS2)의 최저면의 수직 레벨이 기판(110)의 주면(110M)의 수직 레벨(LV1)보다 더 낮게 되도록 할 수 있다. 그 후, 복수의 제2 핀 분리 공간(SS2) 내에 복수의 제2 핀 분리 절연부(FS12D)를 형성할 수 있다.
도 6a 및 도 6b에 예시한 집적회로 소자(100E)를 제조하기 위하여, 도 7a 내지 도 17d를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 7a 내지 도 7d를 참조하여 설명한 공정들에서, 제1 핀 분리 절연부(FS11) 및 이를 포함하는 소자분리막(112)을 형성하는 공정 대신, 도 6a 및 도 6b에 예시한 바와 같이 제1 절연 라이너(114), 제2 절연 라이너(116), 및 매립 절연막(118)을 포함하는 제1 핀 분리 절연부(FS11E) 및 소자분리막(112E)을 형성할 수 있다. 그 후, 소자분리막(112E)의 일부와 기판(110)의 일부를 식각하여 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 정의하는 딥 트렌치(DT)를 형성하고, 딥 트렌치(DT)를 절연막으로 채워 소자간 분리 영역(DTA)을 형성할 수 있다.
그 후, 도 8a 내지 도 17d를 참조하여 설명한 바와 같은 공정들을 수행하여 도 6a 및 도 6b에 예시한 집적회로 소자(100E)를 제조할 수 있다.
도 7a 내지 도 17d를 참조하여 설명한 집적회로 소자(100, 100A, 100B, 100C, 100D, 100E)의 제조 방법에 의하면, 제1 소자 영역(RX1)에는 다양한 제1 핀 분리 절연부(FS11, FS11E) 및 다양한 제2 핀 분리 절연부(FS12, FS12A, FS12B, FS12C, FS12D)로부터 선택되는 다양한 조합으로부터 이루어지는 핀 분리 영역을 형성하고, 제2 소자 영역(RX2)에는 다양한 제2 핀 분리 절연부(FS12, FS12A, FS12B, FS12C, FS12D)로부터 선택되는 핀 분리 영역을 형성함으로써, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 서로 다른 도전형의 채널 영역을 포함하는 트랜지스터들에서의 캐리어 이동도를 채널 영역의 도전형에 따라 독립적으로 섬세하게 제어할 수 있다. 따라서, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 트랜지스터들 각각의 채널 타입에 따라 최적의 퍼포먼스를 제공할 수 있다.
도 18 내지 도 24는 각각 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 18 내지 도 24를 참조하여 본 발명의 기술적 사상에 의한 실시예들에 따라 다양한 구조들을 가지는 집적회로 소자들에 대하여 설명한다. 도 18 내지 도 24에 있어서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 18에 예시한 집적회로 소자(200)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(200)는 복수의 제2 핀 분리 절연부(FS12) 대신 복수의 제2 핀 분리 절연부(FS22)를 포함한다.
복수의 제2 핀 분리 절연부(FS22)는 도 1에 예시한 복수의 제2 핀 분리 절연부(FS12)보다 더 작은 Y 방향 길이를 가질 수 있다. Y 방향에서 복수의 제2 핀 분리 절연부(FS22)는 제1 소자 영역(RX1)의 일부만을 덮을 수 있다. 도 18에는 복수의 제2 핀 분리 절연부(FS22)가 제1 소자 영역(RX1)에서 복수의 제1 핀형 활성 영역(F1A, F1B) 중 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이를 지나 Y 방향으로 연장되는 구성이 예시되어 있다.
복수의 게이트 구조(GS) 중 제2 핀 분리 절연부(FS22)를 사이에 두고 Y 방향을 따라 서로 이격되고 제2 핀 분리 절연부(FS22)와 함께 Y 방향을 따라 일직선상에서 연장되어 있는 한 쌍의 더미 게이트 구조(DGS11, DGS12)는 Y 방향에서 서로 다른 길이를 가질 수 있다. 이와 유사하게, 한 쌍의 더미 게이트 구조(DGS21, DGS22)도 Y 방향에서 서로 다른 길이를 가질 수 있다.
복수의 제2 핀 분리 절연부(FS22)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2d를 참조하여 복수의 제2 핀 분리 절연부(FS12)에 대하여 설명한 바와 대체로 동일하다.
도 19에 예시한 집적회로 소자(300)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(300)에서는 1 개의 제2 핀 분리 절연부(FS32)가 제1 소자 영역(RX1)에서 제1 핀 분리 절연부(FS11)와 수직으로 오버랩되어 있다.
제2 핀 분리 절연부(FS32)는 도 1과 도 2a 내지 도 2d를 참조하여 복수의 제2 핀 분리 절연부(FS12) 중 어느 하나에 대응할 수 있다.
제2 소자 영역(RX2)에는 기판(110)(도 2a 내지 도 2d 참조)으로부터 돌출된 복수의 제2 핀형 활성 영역(F2A, F2B)이 형성되어 있다. 복수의 제2 핀형 활성 영역(F2A, F2B)은 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 제2 핀형 활성 영역(F2A, F2B) 중 한 쌍의 제2 핀형 활성 영역(F2A, F2B)은 제2 핀 분리 절연부(FS32)를 사이에 두고 서로 이격되어 있고 X 방향을 따라 일직선상에서 연장될 수 있다.
집적회로 소자(300)에서, 복수의 게이트 구조(GS)는 제1 소자 영역(RX1)에서는 제1 핀 분리 절연부(FS11)에 수직으로 오버랩되고 제2 소자 영역(RX2)에서는 제2 핀 분리 절연부(FS32)로부터 이격되어 있는 하나의 게이트 구조(GS)를 포함한다. 상기 하나의 게이트 구조(GS)는 제1 소자 영역(RX1)에서는 더미 게이트 구조(DGS21)를 구성하고, 제2 소자 영역(RX2)에서는 정상 게이트 구조(GS3)를 구성할 수 있다.
도 20에 예시한 집적회로 소자(400)는 도 19를 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(400)는 1 개의 제2 핀 분리 절연부(FS42)를 포함한다.
제2 핀 분리 절연부(FS42)는 도 19에 예시한 제2 핀 분리 절연부(FS32)보다 더 작은 Y 방향 길이를 가질 수 있다. Y 방향에서 제2 핀 분리 절연부(FS42)는 제1 소자 영역(RX1)의 일부만을 덮을 수 있다. 도 20에는 제2 핀 분리 절연부(FS42)가 제1 소자 영역(RX1)에서 복수의 제1 핀형 활성 영역(F1A, F1B) 중 한 쌍의 제1 핀형 활성 영역(F1A, F1B) 사이를 지나 Y 방향으로 연장되는 구성이 예시되어 있다.
복수의 게이트 구조(GS) 중 제2 핀 분리 절연부(FS42)를 사이에 두고 Y 방향을 따라 서로 이격되고 제2 핀 분리 절연부(FS42)와 함께 Y 방향을 따라 일직선상에서 연장되어 있는 한 쌍의 더미 게이트 구조(DGS11, DGS12)는 Y 방향에서 서로 다른 길이를 가질 수 있다.
집적회로 소자(400)에서, 복수의 게이트 구조(GS)는 제1 소자 영역(RX1)에서는 제1 핀 분리 절연부(FS11)에 수직으로 오버랩되고 제2 소자 영역(RX2)에서는 제2 핀 분리 절연부(FS42)로부터 이격되어 있는 하나의 게이트 구조(GS)를 포함한다. 상기 하나의 게이트 구조(GS)는 제1 소자 영역(RX1)에서는 더미 게이트 구조(DGS21)를 구성하고, 제2 소자 영역(RX2)에서는 정상 게이트 구조(GS4)를 구성할 수 있다.
도 21에 예시한 집적회로 소자(500)는 도 19를 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(500)에 포함된 제2 핀 분리 절연부(FS52)의 위치가 도 19에 예시한 제2 핀 분리 절연부(FS32)의 위치와 다르다.
집적회로 소자(500)에서, 복수의 게이트 구조(GS)는 제1 소자 영역(RX1)에서는 제1 핀 분리 절연부(FS11)에 수직으로 오버랩되고 제2 소자 영역(RX2)에서는 제2 핀 분리 절연부(FS52)로부터 이격되어 있는 하나의 게이트 구조(GS)를 포함한다. 상기 하나의 게이트 구조(GS)는 제1 소자 영역(RX1)에서는 더미 게이트 구조(DGS11)를 구성하고, 제2 소자 영역(RX2)에서는 정상 게이트 구조(GS5)를 구성할 수 있다.
도 22에 예시한 집적회로 소자(600)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)를 참조하여 설명한 바와 대체로 유사한 구성을 가질 수 있다. 단, 집적회로 소자(600)에서, 제1 소자 영역(RX1) 상에 제1 핀 분리 절연부(FS61)가 배치될 수 있다. 제1 핀 분리 절연부(FS61)는 X 방향에서 제1 핀 분리 절연부(FS11)의 제1 폭(W1)(도 1 참조)보다 더 큰 제3 폭(W3)을 가질 수 있다.
제1 소자 영역(RX1)에서 제1 핀 분리 절연부(FS61)는 2 개의 제2 핀 분리 절연부(FS62)와 수직으로 오버랩되고, 복수의 게이트 구조(GS) 중 1 개의 게이트 구조(GS)와 수직으로 오버랩될 수 있다. 상기 2 개의 제2 핀 분리 절연부(FS62)는 각각 제1 핀 분리 절연부(FS61)의 X 방향 반대측 양 단부(E61, E62)를 덮을 수 있다.
집적회로 소자(600)에서, 복수의 게이트 구조(GS)는 제1 소자 영역(RX1)에서는 제1 핀 분리 절연부(FS61)에 수직으로 오버랩되고 제2 소자 영역(RX2)에서는 제2 핀 분리 절연부(FS62)로부터 이격되어 있는 하나의 게이트 구조(GS)를 포함한다. 상기 하나의 게이트 구조(GS)는 제1 소자 영역(RX1)에서는 더미 게이트 구조(DGS21)를 구성하고, 제2 소자 영역(RX2)에서는 정상 게이트 구조(GS6)를 구성할 수 있다.
복수의 게이트 구조(GS)는 제2 핀 분리 절연부(FS62)를 사이에 두고 Y 방향을 따라 서로 이격되어 있는 한 쌍의 더미 게이트 구조(DGS11, DGS12) 및 한 쌍의 더미 게이트 구조(DGS31, DGS32)를 포함할 수 있다. 한 쌍의 더미 게이트 구조(DGS11, DGS12) 및 한 쌍의 더미 게이트 구조(DGS31, DGS32)는 각각 제2 핀 분리 절연부(FS62)와 함께 Y 방향을 따라 일직선상에서 연장될 수 있다.
도 23에 예시한 집적회로 소자(700)는 도 22를 참조하여 설명한 집적회로 소자(600)와 대체로 유사한 구성을 가질 수 있다. 단, 집적회로 소자(700)에서, 제1 소자 영역(RX1) 상에 제1 핀 분리 절연부(FS71)가 배치되고, 제2 소자 영역(RX2) 상에 복수의 제2 핀 분리 절연부(FS72)가 배치될 수 있다. 제1 핀 분리 절연부(FS71)는 X 방향에서 제1 핀 분리 절연부(FS61)의 제3 폭(W3)(도 22 참조)보다 더 큰 제4 폭(W4)을 가질 수 있다.
제1 소자 영역(RX1)에서 제1 핀 분리 절연부(FS71)는 3 개의 제2 핀 분리 절연부(FS72)와 수직으로 오버랩되고, 복수의 게이트 구조(GS) 중 1 개의 게이트 구조(GS)와 수직으로 오버랩될 수 있다.
제2 소자 영역(RX2)에는 기판(110)으로부터 Z 방향으로 돌출되고 서로 이격된 복수의 제2 핀형 활성 영역(F2A, F2B, F2C, F2D)이 형성되어 있다. 복수의 제2 핀형 활성 영역(F2A, F2B, F2C, F2D)은 3 개의 제2 핀 분리 절연부(FS72)를 가로질러 X 방향으로 연장되는 일직선을 따라 정렬된 4 개의 제2 핀형 활성 영역(F2A, F2B, F2C, F2D)을 포함할 수 있다.
집적회로 소자(700)에서, 복수의 게이트 구조(GS)는 제2 핀 분리 절연부(FS72)를 사이에 두고 Y 방향을 따라 서로 이격되어 있는 복수 쌍의 더미 게이트 구조를 포함할 수 있다. 상기 복수 쌍의 더미 게이트 구조는 한 쌍의 더미 게이트 구조(DGS11, DGS12), 한 쌍의 더미 게이트 구조(DGS31, DGS32), 및 한 쌍의 더미 게이트 구조(DGS41, DGS42)를 포함할 수 있다. 상기 복수 쌍의 더미 게이트 구조는 각각 제2 핀 분리 절연부(FS72)와 함께 Y 방향을 따라 일직선상에서 연장될 수 있다.
집적회로 소자(700)에서, 복수의 게이트 구조(GS)는 제1 소자 영역(RX1)에서는 제1 핀 분리 절연부(FS71)에 수직으로 오버랩되고 제2 소자 영역(RX2)에서는 제2 핀 분리 절연부(FS72)로부터 이격되어 있는 하나의 게이트 구조(GS)를 포함한다. 상기 하나의 게이트 구조(GS)는 제1 소자 영역(RX1)에서는 더미 게이트 구조(DGS21)를 구성하고, 제2 소자 영역(RX2)에서는 정상 게이트 구조(GS7)를 구성할 수 있다.
복수의 제2 핀 분리 절연부(FS72)는 복수의 게이트 구조(GS) 중 제1 핀 분리 절연부(FS71)의 X 방향 반대측 양 단부(E71, E72)를 덮는 2 개의 제2 핀 분리 절연부(FS72)를 포함할 수 있다. 복수의 제2 핀 분리 절연부(FS72) 중 상기 2 개의 제2 핀 분리 절연부(FS72) 사이에 있는 제2 핀 분리 절연부(FS72)는 생략 가능하다. 즉, 복수의 제2 핀 분리 절연부(FS72) 중 X 방향 최외측에 배치된 2 개의 제2 핀 분리 절연부(FS72)를 제외한 다른 제2 핀 분리 절연부(FS72)는 생략 가능하다. 이 경우, 복수의 게이트 구조(GS) 중 더미 게이트 구조(DGS31)는 정상 게이트 구조(GS7)와 유사하게 Y 방향을 따라 제2 소자 영역(RX2) 상부까지 끊어짐 없이 연장될 수 있다.
제1 핀 분리 절연부(FS71) 및 제2 핀 분리 절연부(FS72)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2d를 참조하여 제1 핀 분리 절연부(FS11) 및 제2 핀 분리 절연부(FS12)에 대하여 설명한 바와 대체로 유사하다.
도 24에 예시한 집적회로 소자(800)는 도 23을 참조하여 설명한 집적회로 소자(700)와 대체로 유사한 구성을 가질 수 있다. 단, 집적회로 소자(800)에서, 제1 소자 영역(RX1) 상에 제1 핀 분리 절연부(FS81)가 배치되고, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 상에 복수의 제2 핀 분리 절연부(FS82)가 배치될 수 있다.
제1 소자 영역(RX1)에서 제1 핀 분리 절연부(FS81)는 4 개의 제2 핀 분리 절연부(FS82)와 수직으로 오버랩될 수 있다.
제2 소자 영역(RX2)에는 기판(110)으로부터 Z 방향으로 돌출되고 서로 이격된 복수의 제2 핀형 활성 영역(F2A, F2B, F2C, F2D, F2E)이 형성되어 있다. 복수의 제2 핀형 활성 영역(F2A, F2B, F2C, F2D, F2E)은 4 개의 제2 핀 분리 절연부(FS82)를 가로질러 X 방향으로 연장되는 일직선을 따라 정렬된 5 개의 제2 핀형 활성 영역(F2A, F2B, F2C, F2D, F2E)을 포함할 수 있다.
집적회로 소자(800)에서, 복수의 게이트 구조(GS)는 제2 핀 분리 절연부(FS82)를 사이에 두고 Y 방향을 따라 서로 이격되어 있는 복수 쌍의 더미 게이트 구조를 포함할 수 있다. 상기 복수 쌍의 더미 게이트 구조는 한 쌍의 더미 게이트 구조(DGS11, DGS12), 한 쌍의 더미 게이트 구조(DGS21, DGS22), 한 쌍의 더미 게이트 구조(DGS31, DGS32), 및 한 쌍의 더미 게이트 구조(DGS41, DGS42)를 포함할 수 있다. 상기 복수 쌍의 더미 게이트 구조는 각각 제2 핀 분리 절연부(FS82)와 함께 Y 방향을 따라 일직선상에서 연장될 수 있다.
복수의 제2 핀 분리 절연부(FS82)는 복수의 게이트 구조(GS) 중 제1 핀 분리 절연부(FS81)의 X 방향 반대측 양 단부(E61, E62)를 덮는 2 개의 제2 핀 분리 절연부(FS82)를 포함할 수 있다. 복수의 제2 핀 분리 절연부(FS82) 중 상기 2 개의 제2 핀 분리 절연부(FS82) 사이에 있는 복수의 제2 핀 분리 절연부(FS82) 중 적어도 하나는 생략 가능하다. 이 경우, 더미 게이트 구조(DGS21, DGS31) 중 적어도 하나는 정상 게이트 구조(GS8)와 유사하게 Y 방향을 따라 제2 소자 영역(RX2) 상부까지 끊어짐 없이 연장되는 구조를 가질 수 있다.
제1 핀 분리 절연부(FS81) 및 제2 핀 분리 절연부(FS82)에 대한 보다 상세한 구성은 도 1과 도 2a 내지 도 2d를 참조하여 제1 핀 분리 절연부(FS11) 및 제2 핀 분리 절연부(FS12)에 대하여 설명한 바와 대체로 유사하다.
도 18 내지 도 24를 참조하여 설명한 집적회로 소자(200, 300, 400, 500, 600, 700, 800)는 도 7a 내지 도 17d를 참조하여 설명한 집적회로 소자의 제조 방법으로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 25a 및 도 25b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 25a는 집적회로 소자(900)의 주요 구성을 도시한 평면 레이아웃 다이어그램이고, 도 25b는 도 25a의 X2 - X2' 선 단면도이다. 도 25a 및 도 25b에 있어서, 도 1과 도 2a 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 25a 및 도 25b를 참조하면, 집적회로 소자(900)는 도 1과 도 2a 내지 도 2d를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(900)는 제2 소자 영역(RX2)에서 1 개의 제2 핀 분리 절연부(FS92)를 포함한다.
제2 핀 분리 절연부(FS92)는 X 방향에서 제1 핀 분리 절연부(FS11)의 제1 폭(W1) 보다 더 큰 폭(W92)을 가질 수 있다.
제2 소자 영역(RX2)에서 제2 핀 분리 절연부(FS92)는 1 개의 상측 절연부(MUS)와, 상기 1 개의 상측 절연부(MUS)에 일체로 연결된 복수의 하측 절연부(LS)를 포함할 수 있다. 게이트간 절연막(128)은 이웃하는 2 개의 하측 절연부(LS) 사이에 개재된 격리 절연부(128A)를 포함할 수 있다. 격리 절연부(128A)는 게이트간 절연막(128)의 다른 부분보다 더 낮은 높이를 가질 수 있다. 상측 절연부(MUS)는 게이트간 절연막(128)의 격리 절연부(128A) 상면을 덮도록 연장될 수 있다.
도 25a 및 도 25b에 예시한 집적회로 소자(900)를 제조하기 위하여 도 7a 내지 도 17d를 참조하여 설명한 방법을 이용할 수 있다. 단, 도 11a 내지 도 11d를 참조하여 설명한 공정에서, 개구(OP)를 통해 노출된 더미 게이트 라인(D14) 및 더미 게이트 절연막(D12)을 제거한 후 복수의 제2 핀 분리 공간(SS2)을 형성하기 위하여 복수의 예비 제2 핀형 활성 영역(F2)을 식각하는 데 있어서, 마스크 패턴(M1)의 개구(OP)의 수평 방향 폭을 원하는 크기로 조절하고, 게이트간 절연막(128)의 식각 선택비를 적절히 제어한 식각 분위기를 적용함으로써, 게이트간 절연막(128) 중 개구(OP)를 통해 노출되는 부분의 식각량이 도 11a 내지 도 11d에 예시한 경우보다 더 증가되도록 함으로써 게이트간 절연막(128) 중 이웃하는 2 개의 제2 핀 분리 공간(SS2) 사이에 배치되는 부분의 두께를 낮추어 격리 절연부(128A)가 형성되도록 할 수 있다. 그 후, 도 12a 내지 도 17d를 참조하여 설명한 바와 같은 공정들을 수행하여 도 25a 및 도 25b에 예시한 집적회로 소자(900)를 제조할 수 있다.
도 26은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 26에 있어서, 도 24에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 26을 참조하면, 집적회로 소자(1000)는 도 24를 참조하여 설명한 집적회로 소자(800)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(1000)는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 상에 배치되는 복수의 제2 핀 분리 절연부(FS102)를 포함한다.
복수의 제2 핀 분리 절연부(FS102)는 각각 도 25b에 예시한 제2 핀 분리 절연부(FS92)의 단면 구조와 동일 또는 유사한 단면 구조를 가질 수 있다. 일부 실시예들에서, 복수의 제2 핀 분리 절연부(FS102)는 각각 도 25b에 예시한 바와 같이 1 개의 상측 절연부(MUS)와, 상기 1 개의 상측 절연부(MUS)에 일체로 연결된 복수의 하측 절연부(LS)를 포함할 수 있다. 복수의 제2 핀 분리 절연부(FS102)는 X 방향을 따라 서로 이격되도록 배치될 수 있다.
도 26에 예시한 집적회로 소자(1000)를 제조하기 위하여 도 7a 내지 도 17d에 예시한 제조 방법을 이용하되, 도 25a 및 도 25b의 제조 방법에 대하여 상술한 바를 참조하여 변경된 방법을 이용할 수 있다.
도 27은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다. 도 27에 있어서, 도 24에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 27을 참조하면, 집적회로 소자(1100)는 도 24를 참조하여 설명한 집적회로 소자(800)와 대체로 동일한 구성을 가질 수 있다. 단, 집적회로 소자(1100)는 제1 소자 영역(RX1) 미치 제2 소자 영역(RX2) 상에 걸쳐 연장되는 1 개의 제2 핀 분리 절연부(FS112)를 포함한다.
제2 핀 분리 절연부(FS112)는 X 방향에서 제1 핀 분리 절연부(FS81)의 폭(W111) 보다 더 큰 폭(W112)을 가질 수 있다.
제2 핀 분리 절연부(FS112)는 도 25b에 예시한 제2 핀 분리 절연부(FS92)의 단면 구조에 대하여 설명한 바와 유사하게, 1 개의 상측 절연부와, 상기 1 개의 상측 절연부에 일체로 연결된 복수의 하측 절연부를 포함할 수 있다. 일부 실시예들에서, 제2 핀 분리 절연부(FS112)는 1 개의 상측 절연부와, 상기 1 개의 상측 절연부에 일체로 연결된 4 개의 하측 절연부를 포함할 수 있고, 상기 4 개의 하측 절연부는 각각 도 25b에 예시한 하측 절연부(LS)에 대하여 설명한 바와 같은 구조를 가질 수 있다.
도 27에 예시한 집적회로 소자(1100)를 제조하기 위하여 도 7a 내지 도 17d에 예시한 제조 방법을 이용하되, 도 25a 및 도 25b의 제조 방법에 대하여 상술한 바를 참조하여 변경된 방법을 이용할 수 있다.
일부 실시예들에서, 도 18 내지 도 27에 예시한 집적회로 소자(200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제2 핀 분리 절연부(FS22, FS32, FS42, FS52, FS62, FS72, FS82, FS92, FS102, FS112) 중 적어도 일부는 도 3a에 예시한 제2 핀 분리 절연부(FS12A), 도 3b에 예시한 제2 핀 분리 절연부(FS12B), 도 4a 및 도 4b에 예시한 제2 핀 분리 절연부(FS12C), 또는 도 5a 및 도 5b에 예시한 제2 핀 분리 절연부(FS12D)와 동일 또는 유사한 구조를 가질 수 있다. 일부 실시예들에서, 도 22 내지 도 27에 예시한 집적회로 소자(200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100)의 제1 핀 분리 절연부(FS61, FS71, FS81) 중 적어도 일부는 도 6b에 예시한 제1 핀 분리 절연부(FS11E)와 동일 또는 유사한 구조를 가질 수 있다.
본 발명의 기술적 사상에 의하면, 도 1에 예시한 바와 같이 제1 소자 영역(RX1)에 배치되는 제1 핀 분리 영역(FSA1)과 제2 소자 영역(RX2)에 배치되는 제2 핀 분리 영역(FSA2)의 구성을 도 3a 내지 도 27에 예시한 다양한 구성을 조합하여 다양하게 변형시킬 수 있다. 따라서, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 트랜지스터들 각각의 채널 타입에 따라 최적의 퍼포먼스를 제공할 수 있으며, 집적회로 소자의 신뢰도를 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
F1A, F1B: 제1 핀형 활성 영역, F2A, F2B, F2C: 제2 핀형 활성 영역, FS11: 제1 핀 분리 절연부, FS12: 제2 핀 분리 절연부, LS: 하측 절연부, US: 상측 절연부, 120: 제1 절연 스페이서, 122: 제2 절연 스페이서.

Claims (20)

  1. 소자간 분리 영역을 사이에 두고 서로 이격된 제1 소자 영역 및 제2 소자 영역을 가지는 기판과,
    상기 제1 소자 영역에 배치되고 제1 수평 방향에서 제1 폭을 가지는 제1 핀 분리 절연부와,
    상기 제1 소자 영역에서 상기 제1 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 상기 제1 수평 방향을 따라 일직선상에서 연장되는 한 쌍의 제1 핀형 활성 영역과,
    상기 제1 소자 영역, 상기 소자간 분리 영역, 및 상기 제2 소자 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라 길게 연장되고, 상기 제1 수평 방향에서 상기 제1 폭보다 더 작은 제2 폭을 가지는 제2 핀 분리 절연부와,
    상기 제2 소자 영역에서 상기 제2 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 상기 제1 수평 방향을 따라 일직선상에서 연장되는 한 쌍의 제2 핀형 활성 영역을 포함하고,
    상기 제1 핀 분리 절연부 및 상기 제2 핀 분리 절연부는 수직으로 오버랩되어 있는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 핀 분리 절연부 및 상기 제2 핀 분리 절연부는 상기 제1 소자 영역에서 접해 있는 집적회로 소자.
  3. 제1항에 있어서,
    상기 제1 핀 분리 절연부의 최저면 수직 레벨과 상기 제2 핀 분리 절연부의 최저면 수직 레벨은 서로 다른 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 핀 분리 절연부의 최상면 수직 레벨과 상기 제2 핀 분리 절연부의 최상면 수직 레벨은 서로 다른 집적회로 소자.
  5. 제1항에 있어서,
    상기 제1 소자 영역, 상기 소자간 분리 영역, 및 상기 제2 소자 영역 상에서 상기 제2 수평 방향을 따라 길게 연장되어 있는 게이트 구조를 더 포함하고,
    상기 제2 핀 분리 절연부는 상기 제1 소자 영역, 상기 소자간 분리 영역, 및 상기 제2 소자 영역 상에서 상기 게이트 구조와 나란히 연장되어 있는 집적회로 소자.
  6. 제5항에 있어서,
    상기 제1 핀 분리 절연부의 최상면 수직 레벨은 상기 한 쌍의 제1 핀형 활성 영역의 최상면 수직 레벨보다 더 낮고,
    상기 제2 핀 분리 절연부의 최상면 수직 레벨은 상기 게이트 구조의 최상면 수직 레벨보다 더 높은 집적회로 소자.
  7. 제1항에 있어서,
    상기 제2 핀 분리 절연부는
    상기 제1 소자 영역, 상기 소자간 분리 영역, 및 상기 제2 소자 영역 상에서 상기 제2 수평 방향을 따라 길게 연장되는 상측 절연부와,
    상기 상측 절연부로부터 상기 기판을 향해 돌출되어 있고 상기 한 쌍의 제2 핀형 활성 영역 사이에 개재되어 있는 하측 절연부를 포함하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 제2 핀 분리 절연부는 상기 제1 소자 영역 상에서 상기 한 쌍의 제1 핀형 활성 영역 사이를 지나는 집적회로 소자.
  9. 제1항에 있어서,
    상기 제1 핀 분리 절연부는 제1 절연막을 포함하고,
    상기 제2 핀 분리 절연부는 상기 제1 절연막과 다른 조성의 제2 절연막을 포함하고,
    상기 제1 소자 영역에서 상기 제1 절연막과 상기 제2 절연막이 접하는 집적회로 소자.
  10. 소자간 분리 영역을 사이에 두고 서로 이격된 제1 소자 영역 및 제2 소자 영역을 가지는 기판과,
    상기 제1 소자 영역에 배치된 제1 핀 분리 절연부와,
    상기 제1 소자 영역에서 상기 제1 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 상기 제1 수평 방향을 따라 일직선상에서 연장되는 복수 쌍의 제1 핀형 활성 영역과,
    각각 상기 제1 소자 영역, 상기 소자간 분리 영역, 및 상기 제2 소자 영역 상에서 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라 길게 연장되고 서로 이격되어 있는 복수의 제2 핀 분리 절연부와,
    상기 제2 소자 영역에서 상기 복수의 제2 핀 분리 절연부를 가로지르는 방향으로 연장되는 일직선을 따라 정렬된 복수의 제2 핀형 활성 영역을 포함하고,
    상기 제1 핀 분리 절연부와 상기 복수의 제2 핀 분리 절연부는 수직으로 오버랩되어 있는 집적회로 소자.
  11. 제10항에 있어서,
    상기 제1 수평 방향에서 상기 복수의 제2 핀 분리 절연부 각각의 폭은 상기 제1 핀 분리 절연부의 폭보다 더 작은 집적회로 소자.
  12. 제10항에 있어서,
    상기 제1 핀 분리 절연부는 상기 제1 수평 방향에서 서로 반대측을 향하는 제1 측벽 및 제2 측벽을 포함하고,
    상기 복수의 제2 핀 분리 절연부 중 1 개의 제2 핀 분리 절연부는 상기 제1 측벽에 접하고, 상기 복수의 제2 핀 분리 절연부 중 다른 1 개의 제2 핀 분리 절연부는 상기 제2 측벽에 접하는 집적회로 소자.
  13. 제10항에 있어서,
    상기 복수의 제2 핀 분리 절연부 각각의 수직 길이는 상기 제1 핀 분리 절연부의 수직 길이보다 더 큰 집적회로 소자.
  14. 제10항에 있어서,
    상기 제1 소자 영역, 상기 소자간 분리 영역, 및 상기 제2 소자 영역 상에서 상기 제2 수평 방향을 따라 길게 연장되어 있는 게이트 구조와,
    상기 게이트 구조의 측벽을 덮는 제1 절연 스페이서와,
    상기 복수의 제2 핀 분리 절연부의 측벽을 덮는 제2 절연 스페이서를 더 포함하고,
    상기 제2 절연 스페이서의 수직 길이는 상기 제1 절연 스페이서의 수직 길이보다 더 작은 집적회로 소자.
  15. 제10항에 있어서,
    상기 제1 소자 영역은 NMOS 트랜지스터 영역이고,
    상기 제2 소자 영역은 PMOS 트랜지스터 영역인 집적회로 소자.
  16. 서로 이격된 제1 소자 영역 및 제2 소자 영역을 가지는 기판과,
    상기 제1 소자 영역 상에 배치된 제1 핀 분리 절연부와,
    상기 제1 소자 영역에서 상기 제1 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 제1 수평 방향을 따라 일직선상에서 연장되는 한 쌍의 제1 핀형 활성 영역과,
    상기 제1 핀 분리 절연부와 수직으로 오버랩되도록 상기 제1 핀 분리 절연부의 상면을 덮고 상기 제1 소자 영역의 상부로부터 상기 소자간 분리 영역을 거쳐 상기 제2 소자 영역의 상부까지 상기 제1 수평 방향에 교차하는 제2 수평 방향을 따라 길게 연장되어 있는 복수의 제2 핀 분리 절연부와,
    상기 제2 소자 영역에서 상기 복수의 제2 핀 분리 절연부를 사이에 두고 서로 이격되어 있고 상기 제1 수평 방향을 따라 일직선상에서 연장되는 복수의 제2 핀형 활성 영역을 포함하는 집적회로 소자.
  17. 제16항에 있어서,
    상기 복수의 제2 핀 분리 절연부의 최저면 수직 레벨과 상기 제1 핀 분리 절연부의 최저면 수직 레벨은 서로 다른 집적회로 소자.
  18. 제16항에 있어서,
    상기 복수의 제2 핀 분리 절연부로부터 상기 제1 수평 방향으로 이격되어 있고 상기 복수의 제2 핀 분리 절연부와 평행하게 연장되는 게이트 구조를 더 포함하고,
    상기 복수의 제2 핀 분리 절연부의 최상면 수직 레벨은 상기 게이트 구조의 최상면 수직 레벨보다 더 높고, 상기 복수의 제2 핀 분리 절연부의 최저면 수직 레벨은 상기 제1 핀 분리 절연부의 최저면 수직 레벨과 실질적으로 동일하거나 더 낮은 집적회로 소자.
  19. 제18항에 있어서,
    상기 제1 소자 영역 상에서 상기 제1 핀 분리 절연부를 덮는 더미 게이트 구조를 더 포함하고,
    상기 더미 게이트 구조는 제1 소자 영역 상에 연장되어 있는 게이트 구조와 일체로 연결된 집적회로 소자.
  20. 제16항에 있어서,
    상기 제1 핀 분리 절연부는 적어도 3 개의 제2 핀 분리 절연부와 수직으로 오버랩되어 있는 집적회로 소자.
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