KR20110047836A - 수직 워드라인을 갖는 반도체장치 제조 방법 - Google Patents
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Abstract
본 발명은 마스크공정의 오버레이에 상관없이 수직게이트의 폭을 조절할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 제1트렌치에 의해 서로 분리되는 복수의 활성바디를 형성하는 단계; 상기 제1트렌치를 갭필하는 층간절연막을 형성하는 단계; 상기 층간절연막과 활성바디를 선택적으로 식각하여 제2트렌치에 의해 분리되는 복수의 활성필라를 형성하는 단계; 상기 제2트렌치를 일부 매립하도록 리세스된 도전막을 형성하는 단계; 및 스페이서를 식각장벽으로 상기 리세스된 도전막을 식각하여 워드라인을 형성하는 단계를 포함하고, 상술한 본 발명은 마스크 공정의 오버레이에 상관없이 스페이서의 두께만으로 워드라인의 폭을 용이하게 제어할 수 있는 효과가 있다.
수직채널, 매립비트라인, 측벽콘택, 수직워드라인, 금속비트라인
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 수직워드라인(Vertical Wordline)을 갖는 반도체장치 제조 방법에 관한 것이다.
전통적인 평판구조의 MOSFET 소자로는 소자의 극미세화에 의한 누설전류, 온전류(on current), 단채널 효과(Short channel effect) 등에서 물리적 한계에 도달해 더 이상 장치의 소형화가 어려워 지고 있다. 이러한 문제를 해결하기 위해 일반적인 수평채널(planar channel)에서 수직 채널(Vertical channel)을 사용하는 반도체장치가 활발히 연구되고 있다.
수직채널을 갖는 반도체장치는 반도체 기판 상에서 수직으로 연장된 활성필라(Active pillar)의 주위를 감싸는 환형(Surround type)의 게이트전극(이를 '수직게이트' 또는 '수직워드라인'이라 일컬음)을 형성하고, 게이트 전극을 중심으로 하여 활성필라의 상부와 하부에 각각 소스영역과 드레인 영역을 형성함으로써 채널이 수직방향으로 형성되는 반도체장치이다.
도 1a는 종래기술에 따른 수직채널을 갖는 반도체장치를 도시한 사시도이고, 도 1b는 평면도이며, 도 1c는 도 1b의 X-X'선에 따른 단면도이다.
도 1a 내지 도 1c를 참조하면, 기판(11) 상에 수직방향으로 연장된 활성필라(12)와 하드마스크막(13)을 포함하는 복수의 필라구조물이 형성된다. 그리고, 활성필라(12)의 외벽을 게이트절연막(14)과 수직게이트(15)가 에워싸고 있으며, 기판(11) 내에는 불순물의 이온주입에 의한 매립비트라인(Buried Bit Line, 16)이 형성되어 있다. 이웃하는 매립비트라인(16)을 분리시키는 트렌치(17) 내부에 층간절연막(18)이 매립되어 있다. 그리고, 워드라인(19)은 이웃하는 수직게이트(15)들을 서로 연결시키면서 매립비트라인(16)과 교차하는 방향으로 형성되어 있다.
그러나, 종래기술은 워드라인을 형성하기 위해 활성필라 사이의 층간절연막을 식각하는 마스크 및 식각 공정이 필요하게 되고, 이로 인해 워드라인의 폭을 제어하기 위해서는 마스크 공정의 오버레이(Overlay)를 항상 고려해야만 하는 문제가 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 마스크공정의 오버레이에 상관없이 수직 워드라인의 폭을 조절할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 제1트렌치에 의해 서로 분리되는 복수의 활성바디를 형성하는 단계; 상기 제1트렌치를 갭필하는 층간절연막을 형성하는 단계; 상기 층간절연막과 활성바디를 선택적으로 식각하여 제2트렌치에 의해 분리되는 복수의 활성필라를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 도전막을 형성하는 단계; 및 스페이서를 식각장벽으로 상기 도전막을 식각하여 수직워드라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 제1트렌치에 의해 분리되는 복수의 활성바디를 형성하는 단계; 상기 활성바디의 일측 측벽에 측벽콘택을 형성하는 단계; 상기 측벽콘택에 연결되면서 상기 제1트렌치를 일부 매립하는 매립비트라인을 형성하는 단계; 상기 매립비트라인 상부에서 상기 제1트렌치를 갭필하는 층간절연막을 형성하는 단계; 상기 층간절연막과 활성바디를 선택적으로 식각하여 제2트렌치에 의해 분리되는 복수의 활성필라를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 도전막을 형성하는 단계; 및 스페이서를 식각장벽으로 상기 도전막을 식각하여 수직워드라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 마스크 공정의 오버레이에 상관없이 스페이서의 두께만으로 수직워드라인의 폭을 용이하게 제어할 수 있는 효과가 있다.
또한, 본 발명은 활성필라 사이의 층간절연막을 식각하기 위한 마스크공정 및 식각공정을 생략할 수 있으므로 공정을 단순화할 수 있다.
또한, 본 발명은 매립비트라인을 금속막으로 형성하므로써 저항을 낮추어 반도체장치가 소형화되더라도 동작특성 저하 없는 장치를 구현할 수 있는 효과가 있다.
또한, 본 발명은 금속막으로 형성된 매립비트라인과 활성필라가 접촉하는 콘택영역에서 단일측벽콘택(One side contact)을 적용하므로써 오믹성콘택(ohmic-like contact)을 형성할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 도면이고, 도 2b는 본 발명의 실시예에 따른 반도체장치의 평면도이다.
도 2a 및 도 2b를 참조하면, 기판(31) 표면으로부터 연장되며 서로 분리된 복수의 활성바디(Active body, 101A), 각각의 활성바디(101A) 표면으로부터 연장되며 서로 분리된 복수의 활성필라(Active pillar, 101B), 활성바디(101A)의 일측 측벽에 접하는 측벽콘택(102), 측벽콘택(102)에 연결되며 활성바디(101A) 사이를 일부 매립하는 매립비트라인(103), 및 활성필라(101B)의 양쪽 측벽에 형성된 라인형태의 수직 워드라인(104)을 포함한다.
활성바디(101A)는 라인 형태이며, 활성필라(101B)는 각각의 활성바디(101A)의 표면으로부터 수직방향으로 연장된 형태이다. 측벽콘택(102)과 매랩비트라인(103)은 활성바디(101A)의 방향과 나란한 방향으로 형성된 라인 형태이다. 측벽콘택(102)은 금속실리사이드를 포함한다. 수직워드라인(104)은 금속비트라인(103)과 교차하는 방향의 라인 형태이다.
활성바디(101A)와 활성필라(101B)는 실리콘막을 포함하며, 활성필라(101B)는 그 형태가 사각모양(square-shaped)의 기둥을 포함한다.
매립비트라인(103)은 메모리셀의 비트라인을 포함하고, 수직 워드라인(104)은 메모리셀의 워드라인을 포함하며, 활성필라(101B)는 메모리셀트랜지스터의 채널영역을 포함한다. 수직 워드라인(104)이 수직(Vertical) 구조를 가지므로 그에 따라 활성필라(101B)에서 형성되는 채널이 수직방향으로 형성된다. 위와 같이, 수직 워드라인(104)은 게이트전극을 겸하게 되고, 이에 따라 하나의 금속비트라인(103), 하나의 활성필라(101B) 및 하나의 수직 워드라인(104)은 단위 수직셀(Unit Vertical cell) 구조가 된다.
도 2a 및 도 2b에 따르면, 매립비트라인(103)이 금속막으로 형성되므로 저항이 낮고, 또한 활성바디(101A) 사이를 일부 매립하는 형태가 되므로 매립비트라인(Buried bitline)이 된다. 활성영역(101A)과 매립비트라인(103)은 측벽콘택(102)을 통해 전기적으로 연결되며, 측벽콘택(102)이 금속실리사이드를 포함하므로 매립비트라인(103)과 활성영역(101A)간의 오믹성콘택이 형성된다. 수직 워드라인(104)이 수직 구조를 가지므로 그에 따라 활성필라(101B)에서 형성되는 채널이 수직방향으로 형성된다.
도 2b를 참조하여 평면도를 설명하면, 복수의 활성필라(101B)가 층간절연막(36A)에 의해 분리되어 형성되고, 활성필라(101B)의 양쪽 측면에 게이트절연막(39)이 형성되며, 활성필라(101B)의 측벽에 수직 워드라인(104)이 형성된다. 매립비트라인(103)은 제1방향으로 연장된 형태이고, 수직 워드라인(104)은 제2방향으로 연장된 형태이다. 따라서, 수직워드라인(104)과 매립비트라인(103)은 교차하는 방향으로 배열된다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 단일측벽콘택(One Side Contact, 102)을 통해 활성바디(101)에 연결되는 매립비트라인(BBL, 103)이 구비된 기판(31)을 준비한다. 활성바디(101)는 제1하드마스크막(33)을 식각장벽으로 기판(31)을 식각하여 형성되 는 제1트렌치(34)에 의해 서로 분리되어 형성되며, 제1방향으로 연장된 형태이다. 단일측벽콘택(102)은 활성바디(101)의 일측 측벽에만 콘택되는 콘택으로서, 제1트렌치(33)를 일부 매립하는 매립비트라인(103)과 접촉한다. 따라서, 매립비트라인(103)의 일측은 단일측벽콘택(102)을 통해 이웃하는 활성바디 중 어느 하나의 활성바디와 연결되고, 다른 하나의 활성바디와는 절연막(35)에 의해 절연된다. 절연막(35)은 산화막과 질화막의 이중막을 포함할 수 있다. 절연막(35)은 단일측벽콘택(102)이 활성바디(101)와 연결될 수 있도록 하는 콘택영역을 제공하기 위해 선택적으로 식각될 수 있다. 활성바디(101)의 표면 상에는 패드산화막(32)과 제1하드마스크막(33)이 적층되어 있을 수 있다. 매립비트라인(103)은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 매립비트라인(103)은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다. 단일측벽콘택(102)은 금속실리사이드막을 포함할 수 있으며, 이에 따라 매립비트라인(103)과 활성바디(101)간의 오믹성 콘택(Ohmic contact)을 형성할 수 있다.
이어서, 매립비트라인(103) 상부를 갭필하는 층간절연막(36)을 형성한다. 이때, 층간절연막(36)은 제1하드마스크막(33)이 표면이 노출될때까지 CMP(Chemical Mechanical Polishing) 등을 통해 평탄화될 수 있다. 층간절연막(36)은 BPSG 또는 폴리실라잔(PSZ)을 포함할 수 있다.
도 3b에 도시된 바와 같이, 제2방향의 라인형태로 패터닝된 감광막패턴(37)을 형성한다. 여기서, 제2방향은 제1방향과 수직으로 교차하는 방향이라 한다.
이어서, 감광막패턴(37)을 식각장벽으로 하여 층간절연막(36)을 일정 깊이 식각하여 제2트렌치(38)를 형성한다. 층간절연막(36) 식각시 하드마스크막(33), 패드산화막(32), 활성바디(101), 절연막(35)도 동시에 식각된다. 이에 따라, 제2트렌치(38)에 의해 분리되는 복수의 활성필라(101B)가 각각의 활성바디(101A) 상에 형성된다. 여기서, 제2트렌치(38)는 다마신패턴(Damascene pattern)이라고도 일컫는다. 제2트렌치(38)의 바닥면에는 층간절연막(36A)이 일부 두께를 갖고 잔류할 수 있다. 이에 따라, 후속의 수직워드라인과 비트라인간의 절연이 확보된다.
도 3c에 도시된 바와 같이, 제2트렌치(38)를 제공하는 구조물 중에서 활성필라(101B)의 표면 상에 선택적으로 게이트절연막(39)을 형성한다.
도 3d에 도시된 바와 같이, 제2트렌치를 갭필하도록 전면에 수직워드라인으로 사용될 워드라인도전막(40)을 증착한 후 수직워드라인이 형성될 일정두께만 남기고 에치백을 실시한다. 여기서, 워드라인도전막(40)은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다.
도 3e에 도시된 바와 같이, 에치백된 워드라인도전막에 의해 노출되어 있는 제2트렌치의 측벽에 스페이서(41)를 형성한 후, 스페이서(41)의 에지에 정렬되도록 워드라인도전막을 식각하여 수직워드라인(104)을 형성한다. 워드라인도전막을 식각할 때, 이웃하는 수직워드라인(104)이 충분히 분리되도록 워드라인도전막 아래의 층간절연막(36A)까지 식각할 수도 있다.
스페이서(41)는 다음과 같이 형성한다.
먼저, 리세스된 워드라인도전막(40)에 의해 노출되어 있는 제2트렌치(38)를 포함한 전면에 스페이서절연막을 형성한다. 여기서, 스페이서절연막은 질화막을 포 함한다.
이어서, 리세스된 워드라인도전막(40)의 표면이 노출될때까지 스페이서절연막을 에치백한다. 이에 따라, 스페이서(41)가 형성된다.
도 3f에 도시된 바와 같이, 스페이서(41)를 제거한다.
도 4는 도 3f의 Y-Y'선에 따른 단면도이다.
후속하여 수직워드라인(104) 사이를 절연시키도록 층간절연막을 형성할 수 있고, 활성필라(101B)의 상부영역에 연결되는 스토리지노드(Stroage node)를 포함하는 캐패시터를 형성할 수 있다.
상술한 실시예에 따르면, 마스크 공정의 오버레이에 상관없이 스페이서(41)의 두께만으로 수직워드라인(104)의 폭을 제어할 수 있다. 또한, 수직워드라인(104)이 활성필라(101B)를 에워싸는 환형의 형태가 아니라, 라인 형태를 갖고 형성된다.
또한, 본 발명은 수직워드라인(104) 형성전에 활성필라(101B) 사이의 층간절연막을 식각하기 위한 마스크공정 및 식각공정을 생략할 수 있으므로 공정을 단순화할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a는 종래기술에 따른 수직채널을 갖는 반도체장치를 도시한 도면.
도 1b는 종래기술에 따른 반도체장치의 평면도.
도 1c는 도 1b의 X-X'선에 따른 단면도.
도 2a는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 도면.
도 2b는 본 발명의 실시예에 따른 반도체장치의 평면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.
도 4는 도 3f의 Y-Y'선에 따른 단면도.
* 도면의 주요 부분에 대한 부호의 설명
31A : 반도체기판 36 : 제1트렌치
37 : 측벽산화막 38A, 38B, 38C : 제1라이너질화막
43, 43A, 43B : 제2라이너질화막 50, 50A : 게이트절연막
51 : 워드라인도전막 52 : 스페이서
53 : 제2트렌치
101A : 활성영역 101B : 활성필라
102 : 측벽콘택 103 : 금속비트라인
104 : 수직워드라인
Claims (13)
- 반도체기판을 식각하여 제1트렌치에 의해 서로 분리되는 복수의 활성바디를 형성하는 단계;상기 제1트렌치를 갭필하는 층간절연막을 형성하는 단계;상기 층간절연막과 활성바디를 선택적으로 식각하여 제2트렌치에 의해 분리되는 복수의 활성필라를 형성하는 단계;상기 제2트렌치를 일부 매립하는 도전막을 형성하는 단계; 및스페이서를 식각장벽으로 상기 도전막을 식각하여 수직워드라인을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 도전막을 형성하는 단계는,상기 제2트렌치를 갭필하도록 전면에 금속막을 형성하는 단계; 및상기 금속막을 리세스시키는 단계를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 스페이서는,상기 도전막에 의해 노출되어 있는 상기 제2트렌치를 포함한 전면에 스페이서절연막을 형성하는 단계; 및상기 도전막의 표면이 노출될때까지 상기 스페이서절연막을 에치백하는 단계를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 스페이서는 질화막을 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,상기 스페이서의 두께는 30∼300Å을 포함하는 반도체장치 제조 방법.
- 반도체기판을 식각하여 제1트렌치에 의해 분리되는 복수의 활성바디를 형성하는 단계;상기 활성바디의 일측 측벽에 측벽콘택을 형성하는 단계;상기 측벽콘택에 연결되면서 상기 제1트렌치를 일부 매립하는 매립비트라인 을 형성하는 단계;상기 매립비트라인 상부에서 상기 제1트렌치를 갭필하는 층간절연막을 형성하는 단계;상기 층간절연막과 활성바디를 선택적으로 식각하여 제2트렌치에 의해 분리되는 복수의 활성필라를 형성하는 단계;상기 제2트렌치를 일부 매립하는 도전막을 형성하는 단계; 및스페이서를 식각장벽으로 상기 도전막을 식각하여 수직워드라인을 형성하는 단계를 포함하는 반도체장치 제조 방법.
- 제6항에 있어서,상기 도전막을 형성하는 단계는,상기 제2트렌치를 갭필하도록 전면에 금속막을 형성하는 단계; 및상기 금속막을 리세스시키는 단계를 포함하는 반도체장치 제조 방법.
- 제6항에 있어서,상기 스페이서는,상기 도전막에 의해 노출되어 있는 상기 제2트렌치를 포함한 전면에 스페이서절연막을 형성하는 단계; 및상기 도전막의 표면이 노출될때까지 상기 스페이서절연막을 에치백하는 단계를 포함하는 반도체장치 제조 방법.
- 제6항에 있어서,상기 스페이서는 질화막을 포함하는 반도체장치 제조 방법.
- 제6항에 있어서,상기 측벽콘택은 금속실리사이드막을 포함하는 반도체장치 제조 방법.
- 제6항에 있어서,상기 매립비트라인은 금속막을 포함하는 반도체장치 제조 방법.
- 제6항에 있어서,상기 매립비트라인과 활성바디는 절연막에 의해 절연되는 반도체장치 제조 방법.
- 제6항에 있어서,상기 매립비트라인과 수직워드라인은 서로 교차하는 방향으로 형성되는 반도체장치 제조 방법.
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