KR20100079548A - 엘디모스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자에 있어서, 특히, 엘디모스(LDMOS; Laterally Double-Diffused Metal Oxide Semiconductor) 및 그 제조 방법에 관한 것으로, 소자분리막에 의해 활성 영역이 한정되는 반도체 기판에 형성되는 N웰 영역, 상기 N웰 영역의 상측에 형성되는 바디(Body) 영역, 상기 바디 영역과 거리를 두고 이격되어 상기 N웰 영역에 형성되는 드레인 영역, 상기 바디 영역 내에 형성되는 소스 영역과 상기 소스 영역에 구조적으로 연결되는 소스 콘택영역, 상기 N웰 영역에서 상기 바디 영역과 상기 드레인 영역 사이에 형성되며, 상부에 트렌치를 갖는 드리프트 영역, 그리고 상기 소스 영역 상에 일부가 중첩되면서 상기 드리프트 영역 상에 일부가 중첩되게 형성되는 게이트로 구성되는 것이 특징인 발명이다.
LDMOS(Laterally Double-Diffused Metal Oxide Semiconductor), 바디 영역, STI, 소자분리막, 트렌치 구조의 드리프트 영역, 푸쉬풀 영역

Description

엘디모스 및 그 제조 방법{laterally double-diffused metal oxide semiconductor, and method for fabricating therof }
본 발명은 반도체 소자에 관한 것으로, 특히, 엘디모스(LDMOS; Laterally Double-Diffused Metal Oxide Semiconductor) 및 그 제조 방법에 관한 것이다.
고전력 소자(High Power Device)와 스마트 집적회로(Smart IC)를 위한 초기 DMOS (Double Diffused Metal Oxide Semiconductor)는 수직 구조로써 실리콘 기판 상부에 컨트롤 게이트와 두 개의 소스가 존재하며, 하부에 드래인을 형성하여 게이트의 인가 전압에 따라 온오프(on/off) 되어 스위칭을 할 수 있는 소자로 사용되고 있다.
수직형 DMOS는 그 구조상 높은 누설전류(Leakage current)와 SOC화가 불가능 하다. 이러한 기존 DMOS의 단점을 극복하고 SOC화를 구현할 수 있는 엘디모스(LDMOS; Laterally Double Diffused Metal Oxide Semiconductor)가 제안되었다.
특히 고전압용 LDMOS는 게이트와 드레인 사이에 소자분리막인 필드 산화막(field oxide)을 구비하며, 게이트는 소스로부터 연장되어 필드 산화막의 일부 영역까지 중첩되게 구비된다.
이때, 0.25um 급 이하의 LDMOS 기술에서는 로직 소자의 밀도를 높이기 위해서 LOCOS(LOCcal Oxidation of Silicon) 구조 대신에 STI(shallow trench isolation) 구조를 소자분리막으로 사용하고 있다.
한편, 상기와 같은 종래의 LDMOS는 구조상 게이트, 소스 영역 및 드레인 영역 등이 수평 방향으로 늘어선 구조이므로 집적도가 낮다. 또한 원하지 않은 기생 저항이 증가하는 문제가 있었다.
본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, 소자 집적도의 향상 및 낮은 기생 저항 특성을 확보해주는 엘디모스 및 그 제조 방법을 제공하는 데 있다.
또한 본 발명의 또다른 목적은, 소스 영역에서 드레인 영역으로의 전자 이동을 용이하게 해주는 엘디모스 및 그 제조 방법을 제공하는 데 있다.
본 발명에 따른 LDMOS는, 소자분리막에 의해 활성 영역이 한정되는 반도체 기판에 형성되는 N웰 영역; 상기 N웰 영역의 상측에 형성되는 바디(Body) 영역; 상기 바디 영역과 거리를 두고 이격되어 상기 N웰 영역에 형성되는 드레인 영역; 상기 바디 영역 내에 형성되는 소스 영역과 상기 소스 영역에 구조적으로 연결되는 소스 콘택영역; 상기 N웰 영역에서 상기 바디 영역과 상기 드레인 영역 사이에 형성되며, 상부에 트렌치를 갖는 드리프트 영역; 그리고 상기 소스 영역 상에 일부가 중첩되면서 상기 드리프트 영역 상에 일부가 중첩되게 형성되는 게이트로 구성되는 것이다.
바람직하게, 상기 드리프트 영역의 하부에 P-도핑된 푸쉬풀 영역을 더 구비할 수 있다.
본 발명에 따른 LDMOS 제조 방법은, 반도체 기판 내에 N형 웰을 형성하는 단계; 상기 N형 웰의 일부 상측에 불순물을 이온 주입하여 바디 영역을 형성하는 단 계; 상기 N형 웰의 타부 상측에 불순물을 이온 주입하여 트렌치 구조의 드리프트 영역을 형성하는 단계; 상기 반도체 기판에 활성 영역을 한정하기 위한 STI(shallow trench isolation) 구조의 소자분리막을 형성하는 단계; 상기 바디 영역 내에 고농도 불순물을 이온 주입하여 소스 콘택영역을 형성하며, 이어 상기 바디 영역 내에 불순물을 이온 주입하여 상기 소스 콘택영역과 구조적으로 연결되는 소스 영역을 형성하는 단계; 상기 드리프트 영역과 상기 소자분리막 사이의 상기 N형 웰에 불순물을 이온 주입하여 드레인 영역을 형성하는 단계; 그리고 상기 소스 영역 상에 일부가 중첩되면서 상기 드리프트 영역 상에 일부가 중첩되는 게이트를 상기 반도체 기판 상에 형성하는 단계로 이루어지는 것이다.
바람직하게, 상기 소자분리막을 위한 트렌치를 형성할 시에 상기 드리프트 영역에 트렌치를 더 형성할 수 있다.
바람직하게, 상기 드리프트 영역의 하부에 P-도핑하여 푸쉬풀 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 드리프트 영역을 트렌치 구조로 형성함으로써 드리프트 영역을 확장하는 효과가 있다. 그로써 드리프트 영역을 기존 보다 좁은 폭으로 형성할 수 있어서 소자 집적도를 높일 수 있다.
또한 본 발명에서는 드리프트 영역의 하부에 P-도핑된 푸쉬풀 영역을 더 형성하여, 소스 영역으로부터 드리프트 영역으로 흘러온 전자를 드레인 영역으로 푸쉬풀(push-pull)한다. 그로써, 드레인 영역으로의 전자 이동을 용이하게 해준다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 LDMOS 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 N채널타입 LDMOS 구조를 나타낸 단면도이다.
도 1을 참조하면, N채널타입 LDMOS는 반도체 기판(10), N웰 영역(20), P형 바디 영역(30), N-드리프트 영역(40), STI 구조의 소자분리막(51,52), 소스 콘택영역(60), 소스 영역(70), 드레인 영역(80) 및 게이트(90)로 구성된다.
반도체 기판(10)은 P형 기판일 수 있으며, 그 반도체 기판(10) 내에 N웰 영역(20)이 형성된다. 또한 반도체 기판(10)에는 활성 영역을 한정하기 위해 필드 산화막으로 형성되는 STI(shallow trench isolation) 구조의 소자분리막들(51,52)이 구비된다. 소자분리막(51,52)의 하부에는 실리콘 산화막(SiO)(50)을 더 형성하여 소자분리의 신뢰성을 높인다.
활성 영역 내에 P형 바디 영역(30), 트렌치를 갖는 N-드리프트 영역(40), 소 스 콘택영역(60), 소스 영역(70) 및 드레인 영역(80)이 형성된다.
P형 바디 영역(P-Body)(30)은 N웰 영역(20)의 상측에 형성된다.
N웰 영역(20)에는 N+ 불순물이 주입된 드레인 영역(80)이 구비되며, 그 드레인 영역(80)은 P형 바디 영역(30)과 어느 정도 거리를 두고 이격된다.
P형 바디 영역(30) 내에는 N+ 불순물이 주입된 소스 영역(70)을 구비하며, 또한 소스 영역(70)에 구조적으로 연결되면서 고농도 P+ 불순물이 주입된 소스 콘택영역(60)이 구비된다.
N웰 영역(20) 내에서 드레인 영역(80)과 게이트(90) 사이에는 N-드리프트 영역(40)이 구비되는데, 그 N-드리프트 영역(40)은 상부에 트렌치를 갖는 트렌치 구조이다. 특히 N-드리프트 영역(40)의 상부에 형성되는 트렌치는 활성 영역을 한정하기 위한 다른 소자분리막들(51,52)을 형성하기 위한 트렌치와 동시에 형성된다.
활성 영역에 P형 바디 영역(30), N-드리프트 영역(40), 소스 콘택영역(60), 소스 영역(70) 및 드레인 영역(80)이 형성된 반도체 기판(10) 상에 게이트(90)가 형성된다.
게이트(90)는 게이트 형성영역에 형성되는 것으로, 소스 영역(70) 상에 일부가 중첩되며 활성 영역 내 N-드리프트 영역(40)과도 일부가 중첩된다. 즉, 게이트(90)는 소스 영역(70)의 일부분 위로부터 활성 영역 내 N-드리프트 영역(40) 위에까지 연장된다.
상기와 같이 N채널타입 LDMOS는 활성 영역 내에서 게이트(90)와 드레인 영역(80) 사이에 트렌치를 갖는 N-드리프트 영역(40)을 구비하여, 게이트(90) 하부의 채널 영역과 드레인 영역(80)을 분리한다. 특히 N-드리프트 영역(40) 상에 트렌치를 두어 드리프트 영역의 확장 효과를 갖는다.
도 2는 본 발명의 다른 실시 예에 따른 N채널타입 LDMOS 구조를 나타낸 단면도로, 도 1의 실시 예와 거의 동일한다. 단지 N-드리프트 영역(40)의 하부이면서 N웰 영역(110) 내에 P-도핑된 푸쉬풀(Push-pull) 영역(100)을 더 형성한 구조이다.
P-도핑된 푸쉬풀 영역(100)은 소스 영역(70)으로부터 트렌치를 갖는 드리프트 영역(40)으로 흘러온 전자를 드레인 영역(80)으로 푸쉬풀(push-pull)하는 것으로, 그 전자의 드레인 영역(80)으로의 이동을 용이하게 한다.
이상의 도 1 및 2에서 도시된 N채널타입 LDMOS의 제조 공정을 설명한다.
N채널타입 LDMOS는 반도체 기판(10) 내에 N형 웰(N-Well)(20)을 형성하고, 활성 영역에 해당하는 반도체 기판(10)의 일부 표면을 노출하는 제1 포토레지스트 패턴을 사용하여 불순물을 이온 주입함으로써 N형 웰(20)의 상측에 P형 바디 영역(P-Body)(30)을 형성한다. 여기서, 반도체 기판(10)은 P형 기판일 수 있으며, P형 바디 영역(P-Body)(30)을 형성한 후에 어닐링(annealing)을 진행할 수도 있다.
이어, 활성 영역에 해당하는 반도체 기판(10)의 또다른 일부 표면을 노출하는 제2 포토레지스트 패턴을 사용하여 불순물을 이온 주입함으로써 트렌치 형성 전의 N-드리프트 영역(40)을 형성한다.
이어, 반도체 기판(10)에 활성 영역을 한정하기 위해 필드 산화막으로 형성되는 STI(shallow trench isolation) 구조의 소자분리막들(51,52)을 형성한다. 그 소자분리막들(51,52)을 형성하기 위해서는 트렌치를 먼저 형성하며, 그 트렌치를 형성할 시에 N-드리프트 영역의 상부에도 트렌치를 형성하여 트렌치 구조의 N-드리프트 영역(40)을 형성한다. 한편, 소자분리막들(51,52)을 형성하는 과정에서 그 소자분리막들(51,52)의 하부에 실리콘 산화막(50)을 더 형성할 수 있다.
상세하게, 반도체 기판(10) 상에 전술된 2개의 소자분리막(51,52) 형성 영역과 동시에 N-드리프트 영역의 상부를 노출하는 제3 포토레지스트 패턴을 형성하고, 이어 그 제3 포토레지스트 패턴을 마스크로 하는 식각 특히, 이방성 식각(anisotropic etching)을 진행하여 소자분리막(51,52) 형성 영역에 트렌치들과 N-드리프트 영역의 상부에 하나의 트렌치를 형성한다. 그에 따라, 반도체 기판(10)에 활성 영역을 한정하기 위한 트렌치들에만 필드 산화막을 매립하여 반도체 기판(10)에 활성 영역을 한정하기 위한 소자분리막들(51,52)을 형성한다.
특히 제3 포토레지스트 패턴에서 N-드리프트 영역(40)의 상부를 노출하는 식각 윈도우(etching window)는 N-드리프트 영역의 형성 폭보다 작은 식각 윈도우를 갖는다.
트렌치를 갖는 N-드리프트 영역(40)은 P형 바디 영역(P-Body)(30)에 이웃하면서 P형 바디 영역(P-Body)(30)에 이격되게 형성된다.
한편, 상부에 트렌치를 갖는 N-드리프트 영역(40)의 형성 후에는 N-드리프트 영역(40) 하부에 P-도핑하여 푸쉬풀 영역(100)을 형성할 수 있다.
이어, P형 바디 영역(20) 내에 N+ 불순물을 이온 주입하여 소스 영역(70)을 형성하며 또한 P형 바디 영역(20) 내에 소스 영역(70)과 구조적으로 연결되도록 소스 콘택영역(60)을 형성한다. 소스 콘택영역(60)은 고농도 P+ 불순물을 이온 주입 하여 형성된다. 바람직하게는, P형 바디 영역(20) 내에 고농도 P+ 불순물을 이온 주입하여 소스 콘택영역(60)을 형성하며, 또한 P형 바디 영역(20) 내에 소스 콘택영역(60)과 구조적으로 연결되도록 소스 영역(70)을 형성한다. 소스 영역(70)은 N+ 불순물을 이온 주입하여 형성된다.
그리고, N웰 영역(20)에 N+ 불순물을 이온 주입하여 드레인 영역(80)을 형성하는데, 그 드레인 영역(80)은 트렌치를 갖는 N-드리프트 영역(40)과 활성 영역을 한정하기 위한 소자분리막들(51,52) 중 하나(52) 사이에 형성된다.
상기와 같이 활성 영역에 바디 영역, 드리프트 영역 또는 소자분리막, 소스 콘택영역, 소스 영역 및 드레인 영역이 형성된 반도체 기판(10) 상에 게이트(90)가 형성된다.
본 발명에서는 게이트(90)를 게이트 형성영역에 형성하는데, 상세하게 소스 영역(70) 상에 일부가 중첩되며 활성 영역 N-드리프트 영역(40)과도 일부가 중첩되도록 기판(10) 상에 게이트(90)를 형성한다.
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시 예에 따른 N채널타입 LDMOS 구조를 나타낸 단면도이고,
도 2는 본 발명의 다른 실시 예에 따른 N채널타입 LDMOS 구조를 나타낸 단면도.

Claims (8)

  1. 소자분리막에 의해 활성 영역이 한정되는 반도체 기판에 형성되는 N웰 영역;
    상기 N웰 영역의 상측에 형성되는 바디(Body) 영역;
    상기 바디 영역과 거리를 두고 이격되어 상기 N웰 영역에 형성되는 드레인 영역;
    상기 바디 영역 내에 형성되는 소스 영역과 상기 소스 영역에 구조적으로 연결되는 소스 콘택영역;
    상기 N웰 영역에서 상기 바디 영역과 상기 드레인 영역 사이에 형성되며, 상부에 트렌치를 갖는 드리프트 영역;
    상기 소스 영역 상에 일부가 중첩되면서 상기 드리프트 영역 상에 일부가 중첩되게 형성되는 게이트로 구성되는 것을 특징으로 하는 엘디모스(LDMOS).
  2. 제 1 항에 있어서, 상기 바디 영역은 P형 바디 영역이고, 상기 드레인 영역과 상기 소스 영역은 N+ 불순물이 각각 이온 주입된 영역이고, 상기 소스 콘택영역은 고농도 P+ 불순물이 이온 주입된 영역이고, 상기 드리프트 영역은 N-드리프트 영역인 것을 특징으로 하는 엘디모스(LDMOS).
  3. 제 2 항에 있어서, 상기 엘디모스(LDMOS)는 N채널타입 LDMOS인 것을 특징으로 하는 엘디모스(LDMOS).
  4. 제 1 항에 있어서, 상기 소자분리막의 하부에 실리콘 산화막을 더 구비하는 것을 특징으로 하는 엘디모스(LDMOS).
  5. 제 1 항에 있어서, 상기 드리프트 영역의 하부에 P-도핑된 푸쉬풀 영역을 더 구비하는 것을 특징으로 하는 엘디모스(LDMOS).
  6. 반도체 기판 내에 N형 웰을 형성하는 단계;
    상기 N형 웰의 일부 상측에 불순물을 이온 주입하여 바디 영역을 형성하는 단계;
    상기 N형 웰의 타부 상측에 불순물을 이온 주입하여 트렌치 구조의 드리프트 영역을 형성하는 단계;
    상기 반도체 기판에 활성 영역을 한정하기 위한 STI(shallow trench isolation) 구조의 소자분리막을 형성하는 단계;
    상기 바디 영역 내에 고농도 불순물을 이온 주입하여 소스 콘택영역을 형성하며, 이어 상기 바디 영역 내에 불순물을 이온 주입하여 상기 소스 콘택영역과 구조적으로 연결되는 소스 영역을 형성하는 단계;
    상기 드리프트 영역과 상기 소자분리막 사이의 상기 N형 웰에 불순물을 이온 주입하여 드레인 영역을 형성하는 단계; 그리고
    상기 소스 영역 상에 일부가 중첩되면서 상기 드리프트 영역 상에 일부가 중 첩되는 게이트를 상기 반도체 기판 상에 형성하는 단계로 이루어지는 것을 특징으로 하는 엘디모스(LDMOS) 제조 방법.
  7. 제 6 항에 있어서, 상기 소자분리막을 위한 트렌치를 형성할 시에 상기 드리프트 영역에 트렌치를 더 형성하는 것을 특징으로 하는 엘디모스(LDMOS) 제조 방법.
  8. 제 6 항에 있어서, 상기 드리프트 영역의 하부에 P-도핑하여 푸쉬풀 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 엘디모스(LDMOS) 제조 방법.
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