KR100558722B1 - 불휘발성 반도체 기억장치 및 그 제조방법 - Google Patents

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Abstract

뛰어난 전기적 특성을 갖는 불휘발성 반도체 기억장치 및 그 제조방법을 얻을 수 있다. 반도체장치는, 2개의 홈(2a, 2b)을 갖는 반도체기판(1)과, 홈(2a, 2b)의 내부에 형성된 분리산화막(5a, 5b)과, 플로팅 게이트전극(7a∼7c)과, ONO막(8)과, 컨트롤 게이트전극(9)을 구비한다. 분리산화막(5a, 5b)의 상부 표면(9)의 영역(33)은, 하측에 볼록한 곡면형으로 되어 있다. 플로팅 게이트전극(7b)은, 2개의 홈의 사이에 위치하는 반도체기판(1)의 주표면 상에서, 2개의 분리산화막(5a, 5b) 상에까지 연장되고, 평탄한 상부 표면을 갖는다. ONO막(8)은, 플로팅 게이트전극의 상부 표면 상에서, 플로팅 게이트전극(7a∼7c)의 측면 상에까지 연장된다. 컨트롤 게이트전극(9)은, 플로팅 게이트전극(7a∼7c)의 상부 표면 상에서 플로팅 게이트전극(7a∼7c)의 측면 상에까지 연장되도록, ONO막(8) 상에 형성되어 있다.
불휘발성, 반도체, 기억장치, 부유전극, 제어전극, 절연막, 게이트전극

Description

불휘발성 반도체 기억장치 및 그 제조방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 본 발명에 의한 반도체장치의 실시예 1을 나타내는 단면 모식도이다.
도 2는 도 1에 나타낸 반도체장치의 제조방법의 제1 공정을 설명하기 위한 단면 모식도이다.
도 3은 도 1에 나타낸 반도체장치의 제조방법의 제2 공정을 설명하기 위한 단면 모식도이다.
도 4는 도 1에 나타낸 반도체장치의 제조방법의 제3 공정을 설명하기 위한 단면 모식도이다.
도 5는 도 1에 나타낸 반도체장치의 제조방법의 제4 공정을 설명하기 위한 단면 모식도이다.
도 6은 도 1에 나타낸 반도체장치의 제조방법의 제5 공정을 설명하기 위한 단면 모식도이다.
도 7은 도 1에 나타낸 반도체장치의 제조방법의 제6 공정을 설명하기 위한 단면 모식도이다.
도 8은 도 1에 나타낸 반도체장치의 제조방법의 제7 공정을 설명하기 위한 단면 모식도이다.
도 9는 본 발명에 의한 반도체장치의 실시예 2를 나타내는 단면 모식도이다.
도 10은 도 9에 나타낸 반도체장치의 부분확대단면 모식도이다.
도 11은 도 9 및 도 10에 나타낸 반도체장치의 제조방법의 제1 공정을 설명하기 위한 단면 모식도이다.
도 12는 도 9 및 도 10에 나타낸 반도체장치의 제조방법의 제2 공정을 설명하기 위한 단면 모식도이다.
도 13은 도 9 및 도 10에 나타낸 반도체장치의 제조방법의 제3 공정을 설명하기 위한 단면 모식도이다.
도 14는 도 9 및 도 10에 나타낸 반도체장치의 제조방법의 제4 공정을 설명하기 위한 단면 모식도이다.
도 15는 도 9 및 도 10에 나타낸 반도체장치의 제조방법의 제5 공정을 설명하기 위한 단면 모식도이다.
도 16은 도 9 및 도 10에 나타낸 반도체장치의 제조방법의 제6 공정을 설명하기 위한 단면 모식도이다.
도 17은 도 9 및 도 10에 나타낸 반도체장치의 제조방법의 제7 공정을 설명하기 위한 단면 모식도이다.
도 18은 본 발명에 의한 반도체장치의 실시예 3을 나타내는 단면 모식도이다.
도 19는 도 18에 나타낸 반도체장치의 제조방법의 제1 공정을 설명하기 위한 단면 모식도이다.
도 20은 도 18에 나타낸 반도체장치의 제조방법의 제2 공정을 설명하기 위한 단면 모식도이다.
도 21은 도 18에 나타낸 반도체장치의 제조방법의 제3 공정을 설명하기 위한 단면 모식도이다.
도 22는 도 18에 나타낸 반도체장치의 제조방법의 제4 공정을 설명하기 위한 단면 모식도이다.
도 23은 도 18에 나타낸 반도체장치의 제조방법의 제5 공정을 설명하기 위한 단면 모식도이다.
도 24는 도 18에 나타낸 반도체장치의 제조방법의 제6 공정을 설명하기 위한 단면 모식도이다.
도 25는 도 18에 나타낸 반도체장치의 제조방법의 제7 공정을 설명하기 위한 단면 모식도이다.
도 26은 도 18에 나타낸 반도체장치의 제조방법의 제8 공정을 설명하기 위한 단면 모식도이다.
도 27은 도 18에 나타낸 반도체장치의 제조방법의 제9 공정을 설명하기 위한 단면 모식도이다.
도 28은 도 18에 나타낸 반도체장치의 제조방법의 제10 공정을 설명하기 위한 단면 모식도이다.
도 29는 본 발명에 의한 반도체장치의 실시예 4를 나타내는 단면 모식도이 다.
도 30은 도 29에 나타낸 반도체장치의 제조방법의 제1 공정을 설명하기 위한 단면 모식도이다.
도 31은 도 29에 나타낸 반도체장치의 제조방법의 제2 공정을 설명하기 위한 단면 모식도이다.
도 32는 본 발명에 의한 반도체장치의 실시예 5를 나타내는 단면 모식도이다.
도 33은 도 32에 나타낸 반도체장치의 제조방법의 제1 공정을 설명하기 위한 단면 모식도이다.
도 34는 도 32에 나타낸 반도체장치의 제조방법의 제2 공정을 설명하기 위한 단면 모식도이다.
도 35는 도 32에 나타낸 반도체장치의 제조방법의 제3 공정을 설명하기 위한 단면 모식도이다.
도 36은 도 32에 나타낸 반도체장치의 제조방법의 제4 공정을 설명하기 위한 단면 모식도이다.
도 37은 도 32에 나타낸 반도체장치의 제조방법의 제5 공정을 설명하기 위한 단면 모식도이다.
도 38은 도 32에 나타낸 반도체장치의 제조방법의 제6 공정을 설명하기 위한 단면 모식도이다.
도 39는 도 32에 나타낸 반도체장치의 제조방법의 제7 공정을 설명하기 위한 단면 모식도이다.
도 40은 도 32에 나타낸 반도체장치의 제조방법의 제8 공정을 설명하기 위한 단면 모식도이다.
도 41은 도 32에 나타낸 반도체장치의 제조방법의 제9 공정을 설명하기 위한 단면 모식도이다.
도 42는 도 32에 나타낸 반도체장치의 제조방법의 제10 공정을 설명하기 위한 단면 모식도이다.
도 43은 본 발명에 의한 반도체장치의 제조방법의 실시예 6의 제1 공정을 설명하기 위한 단면 모식도이다.
도 44는 본 발명에 의한 반도체장치의 제조방법의 실시예 6의 제2 공정을 설명하기 위한 단면 모식도이다.
도 45는 본 발명에 의한 반도체장치의 제조방법의 실시예 6의 제3 공정을 설명하기 위한 단면 모식도이다.
도 46은 본 발명에 의한 반도체장치의 제조방법의 실시예 6의 제4 공정을 설명하기 위한 단면 모식도이다.
도 47은 도 1에 나타낸 반도체장치의 효과를 설명하기 위한 참고도이다.
도 48은 도 1에 나타낸 반도체장치의 효과를 설명하기 위한 참고도이다.
도 49는 도 1에 나타낸 반도체장치의 효과를 설명하기 위한 참고도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체기판 2a∼2d : 홈
3 : 산화막 4 : HDP-CVD 산화막
5a∼5d : 분리산화막 6a∼6e : 터널절연막
7a∼7c : 플로팅 게이트전극 8 : ONO막
9 : 컨트롤 게이트전극 10 : 실리콘 산화막
11 : 실리콘 질화막 12, 16 : 상부 표면
14, 21 : 폴리실리콘막 15 : 화살표
17 : 에지부 18 : 평탄부
19 : 곡면부 20 : 직선형부
22a, 22b : 게이트 절연막 23a, 23b : 게이트전극
24 : 레지스트막 25 : 도전체층
26 : 기판 표면 27 : 측벽산화막
1, 30, 33 : 영역 31, 41 : 각부
32, 40 : 접속부 34 : 돌출부
본 발명은, 불휘발성 반도체 기억장치 및 그 제조방법에 관한 것으로, 보다 특정적으로는, 전기적 특성을 향상시키는 것이 가능한 불휘발성 반도체 기억장치 및 그 제조방법에 관한 것이다.
종래, 반도체장치의 일례로서 불휘발성 반도체 기억장치가 알려져 있다(예를 들면, 일본특허공개평 8-64700호 공보 참조).
상기 일본특허공개평 8-64700호 공보의 도 3에 개시된 불휘발성 반도체 기억장치에서는, 반도체기판의 주표면에, 소정의 간격을 두고 형성된 소자분리용 트렌치의 내부에, CVD 산화막으로 이루어지는 분리산화막이 형성되어 있다. 이 분리산화막의 사이에는, 반도체기판의 주표면 상에 터널산화막을 통해 부유게이트전극이 형성되어 있다. 부유게이트전극 상에는, ONO막을 통해 제어게이트전극이 형성되어 있다.
그러나, 전술한 종래의 불휘발성 반도체 기억장치에서는, 부유게이트전극의 상부 표면에, 부유게이트전극의 하지의 구조를 반영한 요철부가 존재하고 있다. 그 때문에, 부유게이트전극의 볼록부(예를 들면 부유게이트전극의 단부 등)에서, ONO막의 막두께나 막질이 다른 부분과 다른, 혹은 부유게이트전극의 볼록부에서 전계집중이 발생하는 경우가 있다. 이러한 경우, 불휘발성 반도체 기억장치의 전기적 특성이 열화하게 되어 있었다.
본 발명의 목적은, 뛰어난 전기적 특성을 갖는 불휘발성 반도체 기억장치 및 그 제조방법을 제공하는 것이다.
본 발명에 따른 불휘발성 반도체 기억장치는, 반도체기판과, 분리절연체와, 부유전극과, 절연막과, 제어전극을 구비한다. 반도체기판은, 주표면에서 간격을 두고 배치된 2개의 홈을 갖는다. 분리절연체는, 홈의 내부를 충전하도록 형성되어 있다. 분리절연체에서의 상부 표면의 단부의 형상은, 반도체기판측(하측)에 볼록하게 되어 있는 곡면형이다. 부유전극은, 2개의 홈의 사이에 위치하는 반도체기판의 주표면 상에서, 2개의 분리절연체 상에까지 연장된다. 부유전극은 평탄한 상부 표면을 갖는다. 절연막은, 부유전극의 상부 표면 상에서, 분리절연체 상에 위치하는 부유전극의 측면 상에까지 연장되도록 형성되어 있다. 제어전극은, 부유전극의 상부 표면 상에서 부유전극의 측면 상에까지 연장되도록, 절연막 상에 형성되어 있다.
이와 같이 하면, 부유전극의 평탄한 상부 표면 상에 절연막을 형성할 수 있으므로, 부유전극의 상부 표면에 요철이 있는 것에 기인하여 절연막의 두께나 특성이 국소적으로 변화하는 것을 억제할 수 있다. 이 때문에, 제어전극과 부유전극과의 사이에, 절연막의 두께 등의 변화에 기인하여 국소적인 전계집중이 일어나는 것을 억제할 수 있다. 이 결과, 전술한 전계집중에 기인하여 반도체장치의 전기적 특성이 열화하는 것을 억제할 수 있다. 또한, 분리절연체의 상부 표면의 단부의 형상이 반도체기판측에 볼록하게 된 곡면형이므로, 부유전극의 하부에서 꼭지각이 예각이 되는 돌출부가 형성되는 것을 방지할 수 있는 이 결과, 높은 신뢰성을 가지며, 긴 수명의 반도체장치를 현실화할 수 있다.
본 발명에 따른 반도체장치의 제조방법은, 반도체기판의 주표면에 간격을 두고 2개의 홈을 형성하는 공정, 홈의 내부에, 반도체기판의 주표면에서 위쪽으로 돌 출한 돌출부분을 갖는 분리절연체를 형성하는 공정과, 분리절연체의 돌출부분을 등방성 에칭에 의해 부분적으로 제거함으로써, 돌출부분의 폭을 홈의 폭보다 작게 하는 공정을 구비한다. 또한, 상기 반도체장치의 제조방법은, 돌출부분의 폭을 홈의 폭보다 작게 하는 공정 후, 반도체기판의 주표면에서 2개의 분리절연체의 사이에 위치하는 영역 상에서, 분리절연체 상에까지 연장되도록 도전체막을 형성하는 공정과, 도전체막의 상부 표면층을 분리절연체의 상부가 노출될때까지 제거함으로써, 도전체막으로 이루어지고, 평탄한 상부 표면을 가짐과 동시에, 분리절연체의 사이에 위치하는 부유전극을 형성하는 공정과, 부유전극에 인접하는 분리절연체의 상부를 에칭에 의해 제거함으로써, 부유전극의 측면을 노출시키는 공정을 구비한다.
이와 같이 하면, 사진제판가공을 사용하지 않고, 분리절연체의 사이에 부유전극을 형성할 수 있다. 따라서, 사진제판가공에서의 마스크 어긋남 등에 기인하여, 부유전극을 설계위치에 정확하게 형성할 수 없다고 했던 문제의 발생을 억제할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 연관하여 이해되는 본 발명에 관한 다음 상세한 설명으로 명백해질 것이다.
[발명의 실시예]
이하, 도면에 근거하여 본 발명의 실시예를 설명한다. 이때, 이하의 도면에서 동일 또는 해당하는 부분에는 동일한 참조번호를 부착하여 그 설명은 반복하지 않는다.
(실시예 1)
도 1을 참조하여, 본 발명에 의한 반도체장치의 실시예 1을 설명한다.
도 1에 나타내는 바와 같이, 본 발명에 의한 반도체장치는 반도체 기억장치에 있어서, 반도체기판(1)의 주표면에서, 분리산화막에 의해 둘러싸인 소자형성영역을 갖는다. 반도체장치는, 이 소자형성영역에서, 간격을 두고 형성된 도전성 불순물 확산영역(도시하지 않음)과, 이 도전성 불순물 확산영역의 사이에 위치하는 영역에서, 반도체기판(1)의 주표면 상에 형성된 터널절연막(6a∼6c)과, 터널절연막 상에 형성된 플로팅 게이트전극(7a∼7c)과, 플로팅 게이트전극(7a∼7c) 상에 형성된 ONO막(8)과, ONO막(8) 상에 형성된 컨트롤 게이트전극(9)을 구비한다. 도 1에 나타낸 반도체장치는, 소위 플래시 메모리이다.
보다 구체적으로는, 도 1에 나타내는 바와 같이, 반도체기판(1)의 주표면에는, 소자형성영역을 둘러싸도록 홈(2a, 2b)이 형성되어 있다. 홈(2a, 2b)의 내벽면 상에는 산화막(3)이 형성되어 있다. 산화막(3) 상에는, 홈(2a, 2b)의 내부를 충전하도록, HDP-CVD(high density plasma-chemical vapor deposition) 산화막(4)이 형성되어 있다. 산화막(3)과 HDP-CVD 산화막(4)으로부터 분리산화막(5a, 5b)이 구성된다. 분리산화막(5a, 5b)의 상부 표면의 단부(33)의 형상은, 밑으로 볼록한(반도체기판(1)측에 볼록한) 곡면형으로 되어 있다.
반도체기판(1)의 주표면에서의 소자형성영역에서는, 반도체기판(1)의 주표면 상에 터널절연막(6a∼6c)이 형성되어 있다. 터널절연막(6a∼6c) 상에서, 분리산화막(5a, 5b)의 단부 상에까지 연장되도록 도전체로 이루어지는 플로팅 게이트전극(7a∼7c)이 형성되어 있다. 플로팅 게이트전극(7a∼7c) 상에는 절연막인 ONO막(8)이 형성되어 있다. ONO막(8)은, 플로팅 게이트전극(7a∼7c)측에서 산화막, 질화막, 산화막이라는 3층의 절연막으로 이루어지는 적층막이다. ONO막(8)은, 플로팅 게이트전극(7a∼7c)의 상부 표면 상에서 측면 상에까지 연장된다. 또한, ONO막(8)은, 플로팅 게이트전극(7a∼7c)의 측면 상에서 분리산화막(5a, 5b)의 상부 표면의 일부분 상에까지 연장되도록 형성되어 있다.
플로팅 게이트전극(7a∼7c)의 상부 표면은, 반도체기판(1)의 주표면과 거의 평행한 방향으로 연장되도록 평탄화되어 있다. 플로팅 게이트전극(7a∼7c)의 상부 표면의 단부에 위치하는 각부(31)는, 그 꼭지각이 거의 90°로 되어 있다. 그리고, ONO막(8) 상에는, 컨트롤 게이트전극(9)이 형성되어 있다. 컨트롤 게이트전극(9)은, 플로팅 게이트전극(7a∼7c)의 상부 표면 상에서, 플로팅 게이트전극(7a∼7c)의 측면 상에 위치하는 부분에까지 연장되도록 형성되어 있다. 또, 분리산화막(5a, 5b)의 폭 L1은 예를 들면 200nm로 해도 되며, 이 분리산화막(5a, 5b)의 사이에 위치하는 소자형성영역의 폭 L2는 예를 들면 100nm로 해도 된다.
전술한 본 발명에 따른 반도체장치의 일례의 특징적인 구성을 요약하면, 도 1에 나타낸 반도체장치는, 불휘발성 반도체 기억장치에 있어서, 반도체기판(1)과, 분리절연체로서의 분리산화막(5a, 5b)과, 부유전극으로서의 플로팅 게이트전극(7a∼7c)과, 절연막으로서의 ONO막(8)과, 제어전극으로서의 컨트롤 게이트전극(9)을 구비한다. 반도체기판(1)은, 주표면에서 간격을 두고 배치된 2개의 홈(2a, 2b)을 갖는다. 분리절연막(5a, 5b)은, 홈(2a, 2b)의 내부를 충전하도록 형성되어 있다. 분리절연막(5a, 5b)의 상부 표면의 단부의 영역(33)의 형상은, 반도체기판(1)측(하측)에 볼록하게 되어 있는 곡면형이다. 플로팅 게이트전극 7b는, 2개의 홈(2a, 2b)의 사이에 위치하는 반도체기판(1)의 주표면 상에서, 2개의 분리산화막(5a, 5b) 상에까지 연장된다. 플로팅 게이트전극(7a∼7c)은 평탄한 상부 표면을 갖는다. ONO막(8)은, 플로팅 게이트전극(7a∼7c)의 상부 표면 상에서, 분리산화막(5a, 5b) 상에 위치하는 플로팅 게이트전극(7a∼7c)의 측면 상에까지 연장되도록 형성되어 있다. 컨트롤 게이트전극(9)은, 플로팅 게이트전극(7a, 7c)의 상부 표면 상에서 플로팅 게이트전극(7a∼7c)의 측면 상에까지 연장되도록, ONO막(8) 상에 형성되어 있다.
이와 같이 하면, 플로팅 게이트전극(7a∼7c)의 평탄한 상부 표면 상에 ONO막(8)을 형성할 수 있으므로, 플로팅 게이트전극(7a∼7c)의 상부 표면에 요철이 있는 것에 기인하여 절연막으로서의 ONO막(8)의 두께나 특성이 국소적으로 변화되는 것을 억제할 수 있다. 이 때문에, 예를 들면 도 1에 나타내는 영역(30)에 대응하는 부분으로 종래 문제로 되어 있었던, 컨트롤 게이트와 플로팅 게이트전극(7a∼7c)과의 사이에서, ONO막(8)의 두께 등의 변화에 기인하여 국소적인 전계집중이 일어나는 것을 억제할 수 있다. 그 때문에, 전술한 전계집중에 기인하여 반도체장치의 전기적 특성이 열화하는 것을 억제할 수 있다. 이 결과, 높은 신뢰성을 가지며, 긴 수명의 반도체장치를 실현할 수 있다.
또한, 분리산화막(5a, 5b) 상에까지 플로팅 게이트전극(7a∼7c)이 연장되도록 형성되어 있으므로, 컨트롤 게이트전극(9)과 대향하는 플로팅 게이트전극(7a∼7c)의 표면적을 크게 할 수 있다. 더욱(그 위에)플로팅 게이트전극(7a∼7c)의 상부 표면 상에서 측면 상에까지 ONO막(8)을 통해 컨트롤 게이트전극 제어전극이 배치되어 있으므로, 컨트롤 게이트전극(9)과 플로팅 게이트전극(7a∼7c)과의 사이의 용량(C1)의 값을 크게 할 수 있다. 이 때문에, 컨트롤 게이트전극(9)과 플로팅 게이트전극(7a∼7c)과의 사이의 용량(C1)에 비례하는 커플링비(α)를 크게 할 수 있다.
여기서, 커플링비(α)는, 플로팅 게이트전극(7a∼7c)과 반도체기판(1)과의 사이의 용량(C2)과 전술한 컨트롤 게이트전극(9)과 플로팅 게이트전극(7a∼7c)과의 사이의 용량(C1)을 사용하여, α=C1/(C1+ C2)로 나타난다. 이 커플링비(α)를 크게 하면, 컨트롤 게이트전극(9)에 인가하는 신호의 전압을 감소할 수 있다. 따라서, 본 발명에 의한 반도체장치에서는, 컨트롤 게이트전극(9)에 인가하는 신호의 전압을 감소할 수 있다.
또한, 도 1에 나타낸 반도체장치에서, 홈(2a, 2b)의 측벽면과, 반도체기판(1)에서 플로팅 게이트전극(7a∼7c) 하에 위치하는 반도체기판(1)의 주표면과의 사이의 접속부(32)에서는, 반도체기판(1)의 표면이 곡면형으로 되어 있어도 된다. 이러한 접속부(32)의 효과를, 도 47 및 도 48을 참조하면서 설명한다.
도 47에 나타내는 바와 같이, 반도체기판(1)에서 플로팅 게이트전극 7b 하에 위치하는 반도체기판(1)의 주표면과 홈 2a의 측벽면과의 사이의 접속부(40)에 각부(41)가 존재하는 경우(접속부(40)가 곡면형이 아닌 경우), 이 접속부(40)에서 플로팅 게이트전극 7b와 반도체기판(1)과의 사이의 절연성이 저하한다. 이것은, 각 부(41)에서 전계집중이 발생하기 때문이다. 그러나, 도 48에 나타내는 바와 같이, 접속부(32)에서 반도체기판(1)의 표면이 곡면형으로 되어 있으면(요컨대, 도 1에 나타낸 반도체장치와 같이 되어 있으면), 이 접속부(32)에서 전계집중이 발생하는 위험성을 감소할 수 있다. 요컨대, 플로팅 게이트전극 7b와 반도체기판(1)과의 사이의 절연성을 향상시킬 수 있다.
또한, 도 49에 나타내는 바와 같이, 본 발명에 의한 반도체장치에서는, 분리산화막5a의 상부 표면의 단부의 영역(33)의 형상이, 반도체기판(1)측(하측)에 볼록하게 된 곡면형이다. 여기서, 도 49는, 도 1의 부분확대 모식도이다.
도 49에 나타내는 바와 같이, 본 발명에 의한 반도체장치에서는, 분리산화막 5a의 상부 표면의 단부의 영역(33)이 밑으로 볼록한 곡면형으로 되어 있으므로, 분리산화막 5a를 구성하는 HDP-CVD 산화막(4)의 상부 표면과 터널절연막 6b의 상부 표면과의 이루는 각도 α2가, 도 48에 나타낸 반도체장치에서의 HDP-CVD 산화막(4)의 상부 표면과 터널절연막 6b의 상부 표면과 이루는 각도 α1보다 커져 있다. 이때, 도 48에 나타낸 반도체장치에서는, HDP-CVD 산화막(4)의 상부 표면의 단부의 영역(33)의 단면형상이 거의 직선형으로 되어 있다. 요컨대, 도 49에 나타내는 바와 같이, 분리산화막 5a의 상부 표면의 영역(33)이 밑으로 볼록한 곡면형이 됨으로써, HDP-CVD 산화막(4)의 상부 표면과 터널절연막 6b의 상부 표면과의 이루는 각도α2를 크게 할 수 있다. 이 때문에, 접속부(32) 근방에 위치하는 플로팅 게이트전극 7b의 하부에서의 돌출부(34)의 꼭지각(각도 α2)을 둔각으로 할 수 있다. 이 결과, 플로팅 게이트전극(7a∼7c)의 하부 표면에서, 상기 접속부(32) 근방에 위치하 는 부분의 돌출부(34)의 정각이 예각이 되는 것을 방지할 수 있다. 그 때문에, 이 정각이 예각으로 된 돌출부(34)에서 전계집중이 발생하는 것을 억제할 수 있다(요컨대, 터널절연막 6b의 절연성을 향상시킬 수 있음). 따라서, 이 전계집중에 기인하는 반도체장치의 신뢰성의 저하나 단수명화를 억제할 수 있다.
다음에, 도 1에 나타낸 반도체장치(불휘발성 반도체 기억장치)의 제조방법을 도 2∼도 8을 참조하여 설명한다.
우선, 반도체기판(1)의 주표면 상에 실리콘 산화막(도시하지 않음)을 형성한다. 이 실리콘 산화막 상에 실리콘 질화막(도시하지 않음)을 형성한다. 이 실리콘 질화막 및 실리콘 산화막 상에 사진제판가공 프로세스를 이용하여 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막을 마스크로 하여, 에칭에 의해 실리콘 질화막 및 실리콘 산화막을 부분적으로 제거한다. 그 후 레지스트 패턴을 제거한다. 이와 같이 하여, 반도체기판(1)의 주표면 상에, 패턴을 갖는 실리콘 산화막(10)(도 2 참조) 및 실리콘 질화막(11)(도 2 참조)을 형성한다. 이 실리콘 산화막(10) 및 실리콘 질화막(11)을 마스크로서 사용하고, 드라이에칭에 의해 반도체기판(1)을 부분적으로 제거한다. 이때, 여기서는 드라이에칭 이외의 다른 이방성에칭을 사용해도 된다. 이와 같이 하여, 반도체기판(1)의 주표면에 간격을 두고 2개의 홈(2a, 2b)을 형성하는 공정을 실시한다. 이 결과, 도 2에 나타내는 바와 같이, 반도체기판(1)의 주표면에 홈(2a, 2b)(도 2 참조)을 형성할 수 있다.
다음에, 반도체기판(1)의 주표면에서의 홈(2a, 2b)의 내벽면을 열산화함으로써 산화막(3)(도 3 참조)을 형성한다. 이와 같이 하여, 도 3에 나타내는 바와 같은 구조를 얻는다. 이때, 이 산화막(3)은, 반도체기판(1)에서의 에칭 스트레스의 완화를 목적으로 하여 형성된다.
다음에, 도 4에 나타내는 바와 같이, 산화막(3) 상에서 홈(2a, 2b)의 내부를 충전하도록 HDP-CVD 산화막(4)을 형성한다. 이 HDP-CVD 산화막(4)은, 홈(2a, 2b)의 내부를 충전함과 동시에 실리콘 질화막(11)의 상부 표면 상에까지 연장되도록 형성된다.
다음에, CMP법(Chemical Mechanical Polishing)에 의해, 실리콘 질화막(11)의 상부 표면 상에 위치하는 HDP-CVD 산화막(4)의 부분을 제거함과 동시에, HDP-CVD 산화막(4)의 상부 표면(12)(도 5 참조)을 평탄화한다. 이때, CMP법 대신에, 다른 평탄화 프로세스를 사용해도 된다. 이 결과, HDP-CVD 산화막(4) 및 산화막(3)으로 이루어지는 분리산화막(5a, 5b)(도 5 참조)을 얻을 수 있다. 이와 같이, 홈(2a, 2b)의 내부에, 반도체기판(1)의 주표면보다 위쪽에 돌출한 돌출부분을 갖는 분리절연체로서의 분리산화막(5a, 5b)을 형성하는 공정을 실시함으로써, 도 5에 나타내는 바와 같은 구조를 얻는다.
다음에, 웨트에칭에 의해 실리콘 질화막(11)(도 5 참조)을 제거한다. 여기서, 웨트에칭의 에천트(etchant)(에칭액)로서는 열인산 등을 사용할 수 있다. 그 후, 에천트으로서 플루오르화수소산 등을 사용한 등방성 에칭에 의해, 도 6에 나타내는 바와 같이 HDP-CVD 산화막(4)의 상부 및 반도체기판(1)의 주표면 상에 형성되어 있던 산화막(3)(도 5 참조)을 제거한다. 이 결과, 도 6의 점선으로 나타낸 바와 같이, 분리산화막(5a, 5b)의 상부가 부분적으로 제거된다. 이 등방성 에칭에 의해, 분리산화막(5a, 5b)의 상부의 중앙부가 반도체기판(1)의 주표면 상에 돌출한 상태가 된다. 또한, 이 등방성 에칭에 의해, 반도체기판(1)의 소자형성영역에서의 주표면은 노출한 상태가 된다. 이와 같이 하여, 분리산화막(5a, 5b)의 상부인 돌출부분을 등방성 에칭에 의해 부분적으로 제거함으로써, 돌출부분의 폭을 홈(2a, 2b)의 폭보다 작게 하는 공정을 실시한다.
다음에, 반도체기판(1)의 소자형성영역에서의 주표면 상에 터널절연막(6a∼6c)(도 7 참조)을 형성한다. 그리고, 터널절연막(6a∼6c) 상에서 분리산화막(5a, 5b) 상에까지 연장되도록, 도전체막인 폴리실리콘막(14)(도 7 참조)을 형성한다. 이와 같이 하여, 분리산화막(5a, 5b)의 돌출부분의 폭을 홈(2a, 2b)의 폭보다 작게 하는 공정 후, 반도체기판(1)의 주표면에서 2개의 분리산화막(5a, 5b)의 사이에 위치하는 영역 상에서, 분리산화막(5a, 5b) 상에까지 연장되도록 도전체막인 폴리실리콘막(14)을 형성하는 공정을 실시한다.
그리고, 이 폴리실리콘막(14)의 상부 표면층을 CMP법 등의 평탄화 프로세스에 의해 부분적으로 제거한다. 이 결과, 도 7에 나타내는 바와 같이, 분리산화막(5a, 5b)의 상부 표면이 노출할 때까지 폴리실리콘막(14)의 상부 표면(16)이 화살표(15)로 나타낸 바와 같이 후퇴한다. 이에 따라, 분리산화막(5a, 5b)으로 분리된 플로팅 게이트전극(7a∼7c)을 얻을 수 있다. 이와 같이 하여, 도전체막으로서의 폴리실리콘막(14)의 상부 표면층을, 분리산화막(5a, 5b)의 상부가 노출할 때까지 제거함으로써 폴리실리콘막(14)으로 이루어지며, 평탄한 상부 표면을 가짐과 동시에, 분리산화막(5a, 5b)의 사이에 위치하는 플로팅 게이트전극 7b를 형 성하는 공정을 실시한다. 이때, 폴리실리콘막(14) 대신에 비결정질 실리콘막을 형성해도 된다.
그리고, 플로팅 게이트전극(7a∼7c)의 사이에 위치하는 분리산화막(5a, 5b)의 상부를 등방성 에칭에 의해 제거한다. 이 등방성 에칭에서 사용하는 에천트로서는 예를 들면 플루오르화수소산 등을 사용할 수 있다. 이 결과, 도 8에 나타내는 바와 같이, 플로팅 게이트전극(7a∼7c)의 측면을 노출시킬 수 있다. 이와 같이 하여, 플로팅 게이트전극(7a∼7c)에 인접하는 분리산화막(5a, 5b)의 상부를 에칭에 의해 제거함으로써, 플로팅 게이트전극(7a∼7c)의 측면을 노출시키는 공정을 실시한다.
이 후, 플로팅 게이트전극(7a∼7c)의 상부 표면 및 측면 상에서 분리산화막(5a, 5b)의 상부 표면 상에까지 연장하는 ONO막(8)(도 1 참조)을 형성한다. 또한, 이 ONO막(8) 상에 컨트롤 게이트전극(9)(도 1 참조)을 형성한다. 이 결과, 도 1에 나타내는 바와 같은 구조의 반도체장치로서의 플래시 메모리를 얻을 수 있다.
도 2∼도 8에 나타낸 반도체장치의 제조방법에 의하면, 사진제판가공을 사용하지 않고, 분리산화막(5a, 5b)의 사이에 플로팅 게이트전극(7a∼7c)을 자기정합적으로 형성할 수 있다. 따라서, 사진제판가공에서의 마스크 얼라인먼트 어긋남 등에 기인하여, 플로팅 게이트전극(7a∼7c)을 설계위치에 정확히 형성할 수 없다고 했던 문제의 발생을 억제할 수 있다. 또한, 평탄한 상부 표면을 갖는 플로팅 게이트전극(7a∼7c)을 용이하게 형성할 수 있다.
또한, 분리산화막(5a, 5b)의 돌출부분의 폭을 홈(2a, 2b)의 폭보다 작게 함으로써, 분리산화막(5a, 5b)의 사이에 위치하는 플로팅 게이트전극(7a∼7c)의 단부를 분리산화막(5a, 5b) 상에 올려놓은 상태로 할 수 있다. 이 때문에, 플로팅 게이트전극(7a∼7c)의 폭을 홈(2a, 2b)의 사이의 폭보다 용이하게 확대할 수 있다. 더욱이, 도 8에 나타내는 바와 같이 분리산화막(5a, 5b)의 상부를 제거함으로써 플로팅 게이트전극(7a∼7c)의 측면을 노출시키고 있다. 이 때문에, 플로팅 게이트전극(7a∼7c)의 상부 표면 상에서 측면 상에까지 연장되도록 ONO막(8)을 통해 컨트롤 게이트전극(9)을 배치할 수 있다. 따라서, 컨트롤 게이트전극(9)과 플로팅 게이트전극(7a∼7c)과의 사이의 용량(C1)의 값을 크게 할 수 있다. 이 결과, 커플링비(α)를 크게 할 수 있으므로, 플래시 메모리의 동작특성을 향상시킬 수 있다.
(실시예 2)
도 9 및 도 10을 참조하여, 본 발명에 의한 반도체장치의 실시예 2를 설명한다. 이때, 도 9는 도 1에 대응한다.
도 9 및 도 10에 나타낸 반도체장치는, 기본적으로는 도 1에 나타낸 반도체장치와 동일한 구조를 구비하지만, 분리산화막(5a, 5b)과 반도체기판(1)의 소자형성영역과의 경계부의 형상, 즉 홈(2a, 2b)의 상부(에지부 17)의 형상이 다르다. 이 에지부(17)의 형상을, 도 10을 사용하여 보다 상세하게 설명한다.
도 10에 나타내는 바와 같이, 분리산화막 5a의 단부인 에지부(17)는, 반도체 기판(1)의 주표면을 구성하는 평탄부(18)와, 홈 2a의 측면을 구성하는 직선형부(20)와의 사이를 곡면형으로 연결하는 곡면부 19에 의해 구성되어 있다. 이때, 직선형부(20)는, 반도체기판(1)의 주표면에 대하여 거의 수직인 방향에서의 홈 2a의 단면에서, 홈 2a의 측벽 중 단면의 형상이 거의 직선형으로 되어 있는 부분이다. 곡면부 19의 폭 L은, 5nm 이상 40nm 이하, 보다 바람직하게는 10nm 이상 30nm 이하이다.
도 9 및 도 10에 나타낸 본 발명에 따른 반도체장치의 일례의 특징적인 구성을 요약하면, 반도체장치는 불휘발성 반도체 기억장치에 있어서, 도 1에 나타낸 반도체장치의 특징적인 구성에 부가하여, 홈(2a, 2b)의 측벽면과, 반도체기판(1)에서 플로팅 게이트전극(7a∼7c) 하에 위치하는 반도체기판(1)의 주표면과의 사이의 접속부(32)에서, 반도체기판(1)의 표면이 보다 곡률이 큰 곡면형으로 되어 있다는 특징을 갖는다.
이와 같이 하면, 도 1에 나타낸 반도체장치에 의해 얻어지는 효과에 부가하여, 플로팅 게이트전극(7a∼7c)의 하부 표면에서, 상기 접속부(32) 상에 위치하는 부분의 돌출부(34)의 꼭지각 β가 예각이 되는 것을 보다 확실히 방지할 수 있으므로, 이 돌출부(34)에서 전계집중이 발생하는 것을 억제할 수 있다. 따라서, 전계집중에 기인하는 반도체장치의 신뢰성의 저하나 단수명화를 보다 확실히 억제할 수 있다.
또한, 도 9 및 도 10에 나타낸 반도체장치에 있어서, 이미 기술한 바와 같이 곡면형으로 되어 있는 반도체기판(1)의 표면의 부분인 곡면부(19)는, 반도체기판(1)의 주표면이 연장되는 방향에 따른 방향에서의 폭 L이 5nm 이상 40nm 이하이다.
이와 같이, 곡면부(19)의 폭 L의 값을 전술한 바와 같은 수치범위의 값이라고 하면, 홈(2a, 2b)에 인접하는 부분에서 반도체기판(1)의 평탄한 주표면을 얻을 수 있음과 동시에, 홈(2a, 2b)의 측벽면과 반도체기판(1)의 주표면과의 접속부(32)를 충분히 매끄러운 곡면으로 할 수 있다.
도 11∼도 17을 참조하여, 도 9 및 도 10에 나타낸 불휘발성 반도체 기억장치의 제조방법을 설명한다.
우선, 반도체기판(1)(도 11 참조)의 주표면 상에 실리콘 산화막(도시하지 않음)을 형성한다. 이 실리콘 산화막 상에 폴리실리콘막(도시하지 않음)을 형성한다. 폴리실리콘막의 두께로서는, 예를 들면 40nm 이하로 할 수 있다. 또한, 폴리실리콘막의 두께는, 바람직하게는 10nm 이상 30nm 이하, 보다 바람직하게는 15nm 이상 25nm 이하이다. 이 폴리실리콘막 상에 실리콘 질화막(도시하지 않음)을 형성한다. 이때, 전술한 폴리실리콘막 대신에, 비결정질 실리콘막을 형성해도 된다.
이 실리콘 질화막 상에 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막을 마스크로서 사용하고, 실리콘 질화막, 폴리실리콘막 및 실리콘 산화막을 부분적으로 제거한다. 그 후 레지스트막을 제거한다. 이 결과, 반도체기판(1)의 주표면 상에 개구패턴을 갖는 실리콘 산화막(10), 폴리실리콘막(21) 및 실리콘 질화막(11)으로 이루어지는 마스크층으로서의 적층막(도 11 참조)이 형성된다. 이와 같이 하여, 반도체기판(1)의 주표면 상에, 버퍼도전체막 층으로서의 폴리실리콘막(21)을 포함하는 적층막으로 이루어지며, 2개의 홈(2a, 2b)이 형성되어야 하는 영역 상에 위치하는 개구패턴을 갖는 마스크층을 형성하는 공정이 실시된다. 마스크층으로서의 적층막에서는, 버퍼도전체막 층으로서의 폴리실리콘막(21)의 일부가 개구패턴에 접하는 측면에 노출되어 있다.
이 적층막을 마스크로서 사용하고, 이방성에칭에 의해 반도체기판(1)의 주표면을 부분적으로 제거한다. 이 결과, 반도체기판(1)의 주표면에 2개의 홈으로서의 홈(2a, 2b)(도 11 참조)이 형성된다. 이와 같이 하여, 도 11에 나타낸 구조를 얻는다.
다음에 도 3에 나타낸 공정과 마찬가지로, 홈(2a, 2b)의 내벽면을 열산화함으로써 제1 산화막으로서의 산화막(3)(도 12 참조)을 형성한다. 또한, 제1 산화막을 형성하는 공정으로서의 열산화공정에서는, 홈(2a, 2b)에 접하는 폴리실리콘막(21)(도 11 참조)의 단부도 동일하게 산화된다. 이 결과, 도 12에 나타내는 바와 같이, 홈(2a, 2b)의 상부에 위치하는 에지부(17)에서는, 반도체기판(1)과 실리콘 질화막(11)과의 계면영역에, 홈(2a, 2b)에 접하는 단부로부터 내측으로 실리콘 산화막이 연장되어, 소위 버드즈 비크(bird's beak)가 형성된다. 이 버드즈 비크의 형성에 기인하여, 산화막(3)과 접하는 반도체기판(1)의 표면에는, 그 형상이 곡면형으로 된 부분인 에지부(17)가 형성된다.
다음에, 도 4에 나타낸 공정과 같이, 홈(2a, 2b)의 내부를 충전하도록, 산화막(3) 상에 제2 산화막으로서의 HDP-CVD 산화막(4)(도 13 참조)을 형성한다. HDP-CVD 산화막(4)은, 홈(2a, 2b)의 내부를 충전함과 동시에 실리콘 질화막(11)의 상부 표면 상에까지 연장되도록 형성된다. 이 결과, 도 13에 나타내는 바와 같은 구조를 얻는다.
다음에, 도 5에 나타낸 공정과 마찬가지로, CMP법 등을 사용하여, HDP-CVD 산화막(4)(도 13 참조)의 상부 표면층을 제거한다. 이 결과, 실리콘 질화막(11)의 상부 표면 상에 위치하는 HDP-CVD 산화막(4)의 부분이 제거됨과 동시에, HDP-CVD 산화막(4)의 상부 표면(12)(도 14 참조)이 평탄화된다. 이와 같이 하여, 도 14에 나타낸 구조를 얻는다.
다음에, 웨트에칭에 의해 실리콘 질화막(11)(도 14 참조) 및 잔존하는 폴리실리콘막(21)(도 11 참조)을 제거한다. 그리고, 플루오르화수소산 등의 에천트를 사용하여, 분리산화막(5a, 5b)의 상부를 등방적으로 에칭에 의해 제거한다. 이 결과, 도 15에 나타내는 바와 같이, 분리산화막(5a, 5b)은 에칭 전의 점선으로 나타낸 형상으로부터, 화살표로 나타내는 바와 같이 표면층이 제거된다. 그리고, 분리산화막(5a, 5b)은, 에칭 후에는 실선으로 나타낸 바와 같은 형상이 된다. 또한, 반도체기판(1)의 주표면 상에 형성되어 있던 실리콘 산화막(10)(도 11 참조)도 에칭에 의해 제거된다. 이와 같이 하여, 분리산화막(5a, 5b)의 상부인 돌출부분의 폭을 홈(2a, 2b)의 폭보다 작게 하는 공정을 실시함과 동시에, 마스크층으로서의 적층막(반도체기판(1)의 주표면 상에 형성되어 있던 실리콘 산화막(10)을 포함하는 적층막)을 제거하는 공정을 실시한다. 이 결과, 도 15에 나타낸 바와 같은 구조를 얻는다.
이때, 홈(2a, 2b)의 상부의 에지부(17)에서는, 도 12에 나타낸 공정에서 나 타낸 바와 같이, 반도체기판(1)의 표면형상이, 버드즈 비크에 기인하는 곡면형의 형상으로 되어 있다. 이 때문에, 후술하는 바와 같이 반도체장치에서의 에지부(17)에서의 전하집중이 억제된다. 또한, 도 15에 나타낸 등방성 에칭에서, 에칭 후의 에지부(17)의 형상이 안정된다. 구체적으로는, 도 15에서 나타낸 등방성 에칭시, 에칭에 의해 제거되는 분리산화막(5a, 5b)의 표면층의 두께가 에칭조건 등에 의해 변동해도, 에지부(17)가 곡면형으로 되어 있으므로, 반도체기판(1)의 깊이 방향에서의 분리산화막(5a, 5b)의 단부의 위치(에지부(17)에서의 반도체기판(1)의 주표면과 분리산화막(5a, 5b)의 상부 표면과의 접점부의 위치)의 변동량을 비교적 작게 할 수 있다.
다음에, 도 7에 나타낸 공정과 마찬가지로, 반도체기판(1)의 주표면의 활성영역에서 반도체기판(1)의 주표면 상에 실리콘 산화막으로 이루어지는 터널절연막(6a∼6c)(도 16 참조)을 형성한다. 그리고, 터널절연막(6a∼6c) 상에, 분리산화막(5a, 5b)을 매립하도록, 도전체인 폴리실리콘막(14)(도 16 참조)을 형성한다. 이 폴리실리콘막(14)의 상부 표면층을 CMP법 등을 사용하여 제거한다. 이 결과, 도 16의 화살표로 나타낸 바와 같이, 폴리실리콘막(14)의 상부 표면(16)이 실선으로 나타낸 위치까지 후퇴한다.
또한, 이때, 분리산화막(5a, 5b)의 상부 표면은 노출한 상태로 되어 있다. 이 때문에, 폴리실리콘막(14)은 분리산화막(5a, 5b)에 의해 분리된다. 이 결과, 폴리실리콘막(14)으로부터 플로팅 게이트전극(7a∼7c)이 형성된다. 이와 같이 하여, 도 16에 나타내는 바와 같은 구조를 얻는다.
다음에, 도 8에 나타낸 공정과 마찬가지로, 웨트에칭 등의 등방성 에칭에 의해 분리산화막(5a, 5b)의 상부를 제거한다. 이 결과, 플로팅 게이트전극(7a∼7c)의 측면이 노출한다. 이와 같이 하여, 도 17에 나타내는 바와 같은 구조를 얻는다.
이 후, ONO막(8)(도 9 참조) 및 컨트롤 게이트전극(9)(도 9 참조)을 형성함으로써, 도 9 및 도 10에 나타낸 반도체장치를 얻을 수 있다.
(실시예 3)
도 18을 참조하여, 본 발명에 의한 반도체장치의 실시예 3을 설명한다.
도 18에 나타내는 바와 같이, 반도체장치는 불휘발성 반도체 기억장치에 있어서, 플로팅 게이트전극(7a∼7c) 및 컨트롤 게이트전극(9) 등이 형성된 메모리셀영역과, 게이트전극(23a, 23b), 게이트 절연막(22a, 22b) 및 소스/드레인영역(도시하지 않음)으로 이루어지는 전계효과 트랜지스터가 형성된 주변회로영역을 구비한다. 메모리셀영역의 구조는, 도 1에 나타낸 본 발명에 의한 반도체장치의 실시예 1과 동일하다.
주변회로영역에서는, 반도체기판(1)의 주표면에 홈(2c, 2d)이 형성되어 있다. 이 홈(2c, 2d)의 내벽면 상에는 산화막(3)이 형성되어 있다. 산화막(3) 상에는, 홈(2c, 2d)의 내부를 충전함과 동시에, 반도체기판(1)의 주표면 상에까지 연장하도록 HDP-CVD 산화막(4)이 형성되어 있다. 산화막(3)과 HDP-CVD 산화막(4)으로부터 분리산화막(5c, 5d)이 구성된다. 분리산화막(5c, 5d)에 의해 분리된 소자형성영역에서는, 반도체기판(1)의 주표면 상에 게이트 절연막(22a, 22b)이 형성되어 있 다. 이때, 이 게이트 절연막(22a, 22b) 하의 채널영역을 통해, 도 18의 지면에 수직인 방향에서 대향하도록 간격을 두고 소스/드레인영역(도시하지 않음)이 형성되어 있다. 게이트 절연막(22a, 22b) 상에는 게이트전극(23a, 23b)이 형성되어 있다.
도 18에서도 알 수 있는 바와 같이, 주변회로영역에서의 분리산화막(5c, 5d)의 두께 T2는, 메모리셀영역에서의 분리산화막(5a, 5b)의 두께 T1보다도 두껍게 되어 있다.
도 18에 나타낸 본 발명에 따른 반도체장치의 일례의 특징적인 구성을 요약하면, 반도체장치는, 불휘발성 반도체 기억장치에 있어서, 도 1에 나타낸 반도체장치의 특징적인 구성에 부가하여, 반도체기판(1)이 메모리셀영역과 주변회로영역을 포함한다는 특징을 갖는다. 도 18에 나타낸 반도체장치에 있어서, 메모리셀영역에서는, 플로팅 게이트전극(7a∼7c), 절연막으로서의 ONO막(8) 및 컨트롤 게이트전극(9)을 포함하는 플래시 메모리의 메모리셀이 형성되어 있다. 주변회로영역은, 메모리셀영역 이외의 영역이다. 주변회로영역에서는, 반도체기판(1)의 주표면에 다른 홈으로서의 홈(2c, 2d)이 형성되어 있다. 상기 반도체장치는, 홈(2c, 2d)의 내부에 형성된 다른 분리절연체로서의 분리산화막(5c, 5d)을 더 구비하고 있다. 반도체기판(1)의 주표면에 대하여 거의 수직인 방향에 대하여, 주변회로영역에 배치된 분리산화막(5c, 5d)의 두께 T2는, 메모리셀영역에 배치된 분리절연체로서의 분리산화막(5a, 5b)의 두께 T1보다 두껍다.
이와 같이 하면, 도 1에 나타낸 반도체장치에 의해 얻어지는 효과에 부가하여, 주변회로영역에서의 분리산화막(5c, 5d)의 접합내압인 분리내압을 높게 할 수 있다. 이것은, 분리산화막 5c의 두께 T2가 두꺼운 것에 의해, 게이트전극부(23a, 23b) 형성 후의 불순물주입이 있어도, 분리산화막 5c에 접하는 반도체기판(1)에 불순물이 주입되기 어려워지는 것에 의한다. 이 결과, 반도체장치의 신뢰성을 향상시킬 수 있다.
도 19∼도 28을 참조하여, 도 18에 나타낸 반도체장치의 제조방법을 설명한다.
우선, 반도체기판(1)(도 19 참조)의 메모리셀영역 및 주변회로영역에서, 반도체기판(1)의 주표면 상에 실리콘 산화막(도시하지 않음)을 형성한다. 이 실리콘 산화막 상에 실리콘 질화막(도시하지 않음)을 형성한다. 이 실리콘 질화막 상에 패턴을 갖는 레지스트(도시하지 않음)를 형성한다. 이 레지스트막을 마스크로 하여 실리콘 질화막 및 실리콘 산화막을 드라이에칭 등의 이방성에칭에 의해 부분적으로 제거한다. 그 후 레지스트막을 제거한다.
이 결과, 반도체기판(1)의 주표면 상에 개구패턴을 갖는 실리콘 산화막(10)(도 19 참조) 및 실리콘 질화막(11)(도 19 참조)이 형성된다. 이 실리콘 질화막(11) 및 실리콘 산화막(10)을 마스크로서 사용하고, 이방성에칭에 의해 반도체기판(1)의 주표면을 부분적으로 제거한다. 이 결과, 도 19에 나타내는 바와 같이, 반도체기판(1)의 주표면에 홈(2a∼2d)을 형성할 수 있다. 이와 같이 하여, 반도체기판(1)의 주표면에 2개의 홈(2a, 2b)을 형성하는 공정과 동시에, 주변회로영역에서, 반도체기판(1)의 주표면에 다른 홈으로서의 홈(2c, 2d)을 형성하는 공정이 실시된다.
다음에, 도 3에 나타낸 공정과 같이, 홈(2a∼2d)의 내벽면을 열산화함으로써 산화막(3)(도 20 참조)을 형성한다. 이와 같이 하여, 도 20에 나타내는 바와 같은 구조를 얻는다.
다음에, 도 21에 나타내는 바와 같이, 산화막(3) 상에서 홈(2a∼2d)의 내부를 충전하도록 HDP-CVD 산화막(4)을 형성한다. HDP-CVD 산화막(4)은, 홈(2a∼2d)의 내부로부터 실리콘 질화막(11)의 상부 표면 상에까지 연장되도록 형성되어 있다.
다음에, CMP법을 사용하여, HDP-CVD 산화막(4)의 상부 표면층을 제거한다. 이 CMP 공정에 의해, 도 22에 나타내는 바와 같이, 실리콘 질화막(11)의 상부 표면이 노출함과 동시에, HDP-CVD 산화막(4)의 상부 표면(12)이 평탄화된다. 이 결과, 홈(2a∼2d)의 내부에 각각 산화막(3)과 HDP-CVD 산화막(4)으로 이루어지는 분리산화막(5a∼5d)이 형성된다. 이와 같이 하여, 분리절연체로서의 분리산화막(5a, 5b)을 형성하는 공정과, 홈(2c, 2d)의 내부에, 반도체기판(1)의 주표면보다 위쪽에 돌출한 돌출부분을 갖는 다른 분리절연체로서의 분리산화막(5c, 5d)을 형성하는 공정이 실시된다.
다음에, 웨트에칭에 의해 실리콘 질화막(11)(도 22 참조)을 제거한다. 그리고, 주변회로영역에서, 실리콘 산화막(10) 및 분리산화막(5c, 5d) 상에 보호막으로서의 레지스트막(24)(도 23 참조)을 형성한다. 이 상태로, 도 6에 나타낸 공정과 같이, 메모리셀영역에서 분리산화막(5a, 5b)의 상부를 웨트에칭 등의 등방성 에칭에 의해 부분적으로 제거한다. 이 결과, 도 23의 점선으로 나타낸 바와 같은 형상으로 분리산화막(5a, 5b)의 상부가 에칭된다. 또한, 이때 소자형성영역에서는, 반 도체기판(1)의 주표면 상에 위치하고 있는 실리콘 산화막(10)이 제거된다.
이와 같이 하면, 보호막으로서의 레지스트막(24)을 형성해 두는 것으로, 주변회로영역에서의 분리산화막(5c, 5d)이 에칭되는 것을 방지할 수 있다. 따라서, 반도체기판(1)의 주표면에 대하여 거의 수직인 방향에서, 분리산화막(5c, 5d)의 두께 T2를 메모리셀영역의 분리산화막(5a, 5b)의 두께 T1보다 두껍게 할 수 있다.
다음에, 주변회로영역에서, 레지스트막(24)(도 23참조) 및 반도체기판(1)의 주표면 상에 위치하고 있는 실리콘 산화막(10)(도 23참조)을 제거한다. 그리고, 메모리셀영역 및 주변회로영역에서, 반도체기판(1)의 노출한 주표면 상에 터널절연막(6a∼6e)(도 24 참조)을 형성한다. 터널절연막(6a∼6e) 상에, 분리산화막(5a∼5d)을 매립하도록 폴리실리콘막(14)(도 24 참조)을 형성한다.
그 후, CMP법을 사용하여, 폴리실리콘막(14)의 상부 표면층을 제거한다. 이 때문에, 도 24의 실선으로 나타내는 바와 같이, 분리산화막(5a∼5d)의 상부 표면이 노출함과 동시에, 폴리실리콘막(14)의 상부 표면(16)이 실선으로 나타내는 위치에까지 후퇴한다. 이 결과, 분리산화막(5a∼5d)에 의해 분리된 플로팅 게이트전극(7a∼7c) 및 도전체층(25)이 형성된다. 플로팅 게이트전극(7a∼7c) 및 도전체층(25)의 상부 표면(16)은 전술한 CMP법에 의해 평탄화된 상태로 되어 있다. 이와 같이 하여, 도 24에 나타낸 바와 같은 구조를 얻는다.
다음에, 주변회로영역에서, 분리산화막(5c, 5d) 및 도전체층(25) 상에 레지스트막(24)(도 25 참조)을 형성한다. 이 상태로 웨트에칭을 사용하여, 메모리셀영역에 위치하는 분리산화막(5a, 5b)의 상부를 부분적으로 제거한다. 이 결과, 도 25 에 나타내는 바와 같이, 메모리셀영역에서 플로팅 게이트전극(7a∼7c)의 측면이 노출한다.
다음에, 주변회로영역에 형성된 레지스트막(24)(도 25 참조)을 제거한다. 그리고, 플로팅 게이트전극(7a~7c)의 상부 표면 상 및 측면 상, 분리산화막(5a, 5b)의 상부 표면 상, 주변회로영역의 분리산화막(5c, 5d) 및 도전체층(25)의 상부 표면 상에 ONO막(8)(도 26 참조)을 형성한다. 이 결과, 도 26에 나타내는 바와 같은 구조를 얻는다.
다음에, 주변회로영역에서, ONO막(8)(도 26 참조), 도전체층(25)(도 26 참조) 및 터널절연막(6d, 6e)(도 26 참조)을 에칭에 의해 제거한다. 이때, 메모리셀영역은 레지스트막 등에 의해 보호해 두는 것이 바람직하다. 이와 같이 하여, 도 27에 나타내는 바와 같이 주변회로영역에서 소자형성영역에 위치하는 기판표면(26)을 노출시킨다.
다음에, 주변회로영역에서, 기판표면(26)(도 27 참조) 상에 게이트 절연막(22a, 22b)(도 28 참조)을 형성한다. 그리고, 메모리셀영역 및 주변회로영역의 전체에서, ONO막(8)(도 28참조) 및 게이트 절연막(22a, 22b)과 분리산화막(5c, 5d) 상에 컨트롤 게이트전극(9)을 형성한다. 그리고, 주변회로영역에서, 컨트롤 게이트전극(9) 상에 레지스트패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 컨트롤 게이트전극(9)을 부분적으로 제거함으로써, 도 18에 나타낸 바와 같은 게이트전극(23a, 23b)을 형성한다. 그 후 레지스트막을 제거한다.
이와 같이 하여, 도 18에 나타내는 반도체장치를 얻을 수 있다.
(실시예 4)
도 29를 참조하여, 본 발명에 의한 반도체장치의 실시예 4를 설명한다.
도 29에 나타내는 바와 같이, 반도체장치는 기본적으로는 도 18에 나타낸 반도체장치와 동일한 구조를 구비한다. 단, 도 29에 나타낸 반도체장치에서는, 분리산화막(5a∼5d)의 양단에 위치하는 에지부(17)가, 도 9 및 도 10에 나타낸 반도체장치의 에지부(17)와 동일하게 곡면형의 형상을 가지고 있다.
도 29에 나타낸 본 발명에 따른 반도체장치의 일례는, 도 9 및 도 10에 나타낸 반도체장치의 특징적인 구성 및 도 18에 나타낸 반도체장치의 특징적인 구성을 갖는다. 따라서, 도 29에 나타낸 반도체장치는, 도 9 및 도 10에 나타낸 반도체장치 및 도 29에 나타낸 반도체장치의 특징적인 구성에 의해 얻어지는 효과와 동일한 효과를 얻을 수 있다.
도 30 및 도 31을 참조하여, 도 29에 나타낸 반도체장치의 제조방법을 설명한다.
우선, 반도체기판(1)(도 30 참조)의 주표면 상에 실리콘 산화막(도시하지 않음)을 형성한다. 이 실리콘 산화막 상에 폴리실리콘막(도시하지 않음)을 형성한다. 이 폴리실리콘막 상에 실리콘 질화막(도시하지 않음)을 형성한다. 실리콘 질화막 상에 패턴을 갖는 레지스트막을 형성한다. 이 레지스트막을 마스크로서 사용하고, 실리콘 질화막, 폴리실리콘막 및 실리콘 산화막으로 이루어지는 적층막을 이방성에칭에 의해 부분적으로 제거한다. 그 후 레지스트막을 제거한다. 이 결과, 반도체기 판(1)의 주표면 상에, 개구패턴을 갖는 실리콘 질화막(11)(도 30 참조), 폴리실리콘막(21)(도 30 참조) 및 실리콘 산화막(10)(도 30 참조)으로 이루어지는 적층막을 형성할 수 있다. 이 적층막을 마스크로서 사용하고, 이방성에칭에 의해 반도체기판(1)의 주표면을 부분적으로 제거한다. 이 결과, 도 30에 나타내는 바와 같이, 반도체기판(1)의 주표면에 홈(2a∼2d)을 형성할 수 있다. 이와 같이 하여, 도 30에 나타내는 바와 같은 구조를 얻는다.
다음에, 반도체기판(1)에서의 에칭스트레스의 완화를 목적으로, 홈(2a∼2d)의 내벽면을 열산화함으로써, 산화막(3)(도 31 참조)을 형성한다. 이때, 폴리실리콘막(21)이 형성되어 있기 때문에, 홈(2a∼2d)의 상단부에 위치하는 에지부(17)에서는, 도 12에 나타낸 공정과 마찬가지로, 버드즈 비크가 연장됨으로써, 반도체기판(1)의 표면의 형상이 곡면형으로 된다. 이와 같이 하여, 도 31에 나타내는 바와 같은 구조를 얻는다.
그리고, 이 후에는 본 발명에 의한 반도체장치의 실시예 3의 제조방법에서의 도 21∼도 28에 나타낸 공정과 동일한 공정을 실시함으로써, 도 29에 나타낸 반도체장치를 얻을 수 있다.
(실시예 5)
도 32를 참조하여, 본 발명에 의한·반도체장치의 실시예 5를 설명한다.
도 32에 나타내는 바와 같이, 반도체장치는 기본적으로는 도 9 및 도 10에 나타낸 반도체장치와 동일한 구조를 구비하지만, 분리산화막(5a, 5b)이 형성된 홈(2a, 2b)의 폭 W가, 도 9 및 도 10에 나타낸 반도체장치에서의 홈(2a, 2b)(도 9 참조)의 폭보다도 좁게 되어 있는 점이 다르다. 도 32에 나타낸 반도체장치에서는, 홈(2a, 2b)의 폭 W는, 도 32에 나타낸 반도체장치를 형성할 때에 사용하는 사진제판 가공공정에서의 최소가공치수보다도 작게 되어 있다. 또한, 다른 견해를 취하면, 도 32에 나타낸 반도체장치에서는, 활성영역의 폭 Wa(홈(2a, 2b)의 사이의 거리)에 비해, 분리폭인 홈(2a, 2b)의 폭 W가 좁기 때문에, 메모리셀영역에서의 활성영역을 유효히 이용할 수 있게 된다.
또한, 도 32에 나타낸 반도체장치에서는, 에지부(17)에서의 곡면형부의 폭 L이 10nm 이상 100nm 이하인 것이 바람직하고, 보다 바람직하게는 50nm 이상 60nm 이하이다.
도 32에 나타낸 본 발명에 따른 반도체장치는, 도 9 및 도 10에 나타낸 반도체장치의 특징적인 구성과 같은 구성을 구비함과 동시에, 이하와 같은 특징적인 구성을 구비한다. 즉, 도 32에 나타낸 반도체장치에서, 플로팅 게이트전극(7a∼7c)이 연장되는 방향에서의 홈(2a, 2b)의 폭 W는, 홈(2a, 2b)을 형성하기 위해 사용되는 사진제판 가공공정에서의 최소가공치수보다 작다. 요컨대, 플로팅 게이트전극(7a∼7c)이 연장되는 방향에서의 홈(2a, 2b)의 폭 W는, 홈(2a, 2b) 사이의 거리인 활성영역의 폭 Wa보다 작다. 또한, 상기 반도체장치에서의, 홈(2a, 2b)의 측벽면과, 반도체기판(1)에서 플로팅 게이트전극(7a∼7c) 하에 위치하는 반도체기판(1)의 주표면과의 사이의 접속부인 에지부(17)에서는, 반도체기판(1)의 표면이 곡면형으로 되어 있다. 곡면형으로 되어 있는 반도체기판(1)의 표면의 부분은, 반 도체기판(1)의 주표면이 연장되는 방향에 따른 방향에서의 폭 L이 10nm 이상 100nm 이하이다.
이 경우, 도 9 및 도 10에 나타낸 반도체장치에 의해 얻어지는 효과에 부가하여, 반도체기판(1)의 주표면에서의 홈(2a, 2b)의 점유면적을 작게 할 수 있으므로, 반도체기판(1)의 주표면의 단위 면적당에 형성할 수 있는 플로팅 게이트전극(7a∼7c), ONO막(8) 및 컨트롤 게이트전극(9)을 포함하는 메모리셀의 수를 늘릴 수 있다. 따라서, 반도체장치의 집적도를 향상시킬 수 있다.
또한, 홈(2a, 2b)의 폭 W를 전술한 바와 같이 작게 한 후에, 홈(2a, 2b)의 상부에 위치하는 상기 접속부의 폭(곡면형으로 되어 있는 반도체기판의 표면의 부분이 인 곡면형부의 폭 L)을 전술한 수치범위로 하고 있으므로, 홈(2a, 2b)에 인접하는 부분에서 반도체기판(1)의 평탄한 주표면을 얻을 수 있음과 동시에, 홈(2a, 2b)의 측벽면과 반도체기판(1)의 주표면과의 접속부를 충분히 매끄러운 곡면으로 할 수 있다.
도 33∼도 42를 참조하여, 도 32에 나타낸 반도체장치의 제조방법을 설명한다.
우선, 반도체기판(1)(도 33 참조)의 주표면 상에 실리콘 산화막(도시하지 않음)을 형성한다. 이 실리콘 산화막 상에 실리콘 질화막(도시하지 않음)을 형성한다. 실리콘 질화막 상에 포토리소그래픽법을 사용하여 패턴을 갖는 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하고, 실리콘 질화막 및 실리콘 산화막을 이방성에칭에 의해 부분적으로 제거한다. 이때, 이 이방성에칭 에서는, 반도체기판(1)의 주표면도 어느 정도 오버에칭함으로써 제거된다. 그 후, 레지스트 패턴을 제거한다. 이와 같이 하여, 개구패턴을 갖는 실리콘 질화막(11) 및 실리콘 산화막(10)으로 이루어지는 마스크층으로서의 적층막을 형성하는 공정을 실시한다. 이 결과, 도 33에 나타내는 바와 같은 구조를 얻는다.
다음에, 실리콘 질화막(11)의 상부 표면 상에서, 반도체기판(1)의 노출한 주표면 상에까지 연장되도록 TEOS 산화막 등의 산화막(도시하지 않음)을 형성한다. 그 후, 이방성에칭에 의해 산화막을 에치백함으로써, 도 34에 나타내는 바와 같이, 실리콘 질화막(11) 및 실리콘 산화막(10)의 개구패턴을 구성한다(개구패턴에 접함)측벽면 상에 측벽산화막(27)을 형성한다. 이와 같이 하여, 측벽막으로서의 측벽산화막(27)을 형성하는 공정을 실시한다.
다음에, 실리콘 질화막(11)과 실리콘 산화막(10)으로 이루어지는 적층막 및 측벽산화막(27)을 마스크로서 사용하고, 반도체기판(1)의 주표면을 부분적으로 이방성에칭에 의해 제거한다. 이 결과, 도 35에 나타내는 바와 같이, 반도체기판(1)의 주표면에 홈(2a, 2b)을 형성할 수 있다. 홈(2a, 2b)의 폭은, 실리콘 질화막(11) 및 실리콘 산화막(10)의 개구패턴의 폭(개구패턴을 구성하고, 실리콘 질화막(11) 및 실리콘 산화막(10)의 대향하는 측벽의 사이의 거리)보다도, 측벽산화막(27)의 폭만 좁게 되어 있다. 그 때문에, 도 35에 나타내는 구조를 얻기 위해 사용한 이방성에칭의 마스크로서 이용하는 레지스트막의 패턴치수를, 사진제판가공에서의 최소가공치수 정도로 해 놓으면, 측벽산화막(27)을 형성함으로써, 홈(2a, 2b)의 폭을 이 사진제판가공의 최소가공치수보다도 작게 할 수 있다.
요컨대, 마스크층으로서의 적층막의 개구패턴에 접하는 측벽 상에 형성된 측벽산화막(27)을 마스크로서 이용함으로써, 개구패턴을 형성하기 위해 사용한 사진제판가공의 최소가공치수에 제한되지 않고, 홈(2a, 2b)의 폭 W를 결정할 수 있다. 따라서, 측벽산화막(27)의 두께를 조정함으로써, 적층막 및 측벽산화막(27)에 의해 피복되어 있지 않은 반도체기판(1)의 표면부분(이방성에칭에 의해 에칭되는 반도체기판(1)의 표면부분)의 폭을, 상기 최소가공치수보다 작게 할 수 있다. 이 결과, 홈(2a, 2b)(도 35 참조)의 폭을 상기 최소가공치수보다 작게 할 수 있으므로, 반도체장치의 집적도를 향상시킬 수 있다.
다음에, 도 3에 나타낸 공정과 마찬가지로, 반도체기판(1)에서의 에칭스트레스의 완화 등을 목적으로, 홈 2a의 내벽면을 열산화함으로써 산화막(3)(도 36)을 형성한다. 이때, 측벽산화막(27) 중을 산화종이 확산함으로써, 에지부(17)에서는 홈(2a, 2b)의 저벽 근방의 부분보다도 반도체기판(1)의 산화가 촉진된다. 이 때문에, 에지부(17)에서는, 반도체기판(1)의 표면(반도체기판(1)과 산화막(3)과의 계면)이 곡면형으로 되어 있다.
그리고, 산화막(3)(도 36 참조)을 형성한 후, 산화막(3) 상에 홈(2a, 2b)의 내부를 충전하도록 HDP-CVD 산화막(4)(도 36 참조)을 형성한다. HDP-CVD 산화막(4)은, 홈(2a, 2b)의 내부로부터 실리콘 질화막(11)의 상부 표면 상에까지 연장되도록 형성되어 있다. 이와 같이 하여, 도 36에 나타내는 바와 같은 구조를 얻는다.
다음에, CMP법을 사용하여, HDP-CVD 산화막(4)(도 36 참조)의 표면층을 평탄화하면서 제거한다. 이 결과, 도 37에 나타내는 바와 같이, 실리콘 질화막(11)의 상부 표면이 노출함과 동시에, 분리산화막(5a, 5b)의 상부 표면(12)이 평탄화된 상태가 된다.
다음에, 열인산 등의 에천트를 사용한 웨트에칭에 의해, 실리콘 질화막(11)(도 37 참조)을 제거한다. 그 결과, 도 38에 나타내는 바와 같은 구조를 얻는다.
다음에, 플루오르화수소산 등의 에천트를 사용한 등방성 에칭에 의해, 측벽산화막(27)및 분리산화막(5a, 5b)의 상부를 부분적으로 제거한다. 또한, 이때 반도체기판(1)의 주표면 상에 형성된 실리콘 산화막(10)도 동시에 제거된다. 이 결과, 도 39에 나타내는 바와 같은 구조를 얻는다.
다음에, 분리산화막(5a, 5b)에 의해 분리된 소자형성영역에서, 반도체기판(1)의 주표면 상에 터널절연막(6a∼6c)(도 40 참조)을 형성한다. 이 터널절연막(6a∼6c) 상에서 분리산화막(5a, 5b)을 덮도록 폴리실리콘막(14)(도 40 참조)을 형성한다. 이 결과, 도 40에 나타내는 바와 같은 구조를 얻는다.
다음에, CMP법을 사용하여 폴리실리콘막(14)(도 40 참조)의 표면층을 부분적으로 제거한다. 이 결과, 도 41에 나타내는 바와 같이, 분리산화막(5a, 5b)의 상부 표면이 노출함과 동시에, 상부 표면이 평탄화된 플로팅 게이트전극(7a∼7c)(도 41 참조)을 형성할 수 있다. 플로팅 게이트전극(7a∼7c)은, 분리산화막(5a, 5b)에 의해 분리되어 있다. 이 결과, 도 41에 나타내는 바와 같은 구조를 얻는다.
그 후, 도 8에 나타낸 공정과 마찬가지로, 웨트에칭에 의해 분리산화막(5a, 5b)의 상부를 부분적으로 제거한다. 이 결과, 도 42에 나타내는 바와 같이, 플로팅 게이트전극(7a∼7c)의 측면이 노출된다.
이 후, ONO막(8)(도 32 참조) 및 컨트롤 게이트전극(9)(도 32 참조)을 형성함으로써, 도 32에 나타낸 바와 같은 반도체장치를 얻을 수 있다.
(실시예 6)
도 43∼도 46에 나타낸 반도체장치의 제조방법에 의해, 도 32에 나타낸 반도체장치와 동일한 구조를 구비하는 반도체장치를 얻을 수 있다. 이하, 도 43∼도 46을 참조하여, 반도체장치의 제조방법을 설명한다.
우선, 반도체기판(1)(도 43참조)의 주표면 상에 실리콘 산화막(도시하지 않음)을 형성한다. 이 실리콘 산화막 상에 폴리실리콘막(도시하지 않음)을 형성한다. 폴리실리콘막 상에 실리콘 질화막(도시하지 않음)을 형성한다. 실리콘 질화막 상에 패턴을 갖는 레지스트막(도시하지 않음)을 형성한다. 이 레지스트막을 마스크로서 사용하고, 실리콘 질화막, 폴리실리콘막 및 실리콘 산화막으로 이루어지는 적층막을 부분적으로 에칭에 의해 제거한다. 그 후 레지스트막을 제거한다. 이 결과, 도 43에 나타내는 바와 같이, 반도체기판(1)의 주표면 상에 패턴을 가지며, 실리콘 산화막(10), 폴리실리콘막(21) 및 실리콘 질화막(11)으로 이루어지는 적층막을 형성할 수 있다.
그 후, 실리콘 질화막(11)의 상부 표면 상에서 반도체기판(1)의 주표면 상에까지 연장되도록 TEOS 산화막 등의 산화막(도시하지 않음)을 형성한다. 이 산화막을 이방성에칭에 의해 부분적으로 제거한다. 이 결과, 도 44에 나타내는 바와 같이, 실리콘 질화막(11), 폴리실리콘막(21) 및 실리콘 산화막(10)의 측벽면 상에 측 벽산화막(27)을 형성할 수 있다.
다음에, 실리콘 질화막(11) 및 측벽산화막(27)을 마스크로서 사용하고, 도 35에 나타낸 공정과 마찬가지로 이방성에칭에 의해 반도체기판(1)의 주표면을 부분적으로 제거한다. 이 결과, 도 45에 나타내는 바와 같이, 반도체기판(1)의 주표면에 홈(2a, 2b)을 형성할 수 있다. 홈(2a, 2b)의 폭은, 측벽산화막(27)의 폭을 조정함으로써 임의로 변경할 수 있다. 그리고, 실시예 5에서의 반도체장치의 제조방법과 같이, 실리콘 질화막(11), 폴리실리콘막(21) 및 실리콘 산화막(10)으로 이루어지는 적층막의 대향하는 측벽면의 사이의 거리를, 사진제판 가공공정에서의 최소가공치수와 동일한 정도로 놓으면, 측벽산화막(27)의 폭을 충분히 크게 함으로써, 홈(2a, 2b)의 폭을 사진제판 가공공정에서의 최소가공치수보다도 충분히 작게 할 수 있다.
그 후, 반도체기판(1)의 에칭스트레스를 완화하기 위해, 홈(2a, 2b)의 내벽면을 열산화함으로써 산화막(3)(도 46 참조)을 형성한다. 이때, 에지부(17)에서는, 측벽산화막(27) 중을 산화종이 확산함으로써, 다른 부분보다도 보다 반도체기판(1)의 산화가 진행된다. 이 결과, 에지부(17)에서는, 산화막(3)의 두께가 상대적으로 두꺼워짐과 동시에, 반도체기판(1)의 표면형상이 매끄러운 곡면형으로 되어 있다. 그 후, 산화막(3) 상에서, 홈(2a, 2b)의 내부를 충전함과 동시에 실리콘 질화막(11)의 상부 표면 상까지 연장되도록 HDP-CVD 산화막(4)을 형성한다. 이 결과, 도 46에 나타내는 바와 같은 구조를 얻는다.
이 후, 도 37∼도 42에 나타낸 공정과 동일한 공정을 실시함으로써, 도 32에 나타낸 반도체장치와 동일한 구조를 구비하는 반도체장치를 얻을 수 있다.
이와 같이, 도 43∼도 46에 나타낸 반도체장치의 제조방법은, 본 발명의 실시예 2 및 실시예 5에서의 반도체장치의 제조방법의 특징적인 구성을 갖는다. 그 때문에, 상기 실시예 2 및 실시예 5에서의 반도체장치의 제조방법과 동일한 효과를 얻을 수 있다.
본 발명을 상세하게 설명하여 나타내 왔지만, 이것은 예시를 위한 것으로서, 한정될 수 없고, 본 발명의 정신과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.
본 발명에 의하면, 부유전극의 평탄한 상부 표면 상에 절연막을 형성할 수 있으므로, 부유전극의 상부 표면에 요철이 있는 것에 기인하여 절연막의 두께나 특성이 국소적으로 변화하는 것을 억제할 수 있다. 이 때문에, 제어전극과 부유전극과의 사이에서, 절연막의 두께 등의 변화에 기인하여 국소적인 전계집중이 일어나는 것을 억제할 수 있다. 또한, 분리절연체 상에까지 부유전극은 연장되도록 형성되어 있으므로, 제어전극과 대향하는 부유전극의 표면적을 크게 할 수 있다. 또한 부유전극의 상부 표면 상에서 측면 상에까지 절연막을 통해 제어전극이 배치되어 있으므로, 제어전극과 부유전극과의 사이의 용량의 값을 크게 할 수 있다. 이 때문에, 제어전극과 부유전극과의 사이의 용량에 비례하는 커플링비를 크게 할 수 있다. 또한, 분리절연체의 상부 표면의 단부의 형상을 반도체기판측(하측)에 볼록한 곡면형으로 하기 때문에, 부유전극의 하부에 꼭지각이 예각이 되는 돌출부가 형성되는 것을 방지할 수 있다. 이 때문에, 부유전극 하에 위치하는 터널절연막의 절연성을 향상시키는 수 있다.

Claims (8)

  1. 주표면에서 간격을 두고 배치된 2개의 홈을 갖는 반도체기판과,
    상기 홈의 내부를 충전하도록 형성되고, 상부 표면의 단부의 형상이 상기 반도체기판측에 볼록하게 되어 있는 곡면형인 분리절연체와,
    상기 2개의 홈의 사이에 위치하는 상기 반도체기판의 주표면 상에서, 상기 2개의 분리절연체 상에까지 연장되고, 평탄한 상부 표면을 갖는 부유전극과,
    상기 부유전극의 상부 표면 상에서 상기 분리절연체 상에 위치하는 상기 부유전극의 측면 상에까지 연장되도록 형성된 절연막과,
    상기 부유전극의 상부 표면 상에서 상기 부유전극의 측면 상에까지 연장되도록, 상기 절연막 상에 형성된 제어전극을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 홈의 측벽면과, 상기 반도체기판에서 상기 부유전극 하에 위치하는 상기 반도체기판의 주표면과의 사이의 접속부에서는, 상기 반도체기판의 표면이 곡면형으로 되어 있는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 반도체기판의 주표면에 간격을 두고 2개의 홈을 형성하는 공정과,
    상기 홈의 내부에, 상기 반도체기판의 주표면보다 위쪽에 돌출한 돌출부분을 갖는 분리절연체를 형성하는 공정과,
    상기 분리절연체의 상기 돌출부분을 등방성 에칭에 의해 부분적으로 제거함으로써, 상기 돌출부분의 폭을 상기 홈의 폭보다 작게 하는 공정과,
    상기 돌출부분의 폭을 상기 홈의 폭보다 작게 하는 공정 후, 상기 반도체기판의 주표면에서, 상기 2개의 분리절연체의 사이에 위치하는 영역 상에서 상기 분리절연체 상에까지 연장되도록 도전체막을 형성하는 공정과,
    상기 도전체막의 상부 표면층을, 상기 분리절연체의 상부가 노출할 때까지 제거함으로써, 상기 도전체막으로 이루어지고, 평탄한 상부 표면을 가짐과 동시에, 상기 분리절연체의 사이에 위치하는 부유전극을 형성하는 공정과,
    상기 부유전극에 인접하는 상기 분리절연체의 상부를 에칭에 의해 제거함으로써, 상기 부유전극의 측면을 노출시키는 공정을 구비한 것을 특징으로 하는 불휘발성 반도체 기억장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 부유전극이 연장되는 방향에서, 상기 홈의 폭은 2개의 상기 홈의 사이거리보다 작은 것을 특징으로 하는 불휘발성의 반도체 기억장치.
  5. 제 1 항에 있어서,
    상기 반도체기판은, 상기 부유전극, 상기 절연막 및 상기 제어전극을 포함하는 메모리셀이 형성된 메모리셀영역과, 상기 메모리셀영역 이외의 영역인 주변회로영역을 포함하고,
    상기 주변회로영역에서는, 상기 반도체기판의 주표면에 다른 홈이 형성되며,
    상기 다른 홈의 내부에 형성된 다른 분리절연체를 더 구비하고,
    상기 반도체기판의 주표면에 대하여 거의 수직인 방향에서, 상기 주변회로영역에 배치된 상기 다른 분리절연체의 두께는, 상기 메모리셀영역에 배치된 분리절연체의 두께보다 두꺼운 것을 특징으로 하는 불휘발성의 반도체 기억장치.
  6. 제 3 항에 있어서,
    상기 2개의 홈을 형성하는 공정은,
    상기 반도체기판의 주표면 상에, 버퍼도전체막층을 포함하는 적층막으로 이루어지며, 상기 2개의 홈이 형성되어야 하는 영역 상에 위치하는 개구패턴을 갖는 마스크층을 형성하는 공정과,
    상기 마스크층을 마스크로 하여, 상기 반도체기판의 주표면을 이방성에칭에 의해 부분적으로 제거함으로써, 상기 2개의 홈을 형성하는 공정을 포함하고,
    상기 마스크층에서는, 상기 버퍼도전체막층의 일부가 상기 개구패턴을 구성하는 측면을 노출하고 있으며,
    상기 분리절연체를 형성하는 공정은,
    상기 마스크층이 존재하는 상태로 상기 2개의 홈의 벽면을 열산화함으로써, 상기 분리절연체를 구성하는 제1산화막을 형성하는 공정과,
    상기 제1산화막 상에, 상기 2개의 홈을 충전하도록 상기 분리절연체를 구성하는 제2산화막을 형성하는 공정을 포함하고,
    상기 돌출부분의 폭을 상기 홈의 폭보다 작게하는 공정은, 상기 마스크층을 제거하는 공정을 포함하는 것을 특징으로 하는 불휘발성의 반도체 기억장치의 제조방법.
  7. 제 3 항에 있어서,
    상기 2개의 홈을 형성하는 공정은,
    상기 반도체기판의 주표면 상에, 상기 2개의 홈이 형성되어야 하는 영역 상에 위치하는 개구패턴을 갖는 마스크층을 형성하는 공정과,
    상기 마스크층에서, 상기 개구패턴을 구성하는 측벽 상에 측벽막을 형성하는 공정과,
    상기 마스크층 및 상기 측벽막을 마스크로 하여, 상기 반도체기판의 주표면을 이방성에칭에 의해 부분적으로 제거함으로써, 상기 2개의 홈을 형성하는 공정을 포함하는 것을 특징으로 하는 불휘발성의 반도체 기억장치의 제조방법.
  8. 제 3 항에 있어서,
    상기 반도체기판은, 상기 부유전극을 갖는 메모리셀이 형성된 메모리셀영역과, 상기 메모리셀영역 이외의 영역인 주변회로영역을 포함하고,
    상기 주변회로영역에서, 상기 반도체기판의 주표면에 다른 홈을 형성하는 공정과,
    상기 다른 홈의 내부에, 상기 반도체기판의 주표면보다 위쪽으로 돌출한 돌출부분을 갖는 다른 분리절연체를 형성하는 공정을 구비하고,
    상기 부유전극의 측면을 노출시키는 공정에서는, 상기 다른 분리절연체 상에 보호막을 형성한 상태로, 상기 분리절연체의 상부를 에칭에 의해 제거하는 것을 특징으로 하는 불휘발성의 반도체 기억장치의 제조방법.
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