JP2003023065A - 半導体装置の素子分離構造およびその製造方法 - Google Patents

半導体装置の素子分離構造およびその製造方法

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nitride film
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semiconductor device
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Takeshi Sugihara
剛 杉原
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Abstract

(57)【要約】 【課題】 素子形成工程におけるイオン注入時に、イオ
ンの分離膜の突き抜けが防止され、さらには配線形成工
程におけるコンタクトホールのミスアラインメント発生
時にも、分離膜が破損されない半導体装置の素子分離構
造およびその製造方法を提供する。 【解決手段】 シリコン基板１の主表面に形成された分
離膜６と、この分離膜６上に形成された保護窒化膜７ａ
とを備え、分離膜６の上面はシリコン基板１の主表面よ
りも上方に突出しており、保護窒化膜７ａはシリコン基
板１を上方からみて分離膜６のシリコン基板１主表面上
に露出した部分よりも内側に位置するように堆積されて
いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、たとえばフラッシ
ュメモリに代表される半導体装置の素子分離構造および
その製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の素子分離構造とし
て、ＳＴＩ（Shallow Trench Isolation）構造のような
溝（トレンチ）を用いた分離膜、およびＬＯＣＯＳ（Lo
cal Oxidation of Silicon）工程を用いて形成した分離
膜が知られている。以下、これら分離膜の形成方法につ
いて簡単に説明する。
【０００３】図８は、トレンチ分離を用いた半導体装置
の製造方法を説明するための断面図である。トレンチ分
離では、まず半導体基板であるシリコン基板１表面に、
パッド酸化膜（ＳｉＯ2）２、ポリシリコン層３、シリ
コン窒化膜（Ｓｉ3Ｎ4）４を順次堆積する（図８
（ａ））。つづいて、非活性領域上のシリコン窒化膜
４、ポリシリコン層３、パッド酸化膜２を除去してシリ
コン基板１に溝（トレンチ）を掘り（図８（ｂ））、こ
の溝表面に薄いシリコン酸化膜５を形成した後（図８
（ｃ））、溝を覆うように埋め込み酸化膜６を形成する
（図８（ｄ））。その後、活性領域上のシリコン窒化膜
４表面が露出するまでＣＭＰ（Chemical Mechanical Po
lishing）処理を行なうことで表面を平坦化し（図８
（ｅ））、残ったシリコン窒化膜４、ポリシリコン層
３、パッド酸化膜２を除去することで分離膜を形成する
（図８（ｆ））。
【０００４】図９は、ＬＯＣＯＳ工程による分離を行な
った半導体装置の製造方法を説明するための断面図であ
る。ＬＯＣＯＳ工程による分離膜の形成では、まず、シ
リコン基板１表面にパッド酸化膜２とシリコン窒化膜４
を堆積する（図９（ａ））。つづいて、活性領域上のシ
リコン窒化膜４を残して、残りのシリコン窒化膜を除去
し（図９（ｂ））、熱酸化法により厚い分離用のフィー
ルド酸化膜９を成長させる（図９（ｃ））。その後、シ
リコン窒化膜４およびパッド酸化膜２を除去することで
分離膜が形成される（図９（ｄ））。
【０００５】上記手順に従って、トレンチ分離またはＬ
ＯＣＯＳ工程による分離を行なった後には、活性領域に
おいて素子構造が形成されていく。その後に行なわれる
配線工程において、シリコン基板表面に絶縁層間膜が形
成され、この絶縁層間膜の所定位置をエッチングしてア
ルミニウムなどの導体で埋めることで、素子電極が形成
される。
【０００６】最近の半導体装置では、トレンチ分離がＬ
ＯＣＯＳ工程による分離膜形成よりも表面を平坦にでき
ることや、素子分離能力が高いことなどの理由により、
トレンチ分離が一般化しつつある。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
トレンチ分離やＬＯＣＯＳ工程による分離膜形成が行な
われた半導体装置では、分離膜の形状や分離膜の形成工
程において、半導体装置が有効な素子分離特性を発揮す
るために様々な制約がある。
【０００８】たとえば、分離膜厚が薄すぎると、その後
のソース／ドレインなどの素子形成工程において行なわ
れるイオン注入の際に、イオンが分離膜を越えて分離膜
下部の半導体基板にまで到達してしまう問題が生ずる。
これでは有効な素子分離特性が得られない。このため、
イオンの突き抜けを防止するためにイオンの注入エネル
ギーを低く抑えることが考えられるが、これでは十分な
イオン注入を行なうことが難しく、半導体装置全体とし
ての有効な素子特性が得られなくなるという問題が生ず
る。すなわち、イオン注入時のイオンの突き抜けを防止
するためには、分離膜は厚いほどよい。
【０００９】この反対に分離膜厚が厚すぎると、素子形
成工程におけるエッチング処理の際に、必要以上のシリ
コン基板削れが生じてしまう。これは、半導体基板表面
と分離膜とを同時にエッチングする場合などに必要以上
に半導体基板表面が削れてしまうものである。すなわ
ち、加工のし易さからは、分離膜厚は薄いほどよい。こ
のように、分離領域の厚さの制御は困難を極めていた。
【００１０】さらに、トレンチ分離においては溝を形成
する側壁が急峻であるため、素子形成後に行なわれる配
線工程において、コンタクトホールのミスアラインメン
ト（重ね合わせずれ）が生じた場合に、コンタクトとシ
リコン基板がショートしてしまうという問題も発生して
いた。以下、この問題について、図１０を参照して詳説
する。
【００１１】素子形成工程後に行なわれる配線工程で
は、シリコン基板１表面上のすべての面を覆うように層
間絶縁膜１２が形成される。さらに、この層間絶縁膜１
２にフォトリソグラフィ技術を利用して、エッチングに
よりコンタクトホールが形成される。このコンタクトホ
ール部分をアルミニウムなどの導電材料で埋めること
で、ソース／ドレインなどの電気的取出しを行なう素子
電極１３が形成される。通常、コンタクトホールをエッ
チングして形成する場合には、層間絶縁膜１２の厚みの
ばらつきを考慮して、層間絶縁膜１２の厚み以上にエッ
チングを行なう。これは、層間絶縁膜１２の分厚い部分
にコンタクトホールが形成された場合に、接触不良が起
こらないようにするためである。
【００１２】しかし、コンタクトホールの重ね合わせず
れが生じてコンタクトホールが分離膜上にまで達した場
合には、分離膜がエッチングされて破損し、半導体装置
の信頼性が低下する。さらには、図１０に示したよう
に、矢印Ａの距離だけミスアラインメントが生じた場合
には、コンタクトホールが分離膜を突き抜けて分離膜下
部のシリコン基板１にまで到達してショートを引き起こ
していた。
【００１３】このコンタクトホールのミスアラインメン
トによる分離膜の破損防止を目的とした半導体装置の素
子分離構造が、特開平１０−３０８４４８号公報に開示
されている。この素子分離構造では、ＬＯＣＯＳ工程に
おいて形成された分離膜であるフィールド酸化膜上部
に、フィールド酸化膜を形成する際にマスクとして利用
した窒化膜を同じくマスクとして利用して窒素イオンを
注入し、フィールド酸化膜上部を窒化させている。この
フィールド酸化膜上部の窒化された部分によって、コン
タクトホールのミスアラインメントが生じた場合にも、
分離膜が破損されることがないように保護する。
【００１４】しかし、この構造では、フィールド酸化膜
上部に注入された窒素イオンがマスクである窒化膜の下
方にまで入り込むため、窒化部分が分離膜上面のバーズ
ビーク（Bird's beak）部分よりも外側にせり出して形
成されてしまう。このため、たとえば、フラッシュメモ
リのようなゲート電極がこの窒化部分に隣接して形成さ
れる半導体装置においては、ゲート電極と窒化部分との
距離が接近してしまうため、窒化部分への電子のトラッ
プが起こり、良好な素子特性を得ることが困難となる問
題が生じ、完全な解決には至っていない。
【００１５】このように従来の素子分離構造では種々の
問題があったため、本発明では、従来必要とされたいた
分離膜厚の制御が不要である素子分離構造を提供するこ
とを目的とし、さらには、コンタクトホールのミスアラ
インメントがあっても、素子特性に影響を与えにくい半
導体の素子分離構造およびその製造方法を提供するもの
である。また、ＬＯＣＯＳ工程において分離膜を形成し
た場合にも、ゲート電極から窒化膜への電子のトラップ
が防止される半導体の素子分離構造およびその製造方法
を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体装置の素
子分離構造では、半導体基板の主表面に形成された素子
分離領域と、素子分離領域上に形成されたシリコン窒化
膜とを備えた半導体装置の素子分離構造であって、素子
分離領域の上面は半導体基板の主表面よりも上方に突出
しており、シリコン窒化膜は半導体基板を上方からみて
素子分離領域の半導体基板主表面上に露出した部分より
も内側に位置するように堆積することで形成された膜で
あることを特徴としている。
【００１７】本構成のように、素子分離領域である分離
膜上にシリコン窒化膜を形成することで、素子形成工程
時に行なわれるイオン注入の際に、イオンが分離膜を超
えて分離膜下部の半導体基板に突き抜けることが防止さ
れる。また、配線工程時にコンタクトホールのミスアラ
インメントが発生した場合にも、シリコン窒化膜により
分離膜が保護されるため、コンタクトの踏み外しによる
ショートが防止され、歩留まりが向上する。さらには、
シリコン窒化膜が半導体基板の主表面よりも上方に突出
し、分離膜よりも内側に形成されることで、ゲート電極
とシリコン窒化膜との距離が保たれるため、電子のトラ
ップが防止される。
【００１８】上記本発明の半導体装置の素子分離構造で
は、たとえば、素子分離領域が半導体基板の主表面に設
けられた溝を埋めるように形成されており、半導体基板
を上方からみてシリコン窒化膜が溝の底面を形成する半
導体基板面を覆い隠すように配置されていることが望ま
しい。
【００１９】本構成のように、素子分離領域がトレンチ
分離である場合に、半導体基板を上方からみてトレンチ
底面をシリコン窒化膜が覆うよう形成されていること
で、素子形成工程におけるイオン注入の際に、イオンが
分離膜を突き抜けることが防止される。本構成では、ト
レンチ底面と同じかそれ以上の大きさのシリコン窒化膜
とすることで、トレンチ底面においてイオンの突き抜け
が防止される。
【００２０】上記本発明の半導体装置の素子分離構造で
は、たとえば、シリコン窒化膜が半導体基板を上方から
みて素子分離領域に隣接して形成された素子領域に重複
していることが望ましい。
【００２１】本構成のように、半導体基板の上方から見
た場合にシリコン窒化膜が素子領域と重複していること
で、コンタクトホールのミスアラインメントがあって
も、コンタクトホールが素子領域から外れることがな
い。このため確実に素子領域と素子電極とを接触させる
ことができ、また、基板とのショートが起こることもな
くなる。
【００２２】本発明の第１の局面においては、半導体基
板の主表面に絶縁膜を形成するためのマスクとなる第１
のストッパ膜を形成する工程と、第１のストッパ膜をマ
スクとして半導体基板の主表面に溝を掘る工程と、当該
溝の内部を埋め込み、さらに主表面より上方で第１のス
トッパ膜の上面よりも下方の位置まで突出するように絶
縁膜を形成する工程と、第１のストッパ膜の側面と絶縁
膜の上面とによって形成される凹部の底面を覆うように
シリコン窒化膜を堆積させる工程と、凹部底面を覆うよ
うに堆積されたシリコン窒化膜上に第２のストッパ膜を
形成する工程と、第２のストッパ膜をマスクとして第１
のストッパ膜を除去する工程とを備えている。
【００２３】本製造方法により、トレンチ分離上にシリ
コン窒化膜を備えた半導体装置が製造可能となる。トレ
ンチ分離上に形成されたシリコン窒化膜により、上述の
イオンの突き抜け防止やコンタクトの踏み外しによるシ
ョートの防止などが図られる。
【００２４】本発明の第２の局面においては、半導体基
板の主表面を覆うようにシリコン酸化膜を形成する工程
と、シリコン酸化膜上にマスクとなる第１のストッパ膜
を形成する工程と、第１のストッパ膜をマスクとしてシ
リコン酸化膜の露出部分を熱酸化により成長させる工程
と、第１のストッパ膜をマスクとして成長させたシリコ
ン酸化膜の上部を削って凹部を形成する工程と、凹部の
底面を覆うようにシリコン窒化膜を堆積する工程と、凹
部底面を覆うように堆積されたシリコン窒化膜上に第２
のストッパ膜を形成する工程と、第２のストッパ膜をマ
スクとして第１のストッパ膜を除去する工程とを備えて
いる。
【００２５】本製造方法のように、分離膜をＬＯＣＯＳ
工程により形成した場合においても本発明を適用するこ
とが可能である。この場合、分離膜上にシリコン窒化膜
を堆積させて形成するため、ゲート電極とシリコン窒化
膜との距離が確保されるため、電子のトラップが起こり
にくい半導体装置を製造することが可能となる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体装置の素子分離構造について、図を参照して説
明する。
【００２７】（実施の形態１）図１は、本実施の形態に
おける半導体装置の素子分離構造を示した断面図であ
り、図２は、この半導体装置においてコンタクトホール
のミスアラインメントが発生した場合の断面図である。
また、図３は、本実施の形態における分離膜の形成方法
を説明するための断面図である。なお、本実施の形態に
おける分離膜は、トレンチ分離により形成されたもので
ある。
【００２８】（素子分離構造）まず、図１を参照して、
本実施の形態における素子分離構造について説明する。
シリコン基板１の表面にはトレンチが掘り込まれ、この
トレンチ内は埋め込み酸化膜６によって充填されて素子
分離領域である分離膜６が形成されている。この分離膜
６は、その形成工程において、シリコン基板１表面にポ
リシリコン層３を形成することでシリコン基板１表面よ
りも上方に突出して形成されている。また、この分離膜
６上には、保護窒化膜７ａが形成されている。この保護
窒化膜７ａは、埋め込み酸化膜６の上部平坦面よりも若
干小さく形成されている。
【００２９】（製造方法）次に、図３を参照して、上述
した分離膜および保護窒化膜を有する半導体装置の製造
方法について説明する。なお、本製造方法において、ト
レンチ分離の形成過程は上述した従来の一般的な形成方
法を採用しているため、図３（ａ）までの工程について
は説明を省略する。
【００３０】まず、図３（ａ）の状態から、埋め込み酸
化膜６をポリシリコン層３に到達しない高さにまで、酸
化膜に選択性のあるエッチング処理液またはエッチング
ガスにてエッチングを行なう（図３（ｂ））。酸化膜に
選択性のあるエッチング処理液またはエッチングガスと
は、酸化膜を窒化膜よりも速い速度でエッチングするこ
とができるエッチング処理液またはエッチングガスのこ
とである。この場合は、ドライエッチング、ウェットエ
ッチングのどちらであっても構わない。
【００３１】次に、半導体表面に窒化膜７を形成し、さ
らにその上から酸化膜系の膜８を堆積する（図３
（ｃ））。この場合、半導体表面に形成された窒化膜７
の凹部底面を一定の厚み以上で覆うように酸化膜系の膜
８が形成されていればよく、たとえば、高濃度のプラズ
マＣＶＤ（plasma chemical vapor deposition）によっ
て膜形成を行なう方法や、ＴＥＯＳ（テトラエトキシシ
ラン）により膜形成を行なう方法など、どのような形成
方法であってもよい。このとき、必要に応じて熱処理を
加えてもよい。さらには、酸化膜系の膜８の平坦化のた
めにＣＭＰ処理を施してもよいし、ＳＯＧ（感光性塗布
ガラス材料）を塗布して熱処理を行なってもよい。
【００３２】つづいて、この酸化膜系の膜８に選択性の
あるエッチング処理液またはエッチングガスでエッチン
グを行ない、窒化膜７の凹部底面上に一定厚みの酸化膜
系の膜８が残った状態とし、他の部分の酸化膜系の膜８
はすべて除去する（図３（ｄ））。次に、この窒化膜７
の凹部底面上に残った酸化膜系の膜８をマスクにして、
窒化膜７のエッチングを行なう（図３（ｅ））。このと
きのエッチング処理液またはエッチングガスは、窒化膜
に選択性を有するものを使用し、この場合もドライエッ
チング、ウエットエッチングのどちらであっても構わな
い。
【００３３】その後、ポリシリコン層３を除去し（図３
（ｆ））、活性領域上に残ったパッド酸化膜２を除去す
ることで、分離膜上６に窒化膜７と酸化膜系の膜８とが
被覆された構造が得られる（図３（ｇ））。さらに、必
要に応じて窒化膜７上の酸化膜系の膜８を除去すること
で上述した構造が得られる（図３（ｈ））。
【００３４】（作用・効果）上述した構造とすること
で、活性領域に素子形成を行なう工程で、注入イオンの
分離膜の突き抜け防止効果が向上する。これは、注入さ
れるイオンが、酸化膜中に比べ、窒化膜中ではその飛程
距離が大幅に短くなるためである。すなわち、従来のよ
うに分離膜上に窒化膜が施されていない構造において
は、注入されたイオンが分離膜中に留まらず、突き抜け
てその下部のシリコン基板中に達してしまうことがあっ
た。このため、十分な分離膜の膜厚を確保する必要があ
った。既に述べたように、分離膜の膜厚が厚すぎること
による弊害も多く、膜厚を調整することが非常に困難で
あった。しかし、本構造のように、分離膜上に窒化膜が
形成されていることで、注入されたイオンの飛程距離が
大幅に短縮され、イオンが分離膜の下部シリコン基板に
到達することが防止される。
【００３５】さらには、素子形成工程後の配線工程にお
いて、コンタクトホールのミスアラインメントが発生し
た場合にも、有効な素子特性が得られるようになる。図
２は、この効果を説明するための断面図である。上述の
構造のように分離膜上に保護窒化膜を形成することで、
層間絶縁膜のエッチングの際にミスアラインメントが発
生した場合であっても、この保護窒化膜によって分離膜
のエッチングが阻止される。これにより、分離膜の破損
が防止され、有効な素子特性を確保することが可能とな
り、歩留まりが向上する。
【００３６】（実施の形態２）本発明の実施の形態２に
ついて、図を参照して説明する。図４は、本実施の形態
における半導体装置の素子分離構造を説明するための断
面図であり、図５は、この素子分離構造を有する半導体
装置の製造方法を説明するための図である。なお、上述
の実施の形態１と同様の部分に関しては図中同じ番号を
付し、その説明は省略する。
【００３７】（素子分離構造）図４を参照して、本実施
の形態における半導体の素子分離構造について説明す
る。本実施の形態では、上述の実施の形態１における分
離膜６上の窒化膜７が、分離膜６の平坦面全面を覆うよ
うに形成された構造となっている。
【００３８】（製造方法）図５を参照して、この分離膜
および保護窒化膜を有する半導体装置の製造方法につい
て説明する。なお、本製造方法では、上記実施の形態１
同様、トレンチ分離の形成過程は上述した従来の一般的
な製造方法を採用しているため、図５（ａ）までの工程
については説明を省略する。
【００３９】本実施の形態では、図５（ａ）の状態か
ら、埋め込み酸化膜６をポリシリコン層３に到達する高
さにまで、酸化膜に選択性のあるエッチング処理液また
はエッチングガスにてエッチングを行なう（図５
（ｂ））。上記実施の形態１では、シリコン基板１表面
から分離膜６上の保護窒化膜７ａまでの距離を確保する
ために、エッチング処理をポリシリコン層３に到達しな
い位置で止めていたが、本実施の形態では、ポリシリコ
ン層３に到達する高さにまでエッチング処理を行なう。
以下、図５（ｃ）〜（ｈ）まで、上記実施の形態と同様
の工程を経て、上述した構造を有する半導体装置が製造
される。
【００４０】（作用・効果）上記構造とすることで、上
述の実施の形態１と同様に、注入イオンの突き抜け防止
効果およびコンタクトホールのミスアラインメントによ
る分離膜の破損防止効果が得られる。特に、本構造にお
いては、分離膜上の保護窒化膜を上記実施の形態１に比
べてより広範に形成することが可能となるため、トレン
チ側壁がより急峻である場合にもコンタクトの踏み外し
によるショートが回避される。
【００４１】（実施の形態３）図６は、本発明の実施の
形態３における半導体装置の素子分離構造を示した断面
図であり、図７は、この素子分離構造を有する半導体装
置の形成方法を説明するための断面図である。なお、本
実施の形態における分離膜は、ＬＯＣＯＳ工程により形
成されたものである。
【００４２】（素子分離構造）まず、図６を参照して、
本実施の形態における分離膜の構造について説明する。
シリコン基板１表面にはＬＯＣＯＳ工程により形成され
た分離膜であるフィールド酸化膜９が形成されている。
このフィールド酸化膜９は、その形成工程において、シ
リコン基板１表面に突出して形成されている。このフィ
ールド酸化膜９の上面部分には、保護窒化膜１０ａが形
成されている。
【００４３】（製造方法）次に、図７を参照して、上述
した分離膜および保護窒化膜を有する半導体装置の製造
方法について説明する。なお、本製造方法におけるＬＯ
ＣＯＳ工程は、上述した従来の一般的な形成方法を採用
しているため、図５（ａ）までの工程については説明を
省略する。
【００４４】まず、図７（ａ）の状態から、シリコン窒
化膜４をマスクとしてフィールド酸化膜９の上部をドラ
イエッチング処理して、フィールド酸化膜９上面に凹部
を形成する。（図７（ｂ））。次に、この半導体表面に
窒化膜１０を堆積する。このとき、上記工程にて形成し
たフィールド酸化膜９上面の凹部が埋まる高さにまで窒
化膜１０を堆積する（図（ｃ））。
【００４５】つづいて、この窒化膜１０上に酸化膜系の
膜１１を形成する（図７（ｄ））。この場合、上記工程
において形成された窒化膜１０の凹部底面が一定厚み以
上に覆われればよく、たとえば、高濃度のプラズマＣＶ
Ｄによって膜形成を行なう方法や、ＴＥＯＳにより膜形
成を行なう方法など、どのような形成方法であってもよ
い。このとき、必要に応じて熱処理を加えてもよい。さ
らには、酸化膜系の膜の平坦化のためにＣＭＰ処理を施
してもよいし、ＳＯＧを塗布して熱処理を行なってもよ
い。
【００４６】次に、この酸化膜系の膜１１に選択性のあ
るエッチング処理液またはエッチングガスでエッチング
を行ない、窒化膜１０の凹部底面上に一定厚みの酸化膜
系の膜１１が残った状態とし、他の部分の酸化膜系の膜
１１はすべて除去する（図７（ｅ））。次に、この窒化
膜１０の凹部底面上に残った酸化系の膜１１をマスクに
して、窒化膜１０のエッチングを行なう（図７
（ｆ））。このときのエッチング処理液またはエッチン
グガスは、窒化膜に選択性を有するものを使用し、この
場合もドライエッチング、ウエットエッチングのどちら
であっても構わない。
【００４７】その後、活性領域上に残ったパッド酸化膜
２を除去することで、フィールド酸化膜９表面にに保護
窒化膜１０ａが被覆された構造が得られる（図７
（ｇ））。このとき、保護窒化膜１０ａ上の酸化膜系の
膜１１が残っていてもよい。
【００４８】（作用・効果）上述した製造方法にしたが
って半導体装置を形成することで、ＬＯＣＯＳ工程を利
用した分離膜形成を行なった場合にも、分離膜上に保護
窒化膜が形成可能となる。これにより、活性領域の素子
形成工程において、注入イオンの分離膜の突き抜け防止
効果が向上し、分離膜の厚さを薄くすることが可能とな
る。さらには、本製造方法により分離膜上に保護窒化膜
を形成することで、従来の構造よりもフィールド酸化膜
上に小さい窒化膜領域を形成することが可能となる。こ
れにより、たとえば、フラッシュメモリのようなゲート
電極がこの保護窒化膜に隣接して形成される半導体装置
にあっては、ゲート電極と保護窒化膜との距離を大きく
とることができるために保護窒化膜への電子のトラップ
が防止され、良好な素子特性が実現可能となる。
【００４９】（上記実施の形態の他の改善例）上記実施
の形態１においては、分離膜上面を半導体基板表面から
距離を離して形成するために、パッド酸化膜と溝を掘る
際のマスクとなるシリコン窒化膜との間にポリシリコン
層を形成しているが、特に分離膜上面を半導体基板表面
から離す必要がない場合には、このポリシリコン層は不
要である。
【００５０】また、上記各実施の形態では、シリコン窒
化膜の上面にマスクとして形成された酸化膜系の膜を除
去しているが、構造上の問題がなければこの酸化膜系の
膜を除去する工程を省き、存置させても問題ない。
【００５１】上記実施の形態１および２の製造方法にお
いて、分離膜とシリコン窒化膜の段差を軽減して分離膜
の角を除去するために、追加で活性領域上のシリコン窒
化膜の除去後に等方性の酸化膜エッチングを行なってい
もよい。
【００５２】このように、今回開示した上記各実施の形
態はすべての点で例示であって、制限的なものではな
い。本発明の技術的範囲は特許請求の範囲によって画定
され、また特許請求の範囲の記載と均等の意味および範
囲内でのすべての変更を含むものである。
【００５３】
【発明の効果】本発明を適用することで、素子形成工程
での注入イオンの分離膜の突き抜け防止効果が向上す
る。さらには、配線形成時のコンタクトホールのミスア
ラインメントによるコンタクトの踏み外しがあった場合
にもショートが発生せず、有効な素子特性の得られる半
導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
素子分離構造を説明するための断面図である。
【図２】 本発明の実施の形態１における半導体装置の
素子分離構造のコンタクト突き抜け防止効果を説明する
ための断面図である。
【図３】 本発明の実施の形態１における半導体装置の
素子分離構造の形成手順を説明するための断面図であ
る。
【図４】 本発明の実施の形態２における半導体装置の
素子分離構造を説明するための断面図である。
【図５】 本発明の実施の形態２における半導体装置の
素子分離構造の形成手順を説明するための断面図であ
る。
【図６】 本発明の実施の形態３における半導体装置の
素子分離構造を説明するための断面図である。
【図７】 本発明の実施の形態３における半導体装置の
素子分離構造の形成手順を説明するための断面図であ
る。
【図８】 従来の一般的なトレンチ分離を用いた場合に
おける半導体装置の素子分離構造の形成手順を説明する
ための断面図である。
【図９】 従来の一般的なＬＯＣＯＳ工程によって素子
分離を行なった場合における半導体装置の素子分離構造
の形成手順を説明するための断面図である。
【図１０】 従来の一般的なトレンチ分離を有する半導
体装置においてコンタクトホールのミスアラインメント
が発生した場合の問題点を説明するための断面図であ
る。
【符号の説明】
１ シリコン基板、２ パッド酸化膜、３ ポリシリコ
ン層、４ シリコン窒化膜、５ 酸化膜、６ 埋め込み
酸化膜、７,１０ 窒化膜、７ａ,１０ａ 保護窒化膜、
８,１１ 酸化膜系の膜、９ フィールド酸化膜、１２
層間絶縁膜、１３ 素子電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 4M108 AA01 AB04 AB10 AB13 AB14 AB21 AB28 AC01 AC34 AC39 AC40 5F032 AA12 AA13 AA26 AA34 AA44 AA45 AA46 AA77 BA01 CA17 CA23 DA04 DA09 DA10 DA23 DA24 DA28 DA33 DA53 DA78 5F083 ER21 NA01 NA02 PR23 PR28 PR40 5F101 BD35 BD37 BH05

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に形成された素子分
    離領域と、前記素子分離領域上に形成されたシリコン窒
    化膜とを備えた半導体装置の素子分離構造であって、 前記素子分離領域の上面は、前記主表面よりも上方に突
    出しており、 前記シリコン窒化膜は、前記半導体基板を上方からみて
    前記素子分離領域の前記主表面上に露出した部分よりも
    内側に位置するように堆積することで形成された膜であ
    る、半導体装置の素子分離構造。
  2. 【請求項２】 前記素子分離領域が、前記半導体基板の
    主表面に設けられた溝を埋めるように形成されており、
    前記半導体基板を上方からみて前記シリコン窒化膜が前
    記溝の底面を形成する半導体基板面を覆い隠すように配
    置されている、請求項１に記載の半導体装置の素子分離
    構造。
  3. 【請求項３】 前記シリコン窒化膜が、前記半導体基板
    を上方からみて前記素子分離領域に隣接して形成された
    素子領域に重複している、請求項１または２に記載の半
    導体装置の素子分離構造。
  4. 【請求項４】 半導体基板の主表面に絶縁膜を形成する
    ためのマスクとなる第１のストッパ膜を形成する工程
    と、 前記第１のストッパ膜をマスクとして前記半導体基板の
    主表面に溝を掘る工程と、 前記溝内部を埋め込み、さらに前記主表面より上方で前
    記第１のストッパ膜の上面よりも下方の位置まで突出す
    るように絶縁膜を形成する工程と、 前記第１のストッパ膜の側面と前記絶縁膜の上面とによ
    って形成される凹部の底面を覆うようにシリコン窒化膜
    を堆積させる工程と、 前記凹部底面を覆うように堆積されたシリコン窒化膜上
    に第２のストッパ膜を形成する工程と、 前記第２のストッパ膜をマスクとして前記第１のストッ
    パ膜を除去する工程とを備えた、半導体装置の素子分離
    構造の製造方法。
  5. 【請求項５】 半導体基板の主表面を覆うようにシリコ
    ン酸化膜を形成する工程と、 前記シリコン酸化膜上にマスクとなる第１のストッパ膜
    を形成する工程と、 前記第１のストッパ膜をマスクとして前記シリコン酸化
    膜の露出部分を熱酸化により成長させる工程と、 前記第１のストッパ膜をマスクとして前記成長させたシ
    リコン酸化膜の上部を削って凹部を形成する工程と、 前記凹部の底面を覆うようにシリコン窒化膜を堆積する
    工程と、 前記凹部底面を覆うように堆積されたシリコン窒化膜上
    に第２のストッパ膜を形成する工程と、 前記第２のストッパ膜をマスクとして前記第１のストッ
    パ膜を除去する工程とを備えた、半導体装置の素子分離
    構造の製造方法。
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