JPH11289005A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 トレンチ法を用いた素子分離膜形成技術に関
し、素子分離膜の高さによる影響を受けにくく安定した
素子特性を得ることができる半導体装置の製造方法を提
供する。 【解決手段】 半導体基板１０上に絶縁膜１２を形成す
る工程と、絶縁膜１２上にストッパ膜１６を形成する工
程と、ストッパ膜１６が形成されていない領域の半導体
基板１０に、縁部がストッパ膜１６から所定の間隔だけ
離間した溝２０を形成する工程と、ストッパ膜１６をマ
スクとして半導体基板１０を酸化し、溝２０の内面から
溝２０の周縁部の半導体基板１０上に延在して形成され
た絶縁膜２２を形成する工程と、絶縁膜１２上及びスト
ッパ膜１６に絶縁膜２４を形成する工程と、絶縁膜２４
を平面的に除去し、溝２０内に絶縁膜２４を残存させる
工程と、ストッパ膜１６を除去する工程とにより半導体
装置を製造する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トレンチ法により
形成した素子分離膜を有する半導体装置の製造方法に関
する。

【０００２】

【従来の技術】近年の半導体装置の製造技術の進歩に伴
い、サブミクロンからクォータミクロンの製品が製造さ
れようとしている。今後、さらに０．２ミクロン以下の
加工技術を使用したＬＳＩの製品化が期待されている。
このような高集積の半導体装置を実現するためには、素
子自体の微細化のみならず、素子と素子とを分離するた
めの素子分離手段をも微細化する必要がある。

【０００３】従来より、素子分離技術としては、製造工
程の簡便さ等の理由からＬＯＣＯＳ（LOCal Oxidation
of Silicon）法が広く用いられてきた。しかし、ＬＯＣ
ＯＳ法は、いわゆるバーズビークにより活性領域が狭ま
るという問題があり、また、素子分離幅が狭くなるほど
に膜厚を厚くすることが困難となるため、素子の微細化
を図るうえで好ましくない。

【０００４】活性領域や素子分離膜厚を犠牲にすること
なく分離が可能な素子分離方法として、基板に形成した
溝（トレンチ）に絶縁膜を充填して素子分離膜とするト
レンチ法が提案されており、ＬＯＣＯＳ法に置き換わる
素子分離技術として期待されている。トレンチ法では、
熱酸化により素子分離膜を形成する必要はないのでバー
ズビークにより活性領域が狭まることもなく、また、深
さを分離幅と独立に設定できるので分離幅を縮小しても
分離特性を維持することができる。

【０００５】トレンチ法を用いた従来の素子分離膜の形
成方法について図１０及び図１１を用いて説明する。ま
ず、シリコン基板１００上に、例えば熱酸化法により、
シリコン酸化膜１０２を形成する。次いで、シリコン酸
化膜１０２上に、例えばＣＶＤ（化学気相成長：Chemic
alVapor Deposition）法により、シリコン窒化膜１０４
を形成する（図１０（ａ））。

【０００６】続いて、通常のリソグラフィー技術によ
り、シリコン窒化膜１０４上にパターニングされたレジ
スト１０５を形成する（図１０（ｂ））。レジスト１０
５は、素子領域となる領域に残存するようにパターニン
グする。この後、通常のエッチング技術により、レジス
ト１０５をマスクとしてシリコン窒化膜１０４、シリコ
ン酸化膜１０２、シリコン基板１００をエッチングし、
シリコン基板１００に溝１０６を形成する（図１０
（ｃ））。溝１０６は、素子分離領域に形成されること
となる。

【０００７】次いで、全面に、例えばＣＶＤ法により、
溝１０６内を十分に埋め込む膜厚のシリコン酸化膜１０
８を堆積する（図１１（ａ））。続いて、例えばＣＭＰ
（化学的機械的研磨：Chemical Mechanical Polishin
g）法により、シリコン窒化膜１０４が露出するまでシ
リコン酸化膜１０８を平面的に除去し、溝１０６内にの
みシリコン酸化膜１０８を残存させる。こうして、溝１
０６内に埋め込まれ、シリコン酸化膜１０８よりなる素
子分離膜１１０を形成する（図１１（ｂ））。

【０００８】この後、シリコン窒化膜１０４、シリコン
酸化膜１０２を除去し、素子分離膜１１０により画定さ
れた素子領域上に、所定の素子を形成する。例えば、シ
リコン酸化膜１０２を除去した後に再度熱酸化して素子
領域にゲート絶縁膜１１２を形成し、次いで、ゲート絶
縁膜１１２上にゲート電極１１４を形成し、続いて、ゲ
ート電極１１４の両側のシリコン基板１００にソース／
ドレイン拡散層１１６を形成し、ゲート電極１１４、ゲ
ート絶縁膜１１２、ソース／ドレイン拡散層１６を有す
るＭＯＳトランジスタを形成する（図１１（ｃ））。

【０００９】このようにして、トレンチ法を用いて半導
体装置が製造されていた。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置の製造方法では、素子分離膜１１０の高
さが素子特性に与える影響が大きく、素子分離膜１１０
の高さのばらつきにより、安定した素子特性を得ること
が困難であった。すなわち、図１２（ａ）に示すよう
に、素子分離膜１１０がウェーハプロセスの前処理等に
おいて膜減りし、素子分離膜１１０の表面高さが素子領
域の表面高さよりも沈み込んだ場合、この状態でこの領
域にＭＯＳトランジスタを形成すると、素子領域の周縁
部に電界が集中してこの領域に閾値電圧の低いトランジ
スタが形成され、トランジスタのＩｄ−Ｖｇ特性にハン
プ（サブスレショルド領域に肩ができる現象）が現れる
ことがあった。このため、素子分離膜１１０の沈み込み
を防止しなければならなかった。

【００１１】ところが、図１２（ｂ）に示すように、素
子分離膜１１０の表面高さが素子領域におけるシリコン
基板１００の表面高さよりも高すぎると、素子分離膜１
１０の端部が急峻なため、上層に形成する導電膜、例え
ばゲート電極１１４をエッチングする際にゲート電極材
が段差部にエッチング残渣１１８として残りやすく、短
絡故障などの動作不良をもたらす原因になることがあっ
た。

【００１２】本発明の目的は、トレンチ法を用いた素子
分離膜形成技術に関し、素子分離膜の高による影響を受
けにくく安定した素子特性を得ることができる半導体装
置の製造方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的は、半導体基板
上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜上に、素子領域となる領域上を覆うス
トッパ膜を形成するストッパ膜形成工程と、前記ストッ
パ膜が形成されていない領域の前記半導体基板に、縁部
が前記ストッパ膜から所定の間隔だけ離間した溝を形成
する溝形成工程と、前記ストッパ膜をマスクとして前記
半導体基板を酸化し、前記溝の内面から前記溝の周縁部
の前記半導体基板上に延在して形成された第２の絶縁膜
を形成する第２の絶縁膜形成工程と、前記第１の絶縁膜
上及び前記ストッパ膜上に第３の絶縁膜を形成する第３
の絶縁膜形成工程と、前記ストッパ膜が露出するまで前
記第３の絶縁膜を平面的に除去し、前記第１の絶縁膜が
形成された前記溝内に前記第３の絶縁膜を残存させる第
３の絶縁膜除去工程と、前記ストッパ膜を除去するスト
ッパ膜除去工程とを有することを特徴とする半導体装置
の製造方法によっても達成される。溝の端部から所定の
間隔だけ離間して形成されたストッパ膜をマスクとして
半導体基板を酸化することにより第２の絶縁膜をすれ
ば、溝内から溝の周縁部の半導体基板上に延在して形成
され、素子領域との境界における断面形状が通常のＬＯ
ＣＯＳ法により形成した場合と同様のなだらかな素子分
離膜を形成することができる。これにより、上層に形成
する導電膜（例えば、ゲート電極）をパターニングする
際に境界部分にエッチング残渣を残りにくくすることが
できる。また、酸化により形成した絶縁膜は、半導体基
板上に隆起して形成されるので、ウェーハプロセスの前
処理等における膜減りによって素子分離膜の周縁部にお
ける表面高さが素子領域の表面高さよりも沈み込むこと
を抑制できる。これにより、トランジスタ特性にハンプ
が形成されることを防止することができる。

【００１４】また、上記の半導体装置の製造方法におい
て、前記ストッパ膜形成工程と前記溝形成工程との間
に、前記ストッパ膜の側壁にスペーサを形成するスペー
サ形成工程を更に有し、前記溝形成工程では、前記スト
ッパ膜及び前記スペーサをマスクとして前記半導体基板
をエッチングし、前記縁部が前記ストッパ膜から前記ス
ペーサの幅分だけ離間した前記溝を形成することが望ま
しい。このようにして半導体装置を製造することによ
り、溝の端部から所定の間隔だけ離間して形成されたス
トッパ膜を形成することができる。

【００１５】また、上記の半導体装置の製造方法におい
て、前記溝形成工程では、前記ストッパ膜をマスクとし
て前記半導体基板をエッチングする工程と、前記ストッ
パ膜を所定の膜厚だけ等方的に除去する工程とを行い、
前記ストッパ膜の端部を、前記ストッパ膜を除去した膜
厚分だけ前記溝の前記縁部から離間することが望まし
い。このようにして半導体装置を製造することによって
も、溝の端部から所定の間隔だけ離間して形成されたス
トッパ膜を形成することができる また、上記の半導体装置の製造方法において、前記スト
ッパ膜形成工程では、上面が第４の絶縁膜に覆われた前
記ストッパ膜を形成し、前記溝形成工程では、前記スト
ッパ膜及び前記第４の絶縁膜をマスクとして前記半導体
基板をエッチングする工程と、前記第４の絶縁膜をマス
クとして前記ストッパ膜を前記半導体基板に平行な方向
に除去する工程とを行い、前記ストッパ膜の端部を、前
記ストッパ膜を除去した膜厚分だけ前記溝の前記縁部か
ら離間することが望ましい。このようにして半導体装置
を製造することによっても、溝の端部から所定の間隔だ
け離間して形成されたストッパ膜を形成することができ
る また、上記の半導体装置の製造方法において、前記第１
の絶縁膜形成工程の後に、前記第１の絶縁膜上に、前記
半導体基板と同一の半導体材料よりなる半導体層を形成
する半導体層形成工程を更に有し、前記第２の絶縁膜形
成工程では、前記ストッパ膜をマスクとして前記半導体
基板及び前記半導体層を酸化し、前記溝の内面から前記
溝の周縁部の前記半導体基板上に延在して形成された前
記第２の絶縁膜を形成することが望ましい。ストッパ膜
と第１の絶縁膜との間に半導体基板と同一の半導体材料
よりなる半導体層を形成した構造は、酸化反応の際にバ
ーズビークを低減するために採用されている改良ＬＯＣ
ＯＳ法の構造に類似の構造である。このような下地構造
を採用することにより、第２の絶縁膜を形成する過程に
おいて第２の酸化膜によるバーズビークが素子領域に入
り込むことを低減することができる。これにより、素子
分離膜形成に伴う素子領域の狭小化を更に低減すること
ができる。

【００１６】

【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法について図１
乃至図４を用いて説明する。図１は本実施形態による半
導体装置の構造を示す概略断面図、図２乃至図４は本実
施形態による半導体装置の製造方法を示す工程断面図で
ある。

【００１７】はじめに、本実施形態による半導体装置の
構造について図１を用いて説明する。シリコン基板１０
には、素子間を分離するための溝２０が形成されてい
る。溝２０内には、表面を酸化することにより形成され
たシリコン酸化膜２２が形成されている。シリコン酸化
膜２２は、溝２０内からシリコン基板１０表面に延在し
て形成されており、素子領域の周縁部では素子領域にお
けるシリコン基板１０表面よりも隆起している。シリコ
ン酸化膜２２が形成された溝２０内には、シリコン酸化
膜２４が埋め込まれている。こうして、シリコン酸化膜
２２とシリコン酸化膜２４とにより素子分離膜２６が構
成されている。素子分離膜２６により画定された素子領
域のシリコン基板１０上には、ゲート絶縁膜２８を介し
てゲート電極３０が形成されている。ゲート電極３０の
両側のシリコン基板１０内部には、ソース／ドレイン拡
散層３２が形成されている。

【００１８】このように、本実施形態による半導体装置
は、溝２０内に埋め込まれたシリコン酸化膜２２とシリ
コン酸化膜２４とにより素子分離膜２６が構成されてい
るが、素子領域と素子分離膜２６との境界におけるシリ
コン酸化膜２２の断面形状が通常のＬＯＣＯＳ法により
形成した場合と同様のなだらかな形状となっており、素
子領域の周縁部では素子領域におけるシリコン基板１０
表面よりも隆起していることに特徴がある。

【００１９】このように半導体装置を構成することによ
り素子領域と素子分離膜２６との境界部分をなだらかに
できるので、上層に形成する導電膜（例えば、ゲート電
極３０）をパターニングする際に境界部分にエッチング
残渣を残りにくくすることができる。また、熱酸化法に
より形成されるシリコン酸化膜２２は、ＣＶＤ法などに
より堆積されるシリコン酸化膜２４と比較してエッチン
グ耐性が高いため、ウェーハプロセスの前処理等におけ
る膜減りによってシリコン酸化膜２２の表面高さが素子
領域の表面高さよりも沈み込むことはない。したがっ
て、この領域にＭＯＳトランジスタを形成する場合にも
トランジスタ特性にハンプが形成されることはない。

【００２０】次に、本実施形態による半導体装置の製造
方法について図２乃至図４を用いて説明する。まず、シ
リコン基板１０上に、例えば熱酸化法により、膜厚約１
０ｎｍのシリコン酸化膜１２を形成する。次いで、シリ
コン酸化膜１２上に、例えばＣＶＤ法により、膜厚約２
００ｎｍのシリコン窒化膜１４を形成する（図２
（ａ））。なお、この膜は後工程でシリコン基板１０の
熱酸化を行うための酸化マスクとして、及び、平坦化の
際のストッパとして用いる膜であるため、これら目的に
使用することができる材料を選択する。

【００２１】続いて、通常のリソグラフィー技術及びエ
ッチング技術により、素子領域となる領域に残存させる
ようにシリコン窒化膜１４をパターニングし、シリコン
窒化膜１４よりなるストッパ膜１６を形成する（図２
（ｂ））。この後、全面に、例えばＣＶＤ法により、膜
厚約１００ｎｍのシリコン酸化膜を堆積する。なお、こ
の膜は後工程でシリコン基板をエッチングする際にマス
クとして用い、また、ストッパ膜１６に対して選択的に
除去する必要があるため、これら目的に使用することが
できる材料を選択する。

【００２２】次いで、シリコン酸化膜を異方性エッチン
グし、ストッパ膜１６の側壁にシリコン酸化膜よりなる
スペーサ１８を形成する（図２（ｃ））。このように形
成したスペーサ１８は、堆積したシリコン酸化膜の膜厚
とほぼ等しい幅となる。続いて、ストッパ膜１６及びス
ペーサ１８をマスクとしてシリコン基板１０を異方性エ
ッチングし、シリコン基板１０に深さ約４００ｎｍの溝
２０を形成する（図２（ｄ））。このようにしてシリコ
ン基板１０に溝２０を形成することにより、溝２０の端
部は、ストッパ膜１６の端部からスペーサ１８の幅分だ
け離間することとなる。なお、この溝２０は後工程で素
子分離膜を埋め込むためのものであり、素子分離領域に
形成されることとなる。

【００２３】溝２０のエッチングは、ストッパ膜１６及
びスペーサ１８を構成する材料に対してエッチング選択
性が得られる条件で行い、シリコン基板１０を選択的に
エッチングする。このようなエッチングは公知の技術で
あり、圧力、パワー、エッチングガス等のエッチング条
件を適宜調整することにより行うことができる。この
後、例えば弗酸系の水溶液を用いたウェットエッチング
により、スペーサ１８を選択的に除去する。これによ
り、溝２０が形成された領域及びスペーサ１８が形成さ
れていた領域のシリコン基板１０が露出し、他の領域は
ストッパ膜１６で覆われた状態となる（図３（ａ））。

【００２４】次いで、ストッパ膜１６を酸化マスクとし
てシリコン基板１０を熱酸化し、ストッパ膜１６で覆わ
れていない領域のシリコン基板１０上に膜厚約２００ｎ
ｍのシリコン酸化膜２２を形成する（図３（ｂ））。こ
のとき、ストッパ膜１６の端部領域では、ストッパ膜１
６の端部が溝２０の端部から離間して形成されているの
で、酸化反応はシリコン基板１０上面においても進行す
る。したがって、この酸化により、ストッパ膜１６の端
部領域には、ＬＯＣＯＳ法を用いた場合に見られるよう
な隆起形状を有するシリコン酸化膜２２が形成される。

【００２５】なお、熱酸化によりシリコン酸化膜２２を
形成した場合、全膜厚の約半分の膜厚に相当する厚さが
シリコン基板１０内に埋め込まれ、他の約半分の膜厚に
相当する厚さがシリコン基板１０上方に隆起するように
形成される。したがって、２００ｎｍのシリコン酸化膜
２２を形成した場合、ストッパ膜１６の周縁部では、シ
リコン基板１０よりも約１００ｎｍ程度隆起した状態で
シリコン酸化膜２２が形成されることとなる。

【００２６】また、シリコン酸化膜２２とシリコン基板
１０との境界近傍では、通常のＬＯＣＯＳ法により素子
分離膜を形成する場合と同様のバーズビークが形成され
ることとなるが、シリコン酸化膜２２を形成するための
膜厚は、素子分離を達成するほどに厚くする必要はない
ので、従来の半導体装置の製造方法と比較してバーズビ
ークの伸びを十分に短く抑えることができる。

【００２７】なお、シリコン酸化膜２２の膜厚が厚すぎ
るとバーズビークが大きくなり素子形成領域が狭くなっ
てしまう。また、シリコン酸化膜２２の膜厚が薄すぎる
場合にはＬＯＣＯＳによる素子分離膜を形成した場合と
同様のなだらかな形状が得られなくなってしまう。シリ
コン酸化膜２２の膜厚の上限値は、シリコン基板１０か
ら隆起したシリコン酸化膜２２の表面が、ストッパ膜１
６の表面より高くならない厚さで規定することが望まし
い。例えば、ストッパ膜１６を２００ｎｍとした場合、
シリコン酸化膜２２は約４００ｎｍとなる。これは、後
の工程で溝２０を埋め込むためにシリコン酸化膜２４を
形成した後ＣＭＰ法により研磨する際に、ストッパ膜１
６が露出するまでシリコン酸化膜２４を研磨するため、
ストッパ膜１６よりもシリコン酸化膜２２の表面が高い
とシリコン酸化膜２２の表面が研磨されてしまうからで
ある。シリコン酸化膜２２の表面が研磨されても何ら問
題は生じないが、厚くしただけバーズビークが大きくな
るのでむやみにシリコン酸化膜２２を厚くする必要はな
い。一方、シリコン酸化膜２２の膜厚の下限値は、エッ
ジの部分がＬＯＣＯＳと同様の形状が得られる最低の膜
厚で規定される。少なくとも、シリコン酸化膜１２より
は厚くする必要がある。更に安定した形状を得るために
は、シリコン酸化膜１２の約１０倍程度の膜厚とするこ
とが望ましい。

【００２８】続いて、全面に、例えばＣＶＤ法により、
膜厚約７００ｎｍのシリコン酸化膜２４を成長する（図
３（ｃ））。シリコン酸化膜２４の膜厚は、溝２０内を
十分に埋め込む膜厚とする。この後、例えばＣＭＰ法に
より、ストッパ膜１６が露出するまでシリコン酸化膜２
４を平面的に研磨し、溝２０内にのみシリコン酸化膜２
４を残存させる（図４（ａ））。こうして、溝２０内に
埋め込まれ、シリコン酸化膜２２、２４よりなる素子分
離膜２６を形成する。

【００２９】上述のように、シリコン酸化膜２２はシリ
コン基板１０よりも約１００ｎｍ程度隆起した状態で形
成されているが、ストッパ膜１６の膜厚は約２００ｎｍ
である。従って、ストッパ膜１６をストッパとしてシリ
コン酸化膜２４を平坦化した場合にも基板の表面にはシ
リコン酸化膜２２が露出されず、酸化直後の形状を維持
したままとなる。

【００３０】次いで、例えば燐酸を用いたウェットエッ
チングにより、ストッパ膜１６を除去する。続いて、例
えば弗酸水溶液を用いたウェットエッチングにより、シ
リコン酸化膜１２を除去する。通常、ＣＶＤ法により形
成したシリコン酸化膜（シリコン酸化膜２４）は、熱酸
化法により形成したシリコン酸化膜（シリコン酸化膜２
２）と比較して燐酸や弗酸水溶液に対するエッチング耐
性が低い。このため、ストッパ膜１６及びシリコン酸化
膜１２のエッチング条件を適宜設定することにより、酸
化直後の形状をほぼ維持したままで素子領域の周縁部に
シリコン酸化膜２２を露出することができる。

【００３１】このようにして素子分離膜２６を形成する
ことにより、シリコン基板１０の表面領域における素子
分離膜２６と素子領域との境界には、ＬＯＣＯＳ法によ
り素子分離膜を形成した場合と同様のなだらかな隆起が
形成されることとなる。したがって、本実施形態による
半導体装置の製造方法によれば、図１２（ｂ）に示す従
来の半導体装置の場合のように素子領域と素子分離膜と
の境界部には急峻な段差が形成されることはなく、後工
程で形成する導電膜のエッチング残渣が生じることはな
い。また、素子分離膜が沈み込むことにより素子特性が
劣化することもない。

【００３２】この後、通常のＭＯＳトランジスタの製造
方法と同様にして、ゲート絶縁膜２８、ゲート電極３
０、ソース／ドレイン拡散層３２等を形成する。このよ
うに、本実施形態によれば、熱酸化により形成したシリ
コン酸化膜２２と、ＣＶＤ法により堆積したシリコン酸
化膜２４とにより素子分離膜２６を構成し、素子領域と
素子分離膜２６との境界におけるシリコン酸化膜２２の
断面形状を通常のＬＯＣＯＳ法により形成した場合と同
様のなだらかな形状とするので、上層に形成する導電膜
（例えば、ゲート電極３０）をパターニングする際に境
界部分にエッチング残渣を残りにくくすることができ
る。

【００３３】また、熱酸化法により形成されるシリコン
酸化膜２２は、ＣＶＤ法などにより堆積されるシリコン
酸化膜２４と比較してエッチング耐性が高いため、ウェ
ーハプロセスの前処理等における膜減りによってシリコ
ン酸化膜２２の表面高さが素子領域の表面高さよりも沈
み込むことはない。したがって、この領域にＭＯＳトラ
ンジスタを形成する場合にもトランジスタ特性にハンプ
が形成されることを防止することができる。

【００３４】［第２実施形態］本発明の第２実施形態に
よる半導体装置の製造方法について図５を用いて説明す
る。なお、第１実施形態による半導体装置及びその製造
方法と同一の構成要素には同一の符号を付し、説明を省
略或いは簡略にする。図５は本実施形態による半導体装
置の製造方法を示す工程断面図である。

【００３５】本実施形態では、図１に示す第１実施形態
による半導体装置の他の製造方法について説明する。ま
ず、例えば図２（ａ）及び図２（ｂ）に示す第１実施形
態による半導体装置の製造方法と同様にして、シリコン
基板１０上に形成したシリコン酸化膜１２と、パターニ
ングされたストッパ膜１６とを形成する（図５
（ａ））。なお、ストッパ膜１６のパターニングの際に
は、第１実施形態による半導体装置の製造方法における
スペーサ１８の幅に相当する分だけストッパ膜１６のパ
ターンサイズをインクリメントしておく。

【００３６】次いで、ストッパ膜１６をマスクとしてシ
リコン基板１０を異方性エッチングし、シリコン基板１
０に深さ約４００ｎｍの溝２０を形成する（図５
（ｂ））。続いて、例えば燐酸を用いた等方的なウェッ
トエッチングにより、ストッパ膜１６を１００ｎｍ程度
後退させる。このエッチングにより、ストッパ膜１６
は、膜厚が減少し、全体的なサイズも膜厚の後退分だけ
縮小される（図５（ｃ））。

【００３７】これにより、ストッパ膜１６と溝２０との
関係は、図３（ａ）に示す第１実施形態による半導体装
置の製造方法においてスペーサ１８を除去した後におけ
るストッパ膜１６と溝２０との関係とほぼ同じになる。
すなわち、ストッパ膜１６の端部から離間して溝２０が
形成されることとなる。この後、図３（ｂ）乃至図４
（ｃ）に示す第１実施形態による半導体装置の製造方法
と同様にして、素子分離膜２６等を形成する。

【００３８】このように、本実施形態によれば、ストッ
パ膜１６をマスクとして溝２０を形成し、ストッパ膜１
６を所定の膜厚だけ後退し、このように後退したストッ
パ膜１６をマスクとしてシリコン酸化膜２２を形成する
ので、第１実施形態による半導体装置の製造方法と同様
に、素子領域と素子分離膜２６との境界におけるシリコ
ン酸化膜２２の断面形状を通常のＬＯＣＯＳ法により形
成した場合と同様のなだらかな形状とすることができ
る。

【００３９】［第３実施形態］本発明の第３実施形態に
よる半導体装置の製造方法について図６を用いて説明す
る。なお、第１実施形態による半導体装置及びその製造
方法と同一の構成要素には同一の符号を付し、説明を省
略或いは簡略にする。図６は本実施形態による半導体装
置の製造方法を示す工程断面図である。

【００４０】本実施形態では、図１に示す第１実施形態
による半導体装置の他の製造方法について説明する。ま
ず、シリコン基板１０上に、例えば熱酸化法により、膜
厚約１０ｎｍのシリコン酸化膜１２を形成する。次い
で、シリコン酸化膜１２上に、例えばＣＶＤ法により、
膜厚約１００ｎｍのシリコン窒化膜１４を形成する。

【００４１】続いて、シリコン窒化膜１４上に、例えば
ＣＶＤ法により、膜厚約１００ｎｍのシリコン酸化膜３
４を形成する（図６（ａ））。この後、通常のリソグラ
フィー技術及びエッチング技術により、素子領域となる
領域に残存させるようにシリコン酸化膜３４、シリコン
窒化膜１４をパターニングし、上面がシリコン酸化膜３
４で覆われたシリコン窒化膜１４よりなるストッパ膜１
６を形成する。なお、ストッパ膜１６のパターニングの
際には、第１実施形態による半導体装置の製造方法にお
けるスペーサ１８の幅に相当する分だけストッパ膜１６
のパターンサイズをインクリメントしておく。

【００４２】次いで、シリコン酸化膜３４及びストッパ
膜１６をマスクとしてシリコン基板を異方性エッチング
し、シリコン基板１０に深さ約４００ｎｍの溝２０を形
成する（図６（ｂ））。なお、このエッチングはシリコ
ン酸化膜３４に対してエッチング選択性が得られる条件
で行い、シリコン基板１０を選択的にエッチングする必
要がある。このようなエッチングは公知の技術であり、
圧力、パワー、エッチングガス等のエッチング条件を適
宜調整することにより行うことができる。

【００４３】続いて、シリコン酸化膜３４をマスクとし
て、例えば燐酸を用いたウェットエッチングによりシリ
コン酸化膜３４下のストッパ膜１６をエッチングし、ス
トッパ膜１６の端部を所定の距離だけ後退させる（図６
（ｃ））。この後、例えば弗酸水溶液を用いたウェット
エッチングにより、シリコン酸化膜３４を除去する。こ
れにより、ストッパ膜１６と溝２０との関係は、図３
（ａ）に示す第１実施形態による半導体装置の製造方法
においてスペーサ１８を除去した後におけるストッパ膜
１６と溝２０との関係とほぼ同じになる。すなわち、ス
トッパ膜１６の端部から離間して溝２０が形成されるこ
ととなる。

【００４４】この後、図３（ｂ）乃至図４（ｃ）に示す
第１実施形態による半導体装置の製造方法と同様にし
て、素子分離膜等を形成する。このように、本実施形態
によれば、ストッパ膜１６上にシリコン酸化膜３４を形
成し、シリコン酸化膜３４及びストッパ膜１６をマスク
として溝２０を形成し、シリコン酸化膜３４をマスクと
して所定の膜厚だけストッパ膜１６を後退し、このよう
に後退したストッパ膜１６をマスクとしてシリコン酸化
膜２２を形成するので、第１実施形態による半導体装置
の製造方法と同様に、素子領域と素子分離膜２６との境
界におけるシリコン酸化膜２２の断面形状を通常のＬＯ
ＣＯＳ法により形成した場合と同様のなだらかな形状と
することができる。

【００４５】［第４実施形態］本発明の第４実施形態に
よる半導体装置の製造方法について図７乃至図９を用い
て説明する。なお、第１乃至第３実施形態による半導体
装置及びその製造方法と同一の構成要素には同一の符号
を付し、説明を省略或いは簡略にする。図７乃至図９は
本実施形態による半導体装置の製造方法を示す工程断面
図である。

【００４６】本実施形態による半導体装置の製造方法
は、シリコン酸化膜２２の形成過程においてポリシリコ
ンバッファードＬＯＣＯＳ法に用いられる構造に類似の
下地構造を採用していることに特徴がある。以下、本実
施形態による半導体装置の製造方法について詳述する。
まず、シリコン基板１０上に、例えば熱酸化法により、
膜厚約１０ｎｍのシリコン酸化膜１２を形成する。

【００４７】次いで、シリコン酸化膜１２上に、例えば
ＣＶＤ法により、膜厚約１０ｎｍのポリシリコン膜３６
を形成する。続いて、ポリシリコン膜３６上に、例えば
ＣＶＤ法により、膜厚約２００ｎｍのシリコン窒化膜１
４を形成する（図７（ａ））。この後、通常のリソグラ
フィー技術及びエッチング技術により、素子領域となる
領域に残存させるようにシリコン窒化膜１４をパターニ
ングし、シリコン窒化膜１４よりなるストッパ膜１６を
形成する（図７（ｂ））。

【００４８】次いで、全面に、例えばＣＶＤ法により、
膜厚約１００ｎｍのシリコン酸化膜を堆積する。続い
て、シリコン酸化膜を異方性エッチングし、ストッパ膜
１６の側壁にシリコン酸化膜よりなるスペーサ１８を形
成する（図７（ｃ））。この後、ストッパ膜１６及びス
ペーサ１８をマスクとして、ポリシリコン膜３６、シリ
コン酸化膜１２及びシリコン基板１０を異方性エッチン
グし、シリコン基板１０に深さ約４００ｎｍの溝２０を
形成する（図７（ｄ））。溝２０のエッチングは、スト
ッパ膜１６及びスペーサ１８を構成する材料に対してエ
ッチング選択性が得られる条件で行い、シリコン基板１
０を選択的にエッチングする。

【００４９】次いで、例えば弗酸系の水溶液を用いたウ
ェットエッチングにより、スペーサ１８を選択的に除去
する（図８（ａ））。これにより、溝２０が形成された
領域及びスペーサ１８が形成されていた領域のポリシリ
コン膜３６が露出する。次いで、ストッパ膜１６を酸化
マスクとしてシリコン基板１０及びポリシリコン膜３６
を熱酸化し、ストッパ膜１６で覆われていない領域のシ
リコン基板１０上に膜厚約２００ｎｍのシリコン酸化膜
２２を形成する（図８（ｂ））。

【００５０】このとき、ストッパ膜１６の端部領域で
は、ストッパ膜１６の端部が溝２０の端部から離間して
形成され、ポリシリコン膜３６が露出しているので、酸
化反応はポリシリコン膜３６上方にも進行する。したが
ってこの酸化により、ストッパ膜１６の端部領域には、
ＬＯＣＯＳ法を用いた場合に見られるような隆起形状を
有するシリコン酸化膜２２が形成される。

【００５１】酸化前におけるストッパ膜１６の端部領域
の構造は、バーズビークを低減するために改良されたＬ
ＯＣＯＳ法、いわゆるポリシリコンバッファードＬＯＣ
ＯＳ（Poly-Si Buffered LOCOS）法に用いられる構造に
類似の構造となっており、通常のＬＯＣＯＳ法によりシ
リコン酸化膜２２を形成する場合と比較してストッパ膜
１６下に入り込むバーズビーク長を短く抑えることがで
きる。したがって、このように半導体装置を製造するこ
とにより、第１乃至第３実施形態による半導体装置の製
造方法よりも素子領域の狭小化を抑えることができる。

【００５２】続いて、全面に、例えばＣＶＤ法により、
膜厚約７００ｎｍのシリコン酸化膜２４を成長する（図
８（ｃ））。シリコン酸化膜２４の膜厚は、溝２０内を
十分に埋め込む膜厚とする。この後、例えばＣＭＰ法に
より、ストッパ膜１６が露出するまでシリコン酸化膜２
４を平面的に研磨し、溝２０内にのみシリコン酸化膜２
４を残存させる。こうして、溝２０内に埋め込まれ、シ
リコン酸化膜２２、２４よりなる素子分離膜２６を形成
する（図９（ａ））。

【００５３】次いで、例えば燐酸を用いたウェットエッ
チングにより、ストッパ膜１６を除去する。この後、例
えばドライエッチング法により、ポリシリコン膜３６を
除去する。続いて、例えば弗酸水溶液を用いたウェット
エッチングにより、シリコン酸化膜１２を除去する（図
９（ｂ））。

【００５４】次いで、例えば図４（ｃ）に示す第１実施
形態による半導体装置の製造方法と同様にして、ＭＯＳ
トランジスタ等を形成する（図９（ｃ））。このよう
に、本実施形態によれば、第１実施形態による半導体装
置の製造方法に、ポリシリコンバッファードＬＯＣＯＳ
法に用いられる構造に類似の下地構造を採用してシリコ
ン酸化膜２２を形成するので、シリコン酸化膜２２の形
成過程において発生するバーズビーク長を低減すること
ができる。これにより、素子分離膜形成過程に伴う素子
領域の狭小化を、第１乃至第３実施形態による半導体装
置の製造方法よりも低減することができる。

【００５５】なお、上記実施形態では、第１実施形態に
よる半導体装置の製造方法に、ポリシリコンバッファー
ドＬＯＣＯＳに類似の構造を適用した場合を示したが、
同様にして、第２及び第３実施形態による半導体装置の
製造方法に適用してもよい。本発明は、上記実施形態に
限らず種々の変形が可能である。例えば、上記第１乃至
第４実施形態では、ストッパ膜の側壁にスペーサを設
け、或いは、ストッパ膜をマスクとして溝を形成した後
にストッパ膜を後退させることによって、溝の縁部から
離間して設けられたストッパ膜を形成したが、他の方法
によりこのようなストッパ膜を形成してもよい。

【００５６】また、上記第４実施形態では、本発明をポ
リシリコンバッファードＬＯＣＯＳ法に類似の方法に適
用した場合を示したが、他の改良ＬＯＣＯＳの場合であ
っても同様に適用することができる。

【００５７】

【発明の効果】以上の通り、本発明によれば、半導体基
板上に第１の絶縁膜を形成する第１の絶縁膜形成工程
と、第１の絶縁膜上に、素子領域となる領域上を覆うス
トッパ膜を形成するストッパ膜形成工程と、ストッパ膜
が形成されていない領域の半導体基板に、縁部がストッ
パ膜から所定の間隔だけ離間した溝を形成する溝形成工
程と、ストッパ膜をマスクとして半導体基板を酸化し、
溝の内面から溝の周縁部の半導体基板上に延在して形成
された第２の絶縁膜を形成する第２の絶縁膜形成工程
と、第１の絶縁膜上及びストッパ膜上に第３の絶縁膜を
形成する第３の絶縁膜形成工程と、ストッパ膜が露出す
るまで第３の絶縁膜を平面的に除去し、第１の絶縁膜が
形成された溝内に第３の絶縁膜を残存させる第３の絶縁
膜除去工程と、ストッパ膜を除去するストッパ膜除去工
程とを行い、溝の端部から所定の間隔だけ離間して形成
されたストッパ膜をマスクとして半導体基板を酸化する
ことにより第２の絶縁膜をすれば、溝内から溝の周縁部
の半導体基板上に延在して形成され、素子領域との境界
における断面形状が通常のＬＯＣＯＳ法により形成した
場合と同様のなだらかな素子分離膜を形成することがで
きる。これにより、上層に形成する導電膜（例えば、ゲ
ート電極）をパターニングする際に境界部分にエッチン
グ残渣を残りにくくすることができる。また、酸化によ
り形成した絶縁膜は、半導体基板上に隆起して形成され
るので、ウェーハプロセスの前処理等における膜減りに
よって素子分離膜の周縁部における表面高さが素子領域
の表面高さよりも沈み込むことを抑制できる。これによ
り、トランジスタ特性にハンプが形成されることを防止
することができる。

【００５８】また、上記の半導体装置の製造方法におい
て、第１の絶縁膜形成工程の後に、第１の絶縁膜上に、
半導体基板と同一の半導体材料よりなる半導体層を形成
する半導体層形成工程を更に有し、第２の絶縁膜形成工
程では、ストッパ膜をマスクとして半導体基板及び半導
体層を酸化し、溝の内面から溝の周縁部の半導体基板上
に延在して形成された第２の絶縁膜を形成すれば、素子
分離膜形成に伴う素子領域の狭小化を更に低減すること
ができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による半導体装置の構造
を示す概略断面図である。

【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図４】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。

【図５】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図である。

【図６】本発明の第３実施形態による半導体装置の製造
方法を示す工程断面図である。

【図７】本発明の第４実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。

【図８】本発明の第４実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。

【図９】本発明の第４実施形態による半導体装置の製造
方法を示す工程断面図（その３）である。

【図１０】従来の半導体装置の製造方法を示す工程断面
図（その１）である。

【図１１】従来の半導体装置の製造方法を示す工程断面
図（その２）である。

【図１２】従来の半導体装置の製造方法における課題を
説明する図である。

【符号の説明】

１０…シリコン基板 １２…シリコン酸化膜 １４…シリコン窒化膜 １６…ストッパ膜 １８…スペーサ ２０…溝 ２２…シリコン酸化膜 ２４…シリコン酸化膜 ２６…素子分離膜 ２８…ゲート絶縁膜 ３０…ゲート電極 ３２…ソース／ドレイン拡散層 ３４…シリコン酸化膜 ３６…ポリシリコン膜 １００…シリコン基板 １０２…シリコン酸化膜 １０４…シリコン窒化膜 １０５…レジスト １０６…溝 １０８…シリコン酸化膜 １１０…素子分離膜 １１２…ゲート絶縁膜 １１４…ゲート電極 １１６…ソース／ドレイン拡散層 １１８…エッチング残渣

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１の絶縁膜を形成する
   第１の絶縁膜形成工程と、 前記第１の絶縁膜上に、素子領域となる領域上を覆うス
   トッパ膜を形成するストッパ膜形成工程と、 前記ストッパ膜が形成されていない領域の前記半導体基
   板に、縁部が前記ストッパ膜から所定の間隔だけ離間し
   た溝を形成する溝形成工程と、 前記ストッパ膜をマスクとして前記半導体基板を酸化
   し、前記溝の内面から前記溝の周縁部の前記半導体基板
   上に延在して形成された第２の絶縁膜を形成する第２の
   絶縁膜形成工程と、 前記第１の絶縁膜上及び前記ストッパ膜上に第３の絶縁
   膜を形成する第３の絶縁膜形成工程と、 前記ストッパ膜が露出するまで前記第３の絶縁膜を平面
   的に除去し、前記第１の絶縁膜が形成された前記溝内に
   前記第３の絶縁膜を残存させる第３の絶縁膜除去工程
   と、 前記ストッパ膜を除去するストッパ膜除去工程とを有す
   ることを特徴とする半導体装置の製造方法。
2. 【請求項２】 請求項１記載の半導体装置の製造方法に
   おいて、 前記ストッパ膜形成工程と前記溝形成工程との間に、前
   記ストッパ膜の側壁にスペーサを形成するスペーサ形成
   工程を更に有し、 前記溝形成工程では、前記ストッパ膜及び前記スペーサ
   をマスクとして前記半導体基板をエッチングし、前記縁
   部が前記ストッパ膜から前記スペーサの幅分だけ離間し
   た前記溝を形成することを特徴する半導体装置の製造方
   法。
3. 【請求項３】 請求項１記載の半導体装置の製造方法に
   おいて、 前記溝形成工程では、前記ストッパ膜をマスクとして前
   記半導体基板をエッチングする工程と、前記ストッパ膜
   を所定の膜厚だけ等方的に除去する工程とを行い、前記
   ストッパ膜の端部を、前記ストッパ膜を除去した膜厚分
   だけ前記溝の前記縁部から離間することを特徴とする半
   導体装置の製造方法。
4. 【請求項４】 請求項１記載の半導体装置の製造方法に
   おいて、 前記ストッパ膜形成工程では、上面が第４の絶縁膜に覆
   われた前記ストッパ膜を形成し、 前記溝形成工程では、前記ストッパ膜及び前記第４の絶
   縁膜をマスクとして前記半導体基板をエッチングする工
   程と、前記第４の絶縁膜をマスクとして前記ストッパ膜
   を前記半導体基板に平行な方向に除去する工程とを行
   い、前記ストッパ膜の端部を、前記ストッパ膜を除去し
   た膜厚分だけ前記溝の前記縁部から離間することを特徴
   とする半導体装置の製造方法。
5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
   半導体装置の製造方法において、 前記第１の絶縁膜形成工程の後に、前記第１の絶縁膜上
   に、前記半導体基板と同一の半導体材料よりなる半導体
   層を形成する半導体層形成工程を更に有し、 前記第２の絶縁膜形成工程では、前記ストッパ膜をマス
   クとして前記半導体基板及び前記半導体層を酸化し、前
   記溝の内面から前記溝の周縁部の前記半導体基板上に延
   在して形成された前記第２の絶縁膜を形成することを特
   徴とする半導体装置の製造方法。