TWI325171B - Non-volatile semiconductor memory device and method of fabricating the same - Google Patents

Description

1325171 狄、發明說明 [發明所屬之技術領域] 本發明係有關非揮發性半導體記憶裝置及其製造方 法，更特定的說係關於能夠提高電氣特性的非揮發性半導 體記憶裝置及其製造方法。 [先前技術] 先前作為半導體袭置的-例係非揮發性半導體記_ 裝置為所周知（例如參照日本特開平8 647〇〇號公報 第3圖所揭示上述曰本特開平8 647〇〇號公報的非揮 發性半導體記憶裝f，係於半導體基板主表面，在隔以規 定間隔所形成的元件分離用溝渠内部，形成㈣⑽(化 學氣相沈積）氧化膜所成分離氧化膜。該分離氧化膜之間， 藉由隨道氧化膜形成浮動問電極在半導體基板主表面上。 汗動閘電極上藉由〇N〇(氧化胺、备& , 有控制閘電極。 “膜、氧化膜)膜形成 可是在上述先前的非揮發性半導體記憶裝置，在 =極之上部表面存在有反映浮動閉電極之基礎構造的凹 :。因此於*動閘電極之凸部(例如浮動閘電極之端部 ，ΟΝΟ膜之膜厚或膜質與其他部分為不同或者 ;電極之凸部有時會產生電場集中。如此的情況，變成 錢了非揮發性半導體記憶裝置之電氣的特性。 [發明内容] 本發明之目的’係在於提供一種具有優越電氣的特性 之非揮發性半導體記憶裝置及其製造方法。 314856 5 1325171 元件形成區。半導體裝置具備有··導電性雜質擴散區(未圖 示），隔以間隔形成於該元件形成區；隧道絕緣膜 6a至6c，於在位於該導電性雜質擴散區之間的區，形成於 半導體基板1主表面上，·浮動閘（fl〇ating gate)電極7a至 7c，形成於隧道絕緣膜上；〇^^〇膜8，形成在浮動閘電極 7a至7c上；以及控制閘（control gate)電極9，形成於〇N〇 膜8上。第1圖所示半導體裝置係所謂的快閃式記憶體 (flash memory)者 ° 更具體的係如第i圖所示’以如圍繞元件形成區的方 式形成槽2a、2b在半導體基板i主表面。槽2&、孔之内 壁面上形成有氧化膜3。在氧化膜3上，以充填槽2a、2b 内部的方式形成有 HDP-CVD(high denshy plasma_ chemical vapor depositi〇n)氧化膜 4。由氧化膜 3 及 HDp_ CVD氧化膜4構成分離氧化膜5a、5b。分離氧化膜5a、 5b上部表面端部33之形狀，係成向下凸（凸於半導體基板 1側）的曲面狀。 土 π干导饈I板1主表面的元件形成區，係形成隧道 緣膜6a至6c於半導體基板i主表面上。從隧道絕緣膜 至6C上以延伸至分離氧化膜5a、5b端部上的方式，形 有由¥電體所成浮動閘電極7a至7c。在浮動閘電極7a 7C上形成有作為絕緣膜的ΟΝΟ膜8。ΟΝΟ膜8係從浮 閘電極7a至7e側以所謂氧化膜、氮化膜、氧化膜3層 :邑象膜所成叠層膜。〇N〇膜8係從浮動閘電極〜至ye #表面上延伸至側面上。又〇N〇膜8形成為從浮動閘 314856 8 1325171 部表面上以延伸至洋動閘電極7a至7c側面上的方式，形 成在ΟΝΟ膜8上。 依如此作成’由於可形成ΟΝΟ膜8於浮動閘電極7a 至7c平坦的上部表面上’故可以抑制起因於浮動閘電極 7a至7c上部表面的凹凸，使作為絕緣膜之〇N〇膜8厚度 或特性產生局部的變化。因&，可以抑制例如在對應第^ 所示區30部分其先前成為問題，起因於〇N〇膜8厚度 等的變化在控制閘電極9及浮動閘電極7a至7c之間發生 局部性的電場集中…，可以抑制起因於上所述電場集 ::4化半導體裝置之電氣的特性 '结果，能實現具有高 靠性、長壽命的半導體裝置。 5a、又形成為如延伸浮動閘電極7a i 7e至分離氧化膜 7a ^上’所以能作大相向於控制閘電極9的浮動閘電極 至側面二表t積。再於從浮動閘電極7a至7C上秤表面上 故外作大松精由0N〇膜8配置有控制間電極控制電極， 文月匕作大控制閘電極9 (d)值。因+ 及汁動閘電極7a至7c之間的電容 極73至7c門’可以作大比例於控制間電極9及浮動閘電 間之電容（C1)的耦合比（〇：)。 基板1之間的電宠R L 、. 芏/c興牛V體 電極7a至7 ， 所述控制閘電極9與浮動閘 c之間的電容（C1)，表干发 使該耦合比表不為《=〇/(匚1+〇：2)。當 電壓。因而依太I能減低施加於控制閘電極9的信號 刮閘電極9的 > 置係可以減低施加於控 的^號電壓。 314856 1^25171 又表第1圖所示半導體裝置，在槽2a、2b側壁面及半 導體基板1中位於浮動閘電極7a至7c下的半導體基板1 主表面之間的連接部32，其半導體基板1之表面亦可成為 曲面狀。參照第47圖及第48圖說明如此連接部32之致 果。 如第47圖所示’於半導體基板卜其位於浮動閘電極 76下的半導+ ± 祖吞板1主表面，及槽2a側壁面間的連接部 4〇存在有角部41時（連接部40非為曲面狀時），於該連接 4 40降低了夺動閘電極几及半導體基板1之間的絕緣 ^此係因為在角部41產生電場集中的緣故。可是如第 48圖所示’於連接部32只要半導體基板1表面成為曲面 狀（亦即只要是成為如第1圖所示的半導體裝置），即可 減低在4連接部3 2產生電場集中的危險性。亦即，可以提 高浮動閘電極7b及半導體基板1之間的絕緣性。 又如第49圖所示，依本發明的半導體裝置分離氧化 膜5a上部表面端部之區33形狀，為向半導體基板^側（下 側)成凸的曲面狀。又第49圖係第1圖之部分放大模式圖 者。 如第49圖所示，依本發明的半導體裝置，係分離氧化 膜5a上部表面端部之區33成為向下凸的曲面狀。所以構 成分離氧化膜5a的HDP-CVD氧化膜4上部表面，及隧道 絕緣膜6b上部表面所成角度22，成為大於第48圖所示半 導體裝置的腑-CVD氧化膜4上部表面，及隨道絕緣戚 6b上部表面所成角度21。又第48圖所示的半導體裝置， 314856 !325171 係HDP-CVD氧化膜4上部表面之端部區33剖面形狀大致 成為直線狀。亦即如第49圖所示，藉由分離氧化膜5a上 表面之區33成向下凸的曲面狀’可以作大hdP-CVD氧 化膜4上部表面與隧道絕緣膜6b上部表面所成角度α 2。 口此’位於連接部3 2近旁之浮動閘電極7 b下部的突出部 34頂角（角度α 2)能作成鈍角。結果於浮動閘電極7a至7c 下部表面’可防止位於上述連接部32近旁部分的突出部 34頂角成為銳角。因此能抑制於該頂角成銳角的突出部34 產生電場集中（亦即可以提高隧道絕緣膜6b的絕緣性卜因 而，能抑制起因於該電場集中的降低半導體裝置之可靠性 或次丑舞·命化。 其次，參照第2圖至第8圖，說明第丄圖所示半導體 裝置（非揮發性半導體記憶裝置）之製造方法。 首先’形成氧化碎膜（未圖示）於半導體基板ι主表面 /氧化夕膜上形成氮化石夕膜（未圖示）。利用照相製 口工過程形成具有圖型的抗㈣在該氮化碎膜及氧化石夕 膜童將該抗姓膜作為遮蔽利用钱刻來部分的去除氮化石夕 其後去嶋圖型。如此在半導體基板1 形成具圖型的氧化矽膜丨 石夕膜U(參照第2 ‘、、'弟2圖）及亂化 作為涉Γ 使用δ亥乳化矽膜丨〇及氮化矽膜11 fr 刻。卩分的去除半導體基板1。又在此 亦可以使用乾㈣ 做 又在此 實施隔以間隔在半導μ其；向異性钱刻。作成如此， 製程。結果如第2二 主表面形成2則曹2a、2b 圖所示，可以形成槽2a、2b(參照第2 J2 314856 圖）於半導體基板1主表面。 其次，藉由熱氧化半導體基板1 ^ ^ ^ 牧1主表面的槽2a ' 2b 面h成氧化膜3(參照第3圖）。作為如此而獲得如第 不的構造。又該氧化膜3,係於半導體基板^ 蝕刻應力為目的所形成。 发" :次如第4圖所示，於氧化膜3上以充填槽2a、2b 邛的方式形成HDp_CVD氧 虱化膜4该HDP-CVD氧化膜 "㈣成為同時充填槽2a'2b内部並延伸至氮切膜H 上部表面上。 接著由 CMP 法（ChemicaI Mechanical Polishing ··化 學機械研磨法），去除位於氮化矽膜u上部表面上的 HDP-CVD氧化膜4之部分，同時予以平坦化磨⑽氧 化膜4上部表面12(參照第5圖）。又代替cMp法亦可使用 其他之平坦化製程。結果，可以獲得由HDp_cvD氧化膜* 及氧化膜3所成分離氧化膜5a、处(參照第5圖）。如此藉 由在槽2a、2b内部實施，較半導體基板i主表面具有突出 於上方的突出部分，形成分離氧化膜5a、讣，以作為分離 絕緣體的製程獲得如第5圖所示構造。 其次，藉由濕蝕刻去除氮化矽膜丨1(參照第5圖）。在 此作為濕蝕刻的蝕刻液（etchant)係可以使用熱磷酸等。其 後，藉由使用氫氟酸等作為腐蝕劑的各向同性蝕刻，如第 6圖所示予以去除形成在HDp_CVD氧化膜4上部及半導體 基板1主表面上的氧化膜3(參照第5圖）。結果如第6圖點 線所示，部分的去除分離氧化膜5a ' 5b上部。並藉由該各 3)4856 1325171 向同性姓刻’使分離氧化膜53、5,上部之中央部成 於半導體基板1主表面上狀離。 大 1 n 又精由5玄各向同怕 厂於半導體基板丨元件形成區的主表面乃成露 作成為如此，由以久& 狀心。 ^由以各向同性姓刻去除部分的分離氧化艇 5二上部之突出部分’予以實施使突出部分之寬 2a、2b寬的製程。 j於寺曰 其次，形成隧道絕緣膜以至6c(參 基板1元件形成區的主表面上。然後從隨道料膜+6= 分離氧切5a、5b^m成作導電 =夕w膜14(參照第7圖）。作成如此，使分離氧化 =a、5b突出部分之寬小於槽“寬的製程之後，於 +導體基板1主表面從位於2個分離氧化膜〜力之 = 至分離氧化膜…上的方式實施形成：為 導電組膜的多晶石夕膜1 4之製程。 然後’利用CMP法等的平坦化製程部分的去除該多曰曰 :膜Μ之上部表面層。結果如第7圖所示，直到露出分： ^匕膜5a、5b之上部表面，多晶石夕膜14上部表自η以箭 15所示地後退。由此，可獲得分離為分離氧化膜&、 :b的浮動閘電極〜至&。作成為如此，藉由去除作：導 ^體膜的多晶碎膜14上部表面層，至露出分離氧化膜^、

Sb之上部’實施由多晶矽膜14所成，同時具平坦的上部 表面’且形成位於分離氧化冑5a、5b之間的浮動閘電極 製程。又代替多晶石夕膜Μ亦可以形成非晶（⑽ 石夕膜。 ) 314856 …“麦由各向同性蝕刻去除位於浮動 的分離氧化膜5a、5b上部 g 3至7cfs1 链刻液係例如可以使用…各向同性蝕刻使用的 以露出物J 氣酸等。結果如第8圖所示，可 土 W 至7C側面。作成如此，由於以蝕刻 去除鄰接浮動閘電極7 由於以㈣ 予以奋祐佶7C的刀離氧化膜5a、5b上部， 予以…吏汗動閑電極73至7“則面露出製程。 延伸it成從浮動閘電極7&至7C上部表面及側面上 1圖）。1'化膜5a、5b上部表面上的0N〇膜8(參照第 上社專“形成控制閑電極9(參照第1圖）於該〇NO膜8 快閃㈣體^獲得如帛1圖所示構造作為半導體裝置的 照相==二體…製造方法 成浮動閘電極7ί ，之間能自己整合的形 a至因而，可以抑制於照相製版加工 * ;遮蔽調整偏移等，所謂使浮動閘電極7a至7c產生 坦上邙：地形成於設計位置的問題。又能容易形成具有平 —°卩表面的浮動閘電極7a至7c。 2b之又-由t使分離氧化膜5b突出部分之寬小於槽2a、 %作成將位於分離氧化膜5a ' 5b之間的浮動閘 审· j rv 2¾ pm … C端部，擱於分離氧化膜5a、5b上狀態。因此， , 至7c之覓較才曰2a、2b間的寬能容易地予以 丹者如弟8圖所示，由於去除分離氡化膜5a、5t ^其路出洋動閘電極73至〜側面。因此，可以從浮 “極7a至7c上部表面上延伸至側面上地藉由〇n〇膜 314856 15 1325171 8配置控制閘電極9。因而可以柞*批釗„ + 』以作大控制閘電極9及浮動閘 電極7 a至7 c之間的電容（c丨）值。έ士果 值、-果，此作大耦合比（α ) 所以可提高快閃記憶體的動作特性。 (第2實施形態） 參照第9圖及第1 〇圖說明依本發明半導體裝置之第2 實施形態。又第9圖乃對應於第1圖。 、 第9圖及第10圖所示半導體裝置，基本上雖具備有與 1圖所示半導體裝置同樣構造，但分離氧化膜'5a、讪 第 及半導體基板1之元件形成區的境界部形狀，亦即槽2a、 几上部（邊緣部17)之形狀為不同。該邊緣部口之^狀使 用第1 0圖更詳細說明。 如第10圖所示分離氧化膜5a端部的邊緣部17，係由 以曲面狀連接構成半導體基板丨主表面的平坦部18;及構 成槽2a側面的直線狀部20間之曲面部所構成。又直線狀 邛20，對半導體基板i主表面於大致垂直方向的槽“剖 面中，係為槽2a側壁中剖面形狀大致成直線狀的部分。曲 面。卩19之寬L係5nm以上40nm以下，更理想為1〇nm以 上3 0nm以下。 歸納第9圖及第i 〇圖所示依照本發明的半導體裝置之 一例的特徵性構成，則其半導體裝置係為非揮發性半導體 記憶裝置，乃於第丨圖所示半導體裝置之特徵性構成，加 於2 a 2 b之側壁面及半導體基板1中，位於浮動問電 •玉7a至7c下的半導體基板丄主表面間的連接部32，具有 半‘體基板1表面成更大曲率的曲面狀特徵。 314856 16 „ 成如此，加上由第1圖所示半導體裝置所獲得的效 于動閘電極7a至7c下部表面，能更確實地防止位 所：：接邻32上的部分突出部34之頂角/5變成銳角， 地:to i 。玄大出部34抑制產生電場集中。S❼，能更確實 命化。 電％集中的降低半導體裝置之可靠性或短壽 曲而Γ於第9圖及第10圖所示半導體裝置，如已敘述成為 曲面狀的半導± 土板1表面部分之曲面部19，係沿半導體 土板1主表面延伸& 一下。伸的方向，於其方向的寬…一 =面部19之寬1值作成如上述般的數值 &於鄰接槽2a、2b的部分可以獲得平坦的半導體 纟表面’同時能作成槽、几側壁面及半導體基板 表面的連接部32為充分光滑的曲面。 ^ ^第11圖至第17圖，說明第9圖及第10圖所示半 , 平货注牛v體记憶裝置）之製造方法。 #々百先’在半導體基板1(參照第11圖）主表面上形成氧 :膜(未圖示)。形成多晶石夕膜(未圖示)於該氧化石夕膜上。 膜之厚度係例如可作《術m以下。又多晶石夕 、θ又王里心為l〇nm以上3〇nm以下更理想為…爪 以上Μ· ^下。將氮化石夕膜（未圖示）形成於該多晶石夕膜 上。又代替上述多晶矽蹬> 夕M矽膜也可以形成非晶矽膜。 復於該氮化砂膜卜犯B ^ 、 /成具圖型的抗蝕膜。以該抗蝕膜 作為遮蔽使用，部分的去以切膜 '多晶㈣及氧切 314856 17 膜。其後去除抗蝕膜。έ士果 ^ 果在+導體基板1主表面上形 成具開口圖型的氧化矽膜10、 a冬 ^ ^ ' 由夕日日石夕膜2 1及氮化石夕膜 1 1所成作為遮蔽層的I^ 、 主曰旳且層膜(參照帛11圖）。作成如此而於 半¥體基板1主表面p 予乂貫施由作為緩衝導電體膜芦 之含多晶矽膜21的疊芦膜& & n 、曰 層膜所成，且位於應形成2個槽2a、 2b區上形成具開口圖型 最 之製程。於作為遮蔽層的 : 作♦衝導電體膜層的多日日日㈣2丨之-部分，露 出在面對於開口圖型的側面。 將該疊層膜作為遮蔽使用，由各向異性姓刻部分的去 除半導體基板1主表面。处果. 衣囱、..σ果在+導體基板1主表面形成 作為2個槽的槽2a、2b(參昭 所示構造。 第"圖)。如此獲得第U圖 其次同樣於第3圖所示製程，藉由熱氧化槽… 壁面形成作為第1氧化膜的氧化膜3(參照第12圖）。又 成第1氧化膜製程的熱氧化製程，係同樣地亦氧 曰2a、2b的多晶石夕膜21(參照第11圖）端部。結果 弟12圖所示’在位於槽2a、2b上部的邊緣部17,係從 =槽2a'2b端部向内側延伸氧化石夕膜於半導體基板i 及氣化㈣U之界面區域，形成所謂的鳥嘴狀㈣,s 叫’起因於該鳥嘴狀的形成’在與氧化膜3接觸的半導 體基板1表面’形成其形狀成曲面狀部分的邊緣部】7。 其次與第4圖所示製程同樣’以充填槽h、儿内部的 a )"在^1為弟2乳化膜的HDP CVD氧化膜4(參照第13 圖）在乳化膜3上。HDP_CVD氧化膜4，係形成為同時充 314S56 18 填槽2a' 2b内部並延伸至氮化石夕膜u上部表面上。 獲得如第13圖所示的構造。 果 接著與第5圖所示製程同樣使用cMP法等， 歷-CVD氧化膜4(參照第13圖）上部表面層。結果同二 去除位於氮化碎膜i i上部表面上的HDp_cvD氧化膜 分，並平坦化HDP_CVD氧化膜4上部表面12(參照第广 圖）。作成為如此即獲得第〗4圖所示構造。 其次，利用濕蝕刻去除氮化矽膜11(參照第14圖）及 留的多晶石夕膜21(參照第"圖)。然後使用氫氣酸等^ 液，利用各向同性的姓刻去除分離氧化膜5a、5b上部。： 果如第15圖所示，分離氧化膜心5b係從姓刻前點線： 不形狀，如箭頭所示般去除表面層。然後分離氧化膜 5b於蝕刻後成為如實線所示的形狀。又於由蝕刻亦〈 成在半導體基板i主表面上的氧切膜1()(參照第M)。 作成為如此，予以實施將分離氧化膜5a、5b上部的突出部 分寬作成小於槽2a、2b官的制炉 η η士 — ^覓的1 %，同時實施去除作為遮蔽 層的疊層膜(含形成在半導體基才反i主表面上的氧化矽膜 ]〇疊層膜）製程。結果獲得如第15圖所示的構造。、 此時於槽2a、2b上部的邊緣部j 7，係如第丄2圖所示 衣私半導體基板1之表面形狀成起因於烏嘴狀的曲面狀 形狀。因此如後述能抑制在半導體裝置邊緣部17的電荷集 中。又A弟1 5圖所示各向同性㈣’會穩定㈣後的邊緣 部17形狀。具體而言，係在第15圖所示各向同性蝕刻之 際，由钮刻所去除分離氧化膜5a、5b的表面層厚度即使依 314856 19 1325171 蝕刻條件等而變動，亦由於邊緣部17形成為曲面狀 可使於半導體基板i深度方向的分離氧化膜以 置（在邊緣部17的半導體基板！主表面及分離氧化膜Z 5b上部表面的接觸部位置）的變動量比較的小。、3 其次與第7圖所示製程同樣，於半導體基板 之活性區’在半導體基板1主表面上形成由氧化砂膜戶^ 隧道絕緣膜6a至6c(參照帛16圖）。然後以如分 化膜4，的方式形成作為半導體的多晶㈣ 1…於隨道絕緣膜。至.上。使用CMP法(二， 晶石夕膜“上部表面層。結果如第16圖箭頭所示，广 膜14上部表面16會後退至實線所示位置。 曰曰石 又此時’分離氧化膜5a、5b上部表面係 J。因此由分離氧化膜5a、5b分離多晶……= 夕：膜Μ形成浮動閘電極〜至7c。作成如 1 6圖所示的構造。 又侍第 其次與第8圖所示贺p -刻去除分離氧化膜：二，/濕_ 7 s 5b上部。結果露出浮動問雷炻 a〜側面。作成如此以獲得第]7圖所示的構造。 ^後’㈣成⑽〇膜8(參照第9圖）及控制電極％參 ::圖）’旎獲得第9圖及第1〇圖所示 (第3實施形態） 岐裝置。 參月?、弟1 8圖，布g日if- » . 態。 ^㈣依本發明半導體裝置之第3實施形 第1 8圖所不半導體裝置係為非揮發性半導體記悴 314856 20 丄 JZM/l 裝置，具備記憶體單元區，形成有浮動閘電極。至处及 控制閘電極9 # ;及周邊電路區’形成有由閘電極〜、 咖、閘絕緣膜22a、22b及源極/沒極區（未圖示）所成場效 應電晶體。記憶體單元區之構造，係與第！圖所示依 明半導體裝置之第丨實施形態同樣。 在周邊電路區係形成有槽2c、2d於半導體基 面。該槽2…内壁面上形成氧化膜3。氧化膜 予以充填槽2c、2d内部，同時以如延伸至半導體基板i 主表面上的方式形成有HDp_CVD氧化膜4。並由氧化膜3 及HDP-CVD氧化膜4構成分離氧化膜5c、5d。在由分離 氧化膜5c、5d所分離的元件形成區，係形成閘絕緣膜22a、 22b於半導體基板i主表面上。又藉由該閘絕緣膜2儿 下的隧道區，隔以間隔對第18圖紙面垂直的方向以相向的 方式形成源極/汲極區（未圖示）^在閘絕緣膜22a、22b上 形成閘電極23a、23b。 從第18圖亦可知，周邊電路區的分離氧化膜5c、兄 厚度T2，乃成較厚於記憶體單元區的分離氧化膜5a、处 厚度T1。 第1 8圖所示依照本發明半導體裝置之一例予以歸納 其特徵的構成，半導體裝置係為非揮發性半導體記憶裝 置，在第1圖所示半導體裝置之特徵的構成之外，半導體 基板1具包含δ己憶體單元區及周邊電路區的特徵。於第u 圖所示半導體裝置，在記憶體單元區形成有包含浮動閘電 極7a至7c、作為絕緣膜的〇Ν〇膜8及控制閘電極9的快 314856 21 閃記憶體的記憶體單元。周邊電路區為記 '、 的區。在周邊電路區形成有作為其他槽的槽2 =區以外 體基板1主表面。上述半導體裝置，更具備有形於半導 2d内部作為甘^ v灿 八 乂成於槽2c、 二"他为離絕緣體的分離氧化膜5c 體基板+ 士 5d°對半導 主表面於大致垂直的方向，配置在周 分離乳化膜5c、5d厚度T2，係較配置於 = 為分離絕緣體的分離氧化膜5…b厚度心：… 之外作可成1圖所示半導體襄置所獲得的效果 …八 區之作為分離氧化膜、以接合 ' 、刀離耐壓。此係由於厚的分離氧化膜5c的厚产丁2， 即使在形成閘電極23a、23b後 又 分離氧化膜5c的半導體美板 县:/ ，因為接觸 旳千导歧基板1不易注入雜質紝 提高半導體裝置的可靠性。 、，‘。果月匕 置制/、第19圖至第28圖，說明第18圖所示的半導體裝 I先’於半導體基板！（參照第19圖）的記憶體單元區 及周邊電路區’形成氧切膜（未圖示）於半導體基板】主 表面上。形成氮化石夕膜（未圖示）於該氧化石夕膜上。在該氮 —膜上形成具圖型的抗蝕膜（未圖示）。將該抗蝕膜作為 遮献利用乾姓刻等各向異性姓刻，部分的去除氮化石夕膜及 氧化石夕膜。其後去除抗蝕膜。 〃、'。果’在半導體基板1主表面上形成具有開口圖型的 ^化石夕膜10(麥照第i 9圖）及氮化石夕膜】i (參照第！ 9圖）。 將該氮化㈣η及氧切膜1G作為耗使用利用各向 314856 22 異性钱刻部分的去除半導體基板L主表面。結果如第19 圖所示，能形成槽2a至2d於半導體基板i主表面。作成 如此，於形成2個槽2a、2b於半導體基板i主表面的製程 之同時’於冑邊t路區實施形成作為其他槽的槽2c、2d 於半導體基板1主表面的製程。 其次與第3圖所示製程同樣’藉由熱氧化槽2a至2d 内壁面形成氧化膜3(參照第2〇圖）。如此作成獲得第2〇 圖所示的構造。 其次如第21圖所示，於氧化膜3上以充填槽。至u 内部的方式形成HDP-CVD氧化膜4。HDp_cvD氧化膜4 係形成為從槽2a至2d内部延伸至氮化矽膜n上部 上。 接者使用CMP法’去除HDp_CVD氧化膜4上部表面 層。藉由該CMP製程’如第22圖所示在露出氮化石夕膜u 上部表面之同_ ’予以平坦化HDp_CVD氧化膜4上部表 面12。結果分別形成由氧化膜3及HDp_cvD氧化膜4所 成分離氧化膜5a及5b在槽2a至2d内部。作成如此予 以實施形態成作為分離絕緣體的分離氧化帛^之製 程，及形成具有從半導體基i主表面往上方突出的突出 部分’作為其他分離絕緣體的分離氧化膜&、5d的製程。 其次，利用濕蝕刻去除氮化矽膜11(參照第22圖）。然 後於周邊電路區，在氮化發膜1G及分離氧化膜^上 形成作為保護膜的抗㈣24(參照第23圖）。於此狀態下與 第6圖所示製程㈣’於記憶體單元區利用錢刻等各向' 314856 23 ^生钱刻部分的去除分離氧化膜5a5b上部。結果 蝕刻分離氧化膜5a、5b上 予以 又此時於-> P為第23圖點線所示的形狀。 的氧：錢，係去除位於半導體基板1主表面上 的孔化矽膜10。 衣面上 當作成為如此’則透過形成作為保護膜的抗餘膜24, :防止㈣周邊電路區的分離氧化膜k、5d :?體5基板1主表面的大致垂直的方向，可使分離氧： 膜5e、5d之厚度T2較厚於記憶體單元區的 5a、5b厚度T1。 孔化膜 及丰^於周邊電路區’去除位於抗触膜24(參照第23圖) 1 “版基二1主表面上的氧化矽膜1〇(參照第23圖)。然 1 早7^區及周邊電路區，形成隨道絕緣膜6a至 (:照第24圖)於半導體基板1所露出主表…並以埋 進分離氧化膜5&至5d的方式形成多晶石夕膜14(參照第24 圖）在隧道絕緣膜6a至6e上。 ’、後使用CMP法’去除多晶矽膜j 4上部表面層。因 此如弟24圖實績所+^> b、 團戶' 踝所不，路出分離氧化膜5a至5d上部表 面’同時多晶石夕膜1 4卜本工，，， 上邛表面1 6就後退至實線所示位置。 結果形成由分離瓮#描< _ 離乳化膜5a至5d所分離的浮動閘電極7a 至7c及V電體層25。浮動閘電極7a至7c及導電體層Μ 上。P表面1 6係由上述CMp法作成成為平坦化狀態。作成 如此獲得第24圖所示的構造。 其-人於周邊電路區，形成抗蝕膜24(參照第25圖）在分 ^J 4 匕^^ 5 c、5 d 及 efp- 13,1¾ ¢3 ^ r )α及V电體層25上。並以此狀態使用濕蝕 314856 24 1325171 刻’部刀的去除位於記情辦 — 心to早7L區的分離氧 上部。結果如第25圖所示， M 5a、5b 極7a至7c的側面。 〜體早凡“出浮動閘電 接著’去除形成在周邊電 ®、妒德，·Τ 士 °。的抗姓膜24(參照第25 圖）。然後形成ΟΝΟ膜8(參昭第26阁〜.一 s 7卜# μ η …、弟26圖）於洋動閘電極7a 至7〇上斗表面上及側面上、分離氧化 上、周邊電路區之分離氧化 、 上部表面 刀碓氧化膜5c、5d及導電體層Μ上部 表面上。'·σ果獲得第26圖所示的構造。 其次於周邊電路區，w &十，丄 J去除ΟΝΟ膜8(參照第26 圖）、導電體層25(參昭第β …弟6圖）及隧道絕緣膜6d、6e(參照 第20圖）。此時記憶體單元區係 " 匕诉以抗蝕膜寺加以保護為理 想。作成如此如帛27目所示，於周邊電路區露出位於元件 形成區的基板表面26。 接著於周邊電路區，形成閘絕緣膜22a、22b(參照第 2一8圖）於基板表面26(參照第27圖）。然後於全體記憶體單 元區及周邊電路區，形成控制閘電極9在ΟΝΟ膜8(參照 第28圖）及閘絕緣膜22a、2几與分離氧化膜氕、以上^、 而於周邊电路區’形成抗蝕圖型在控制閘電極9上，並藉 由以該抗蝕圖型作為遮蔽來部分的去除控制閘電極9 , ^ 成如第18圖所示的閘電極23a、23b。其後去除抗餘膜。 作成如此就能獲得第丨8圖所示半導體裝置。 (第4實施形態） 參照第29圖，說明依本發明半導體裝置的第4實施 態。 、 少 314856 25 如第29圖所示，丰違^麟壯班甘丄 一 肚·裝置基本上具備有與第18圖 所示半導體裝置同樣構造。但是於第29圖所示的半導體裝 置，係位於分離氧化膜“至5d兩端的邊緣部17，具有與 第9圖及第1〇圖所示丰墓 吓丁牛導體裝置之邊緣部17同樣的曲面 形狀。 第29圖所示依照本發明的半導體裝置-例，且有第9 圖及第H)圖所示半導體裝置之特徵性構成及第Μ圖所示 半導體裝置之特徵性禮出 m# 号倣性構成。因而第29圖所示半導體裝置， 能獲得與由第9圖及第1G圖所示半導體裝置及“圖所 〇導體裝置之特徵性構成所得效果同樣的效果。 參照第3 0圖及繁q 1闰 ％& 第31圖’說明第29圖所示的半導體裝 置之製造方法。 f先’形成乳化石夕膜（未圖示）於半導體基板五（參照第 3〇圖）主表面上。形成多晶石夕膜（未圖示）在該氧化㈣上。 形成氮化石夕膜（未圖示）於該多 少日日7膜上。在氮化矽膜上形 成/、有圖型的抗姓膜。辟用_ 膜使用該抗姓膜作為遮蔽，利用各向 成^刻部分的去除由氮化石夕膜、多晶石夕膜及氮化石夕膜所 且曰膜。其後去除抗㈣°結果在半導體基板i主表面 夕’月⑽成由具有開σ圖型的氮切膜1U參照第30圖）、 少晶石夕膜2 1(參照第30圖）及氧 ;虱化矽膜10(荃照第30圖）所 成f層膜。使用該疊層膜作為 八^^蚁利用各向異性蝕刻部 刀的去除半導體基板】主表面。結 弟ϋ圖所不，可以 开/成槽23至2d在半導體基板i主表面 3〇圖所示的構造。 卞成&付弟 314856 26 1325171 其次以緩和半導體基板1之蝕刻應力為目的，透過熱 氧化槽2a至2d的内壁面，形成氧化膜3(參照第3 i圖）。 此時因升> 成有多晶矽膜21，所以在位於槽2 a至2 d上端部 的邊緣部1 7，與第12圖所示製程同樣，藉由鳥嘴狀的延 伸使半導體基板1表面形狀形成為曲面狀。作成如此獲得 第3 1圖所示的構造。 然後，之後係依本發明的半導體裝置第3實施形態之 製造方法，藉由實施與第21圖至第28圖所示製程同樣製 程’能獲得第29圖所示的半導體裝置。 (第5實施形態） 參照第32圖說明依本發明半導體裝置的第5實施形 態。 ^如第32圖所示’半導體裝置基本上具備有與第9圖及 第10圖所示半導體裝置同樣的構造，但分離氧化膜5卜 5b形成的槽2a、2b寬w ’較第9圖及第ι〇圖所示之半導 體裝置的槽2a、2b(參照第9圖）寬為狹窄的點有所不同。 第32圖所示半導體裝置其，f2a'2b之寬w，亦成為較第 32圖所示形成半導體裝置之際所用照相製版加工製程的 最小加工尺寸小。又若以另外的看法來看則第32圖所示的 半導體裝置’係比較活性區域的t Wa(槽^、2b之間距 離），為分離寬的槽2a、2b之寬w為狹窄，故變成能有致 地利用在記憶體單元區的活性區域。 又於第32圖所示的半導體裝置’係邊緣部17的曲面 狀部寬L以1 Onm以上1 〇〇nm以下&饰知

Unm以下為理想，更理想係5〇nm 314856 27 1325171 以上60nm以下者。 第3 2圖所示依昭太發 ，，、'本1明的半導體裝置，具備有與 圖及第10圖所示半導胜罢从』士 千導體裝置的特徵性構成相同的構成 時具備有如以下特徵性的谣士+ β 注的構成。亦即於第32圖所示的 體裝置’於浮動閘電極7a至7c k伸方向的槽2a、2b寬w， 係較用以形成槽2a、2h拄％田* μ ’ a 2b%所用之照相製版加工製程的最小 加工尺寸小》亦即， 、子動閘電極7a至7c延伸方向的才接 2a、2b寬W，係較抨2a、9k閂 s 2 2b間之距離的活性區域寬Wa 小。又於上述半導體駐要 、.Λ 乜 孔之側壁面，與於半導 土 立於汗動閘電極7a至&下的半導體基板1主 表面間之連接部的邊緣部P，其半導體基板！表面乃成曲 面狀0成為曲面狀的车道蝴 囬狀的+導體基板i之表面部分 導體基板1主表面延# t a认夺 . /σ + 下者。 向的寬L為10nm以上i〇0nm以 在此情況，加上由第q — μ -r 圖及第10圖所示半導體裝置獲 付的效果，可以使丰莫獅 冷體基板1主表面的槽2a、2b佔有 積作小’所以能增加半導邮 導胆基板1主表面母單位面積可形 二= 膜8及控制_9的 ，"b提问半導體裝置之積體度。 #2 2曰a、2bEW作成如上述般小之後，係以位於 二I/部的上述連接部寬(成曲面狀為半導體基板表 。:面狀部寬L)作為上述數值範圍故於鄰接於槽 2a、2b的。卩分能獲得半 基 千坦的主表面，同時可 以作成匕2a、2b側壁面及丰莫姊其 夂牛V胆基板1主表面的連接部為 314856 28 充分平滑的曲面。 爹照第33圖至第42圖，說明第32圖所示半導體裝置 之製造方法。 f先形成氧化矽膜（未圖示）於半導體基板1(參照第 33圖）主表面上。本兮备& 在邊乳化矽膜上形成氮化矽膜（未圖示）。 並於氮化#膜上使用微影（咖—池。㈣咖）法形成具圖型 抗膜（未圖示）D你田 使用邊狁蝕膜作為遮蔽，藉由各向異性 姓刻。P刀的去除鼠化秒膜及氧化石夕膜。又於此各向異性麵 刻，由過蚀刻亦合土队# α > «去除某種程度的半導體基板1主表面。 :、後去除杬蝕圖型。作成如&，實施形成由具開口圖型的 氮化石夕膜1 1及氧化石夕膜1 G所成作為遮蔽層的疊層膜之製 程。結果獲得第33圖所示的構造。 其次，從氮化石夕膜u上部表面上，以延伸至半導體基 反1所露出主表面上的方式形成TE〇s(Te的物1〇咖_ 山d石夕酸四乙酿）氧化膜等的氧化 由各向異性㈣㈣氧 ^、後錯 $弟34圖所不，形成側壁氧 膜2 7於構成氮化石夕膜11及羞於功时，η ,,„ /犋11及乳化矽膜10的開口圖型（面 對開口圖型）側壁面上。作 氧化膜27之形成製程。 a作為側壁膜的側壁

辟氧由氮化㈣11及氧切膜W所成疊層膜及側 土乳化犋27作為遮蔽使用，|i由久A 半 _由各向異性_部分的去除 板】+主工， 卩35圖所不’可在半導體基

及氧化“形成槽2a、2b。槽2a、2b寬係較氮化石夕膜η 夕膜10之開口圖型寬(構成開口圖型，氮化石夕膜U 3Ϊ4856 29 ^0171 及乳化矽膜10所相對之側壁間的距離），僅狹窄側壁氧化 膜27之寬。因此，只要將為了獲得第35圖所示構造而採 用作為各向異性蝕刻的遮蔽所利用之抗蝕膜圖型尺寸，作 成‘、、、相製版加工的最小加工尺寸程度，則透過形成側壁 化胺 0 "7 和1 ^ 、，即可以使槽2a、2b寬較小於該照相製版加工之 最小加工尺寸。 亦即’透過利用形成在面對作為遮蔽層之疊層膜的開 圖5側壁上的側壁氧化膜2 7為遮蔽，即不會限制用以形 成開口圖型所用照相製版加工的最小加工尺寸，就可以= 疋槽2a、2b寬W。因而，透過調整側壁氧化膜27厚度， 可使由疊層膜及側壁氧化膜27所未被覆的半導體基板i 表面部分（由各向異性蝕刻所蝕刻的半導體基板1表面部 刀）寬，小於上述最小加工尺寸。結果由於可使槽2a、2b(參 照第35圖）寬小於上述最小加工尺寸，故能提高半導體裝 置的積體度。 其次與第3圖所示製程同樣，於半導體基板丨以緩和 蝕刻應力等為目的，藉由熱氧化槽2a内壁面形成氧化膜 3 (第3 6圖）。此時，藉由氧化因子擴散於側壁氧化膜2 7中， 在邊緣。卩17係較槽2a' 2b之底壁近旁部分會促進半導體 基板1的氧化。因此於邊緣部17，半導體基板〖表面（半 V體基板1與氧化膜3的界面）成曲面狀。 然後，於形成氧化膜3 (參照第3 ό圖）後，以充填槽2 a ' 2b内部的方式形成HDP_CVD氧化膜4(參照第％圖）於氧 化膜3上。HDP-CVD氧化膜4,係形成為從槽2a、几内 314856 30 1325171 部延伸至氮化石夕膜η上部表面上。作成如此即獲得第36 圖所示的構造。 接著使用CMP法，邊予以平坦化HDp cVD氧化膜 參照第36圖）表面層邊作去除。結果如第37圖所示，露 出氮化石夕膜^上部表面，同時成為予以平坦化分離氧化膜 5a、5b上部表面12的狀態。 其次，藉由使用熱磷酸等腐蝕劑的濕蝕刻，去除氮化 矽膜11 (參照第3 7圖）。結果獲得如第3 8圖所示的構造。 接著，藉由使用氫氟酸等蝕刻液的各向等性蝕刻，部 分的去除側壁氧化膜27及分離氧化膜5a、外上部。又亦同 時去除在此時形成於半導體基板i主表面上的氧化矽膜 10。結果獲得如第39圖所示的構造。 其次’於以分離氧化膜5a、5b所分離的元件形成區， 形成隧道絕緣膜6a至6c(參照第4〇圖）在半導體基板【主表 面上。從該隧道絕緣膜6a至6c上以覆蓋分離氧化膜5a、外 的方式形成多晶石夕膜14(參照第40圖）。結果獲得如第4〇圖 所示的構造。 接著使用CMP法部分的去除多晶矽膜丨4(參照第4〇圖） 表面層。結果如第41圖所示露出分離氧化膜53、扑上部表 面，同％可形成上部表面為被平坦化的浮動閘電極7 &至 7c(參照第41圖）。浮動閘電極73至7c係由分離氧化膜h、 5 b所分離。結果獲得如第4 1圖所示的構造。 刻部分的去除分離 ，露出浮動閘電極 其後與第8圖所示製程同樣，由濕蝕 氧化膜5a、5b上部。結果如第42圖所示 314856 132M71 7 a至7 c側面。 之後，藉由形成ΟΝΟ膜（參照第3 2圖）及控制閘電極 9(參‘&第32圖；）’能獲得如第32圖所示的半導體裝置。 (第6實施形態） 依第43圖至第46圖所示半導體裝置之製造方法，可獲 得具備有與第32圖所示半導體裝置同樣構造的半導體裝 置。以下參照第43圖至第46圖’說明半導體裝置之製造方 法。 首先，形成氧化矽膜（未圖示）於半導體基板1(參照第 43圖）主表面上。形成多晶矽膜（未圖示）在該氧化矽膜上。 並於多晶矽臈上形成氮化矽膜（未圖示）。形成具圖型抗蝕 膜（未圖不）在氮化矽膜上。使用該抗蝕膜作為遮蔽，藉以 蝕刻部分的去除由氮化矽膜、多晶矽膜及氧化矽膜所成疊 層膜。其後去除抗蝕膜。結果如第43圖所示，可以形成具 圖型於半導體基板1主表面上，由氧化矽膜10、多晶矽膜21 及氮化矽膜11所成疊層膜。 其後’從氮化矽膜Η上部表面上以延伸至半導體基板i f表面上的方式，形成TE〇s氧化膜等的氧化膜（未圖示）。 藉由各向異性银刻部分的去除該氧化膜。結果如第Μ圖所 :，可以形成側壁氧化膜27在氮化矽膜！丨、多晶矽膜2丨及 氧化砂膜1 〇側壁面上。 卜其次，將氮化矽膜11及側壁氧化膜作為遮蔽使用，與 第3 5圖所示製程同樣藉由各向異性蝕刻部分的去除半導體 基板丨主表面。結果如第45圖所示，可形成槽2a、2b於半導 314856 32 1325171 體基板1主表面。槽2a、2b寬，係藉由調整側壁氧化膜27 寬能做任意地變更。然後，與於第5實施形態同樣的半導體 裝置之製造方法，使由氮化矽膜丨丨、多晶聚矽膜2丨及氧化 矽膜1 0所成疊層膜相對側壁面間的距離，作成與照相製版 加工製程相同程度的最小加工尺寸，就可藉由充分作大側 壁氧化膜27之寬，使槽2a、2b寬充分較小於照相製版加工 製程的最小加工尺寸。 其後’為了緩和半導體基板1的姓刻應力，藉由熱氧化 槽2a、2b内壁面形成氧化膜3(參照第46圖）。此時於邊緣部 17’藉由擴散氧化因子於側壁氧化膜27中，即可令半導體 基板1之氧化較其他部分更加進行。結杲於邊緣部丨7，氧化 膜3的厚度係相對的變厚，同時半導體基板丨之表面形狀成 平滑的曲面狀。其後於氧化膜3上，予以充填槽2a、2b内部， 同時以延伸至氮化矽膜U上部表面上的方式形成HDp_ CVD氧化膜4。結果獲得如第46圖所示的構造。 其後，藉由實施與第37圖至第42圖所示製程同樣的製 程，可獲得具備有與第32圖所示半導體裝置同樣構造的半 導體裝置。 如此第43圖至第46圖所示半導體裝置之製造方法係 具有本發明第2實施形態及第5實施形態半導體裝置之製造 方法的特徵性構成。因此，可獲得與上述第2實施形態及= 5實施形態半導體裝置之製造方法同樣的效果。 以上係進行詳細說明了本發明，但此係僅為了例示而 已，並不能作為限定，僅以所附申請專利範圍始能限定發 314856 33 1325171 明之精神及範圍’顯然能為被理解者。 [圖式簡單說明] 第1圖係表示依本發明半導體裝置第i實施形態的剖 面模式圖° 第2圖至第8圖係表示第i圖半導體裝置之製造方 法，用來說明第1製程至第7製程的剖面模式圖。 第9圖係表示依本發明半導體裝置第2實施形態 面模式圖。 式圖 第1〇圖係Μ9圖所示的半導體㈣部分放大剖面 模 第11圖至第17圖係於第9圖及第1〇 ... 圖所示半導體萝

置之His·方法，用來說明第製 V 圖。 1…幻製程的剖面模式 第18圖係I示依本發明半導體 面模式圖。 直第3貝施形悲的剖 第19圖至第28圖传於莖 方本，用* 、 ㈡係於第18圖所不半導體裝置之製造 方法用朿說明第1製藉$笛1 π制 第29… 製程之剖面模式圖。 面模式圖。 等肢裒置第4貫施形態的剖 第30圖及第3 1圖係第29圖所 法’用來說明第…… 裝置之製造方 第3… 製程之剖面模式圖。 圖係表示依本發明半導濟 ^ 面模式圖。 ，&、置第5實施形態的剖 第33圖至第C圖係第32圖所干主道 口所不丰導體裝置之製造方 314856 34 1325171 法 用來說明第1製程至第1〇 第43圖至第46圖係依本發 法’用來說明第6實施形態的第i 模式圖。 製程之剖面模式圖 明半導體裝置之製造方 製裎至第4製程之剖面 1圖所示半導體裝置 第47圖至第49圖係用以說明第 之效果的參考圖。 2a ' 2b、2 c、2d 槽 4 HDP -CVD氧化膜 6a 至6e 隧道絕緣膜 8 ΟΝΟ 膜 10 氧化 矽膜 12 '16 上部表面 15 箭頭 18 平坦 部 20 直線 狀部 23 a、23b 閘電極 25 導電 體層 27 侧壁 氧化膜 I 半導體基板 3 氧化膜 5a、5b、5c、5d分離氧化膜 7a至7c 浮動閘電極 9 控制閘電極 II 氮化>5夕膜 14、21 多晶石夕膜 17 邊緣部 19 曲面部 22a ' 22b 閘絕緣膜 24 抗姓膜 26 基板表面 30 區 32 ' 40 連接部 34 突出部 3 1、4 1 角部 33 上部表面端部區 L1分離氧化膜& T1 、 T2 厚度 5b 之 I L2 a l 元件形成區之寬 a 2 角度 314856 35

Claims (1)

1325171 第92118546號專利申請案 (98年7月9曰 拾、申請專利範圍： 1. 一種非揮發性半導體記憶裝置，其具備有： 半導體基板，於主表面隔以間隔配置有2個槽； 分離絕緣體，以充填該槽之内部的方式予以形 成，上部表面之端部形狀係對上述半導體基板側成為向 下凸的曲面狀； 净動電極，從位於上述2個槽間的上述半導體基板 主表面上，延伸至上述2個分離絕緣體上而具有平坦的 上部表面，且兩側的下部端部係延伸至上述分離絕緣體 的曲面狀的上部表面的端部； 絕緣膜’從上述浮動電極之上部表面上，以延伸 至位於上述分離絕緣體上的上述浮動電極之側面上的 方式加以形成；以及 控制電極，以從上述浮動電極之上部表面上延伸 至上述浮動電極之側面上的方式，形成於上述絕緣膜 申-月專利範圍第丄項之非揮發性半導體記憶裝置，其 η於上述槽之側壁面及上述半導體基板中之位於上述 下的上述半導體基板主表面間的連接部，上述 +導體基板之表面成4曲面狀。 3. :申請專利範圍第W之非揮發性半導體記憶裝置，其 =上述浮動電極延伸的方向，上述槽寬係小 上述槽之間的距離。 4. 如申請專利範圍第以之非揮發性半導體記憶裝置，其 314856(修正版) 36 第92118546號專利申請牵 (98年7月9曰) 中，上述半導體基板係包括：記憶體單元區，形成為包 含上述浮動電極、上述絕緣膜及上述控制電極的記憶體 早元；及周邊電路區，屬於上述記憶體單元區以外之區； 在上述周邊電路區形成其他槽於上述半導體基板 之主表面； 復具備有形成在上述其他槽内部的其他分離絕緣 於對上述半導體基板主表面的大致垂直方向，使 配置在上述周邊電路區的上述其他分離絕緣體厚度，為 孝乂尽於配置在上述记憶體單元區的分離絕緣體厚度。' —種非揮發性半導體記憶裝置之製造方法，包括：在半 導體基板主表面隔以間隔形成2個槽的製程； 在上述槽内部，形成具有從上述半導體基板主表 面穴出於上方的突出部分之分離絕緣體的製程； 藉由各向同性蝕刻來部分的去除上述分離絕緣體 之上述突出部分，以作成上述突出部分寬較小於上述槽 寬，並使該分離絕緣/體之上部表面之端部形狀對上述半 導體基板側成為向下凸之曲面狀的製程； 作成上述突出部分寬小於上述槽寬的製程之後， 於上述半導體基板主表面’從位於上述2個分離絕緣體 間的區上以延伸至上述分離絕緣體上的方式形成導電 體臈的製程； ％ 藉由去除上述導電體膜的上部表面層至露出上述 分離絕緣體之上部’以形成由上述導電體膜所構成並具 31气856(修正版) 37 第92118546號專利申請案 (98年7月9日） 有平坦的上部n , 丨表面且位於上述分離絕緣體之間的浮動 電極之製程；以及 缝邱藉由蝕刻去除鄰接於上述浮動電極的上述分離絕 ，耻上，以露出上述浮動電極之側面的製程。 ^申μ專㈣圍第5項之非揮發性半導體記，It裝置之製 ° 法 中，形成上述；2個槽的製程包含： 一在上述半導體基板之主表面上，.形成由含緩衝導 電體膜層的疊層膜所構成，且位於應形成上述2個槽的 區上具開口圖型的遮蔽層製程；及 將上述遮蔽層作為遮蔽，藉以各向異性蝕刻部分 的去除上述半導體基板之主表面，而形成上述2個槽的 製程.； 於上述遮蔽層中，上述緩衝導電體膜層之一部分 係露出在構成上述開口圖型的側面； 形成上述分離絕緣體的製程係包含： 於存在上述遮蔽層狀態下藉由熱氧化上述2個槽 之壁面，來形成構成上述分離絕緣體的第丨氧化膜之製 程；及 以充填上述2個槽的方式於上述第1氧化膜上形成 構成上述分離絕緣體的第2氧化膜之製程； 而使上述突出部分之寬小於上述槽寬的製程，包 含去除上述遮蔽層的製程》 如申請專利範圍第5項之非揮發性半導體記憶裝置之製 造方法，其中，形成上述2個槽的製程包括： 3148邛(修•正版) 38 1325171 第92118546號專利申請案 (兇年7月9日3 在上述半導體基板之主表面上， 丄办成< 為位於應形 成上述2個槽的區上具有開口圖型之遮蔽層的製程； 於上述遮蔽層，形成侧壁膜於構成上述開口圖型 的側壁上之製程；以及 將上述遮蔽層及上述侧壁膜作為遮蔽，藉由各向 異性蝕刻部分的去除上述半導體基板之主表面，而形成 上述2個槽的製程。 8.如申請專利範圍第5項之非揮發性半導體記憶裝置之製 方法其中，上述半導體基板係包含形成具上述浮^ 電極的記憶體單元的記憶體單元區及屬於上述記憶體 單元區以外之區的周邊電路區； 於上述周邊電路區係具備：形成其他槽於上述半 導體基板主表面的製程；及 在上述其他槽之内部，形成具有從上述半導體基 板主表面大出於上方的突出部分之其他分離絕緣體的 製程； 在使上述浮動電極侧面露出的製程，係於形成保 護膜在上述其他分離絕緣體上的狀態下’透過蝕刻去除 上述分離絕緣體之上部。 39 314856(修正版)