KR100733055B1 - 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 51
- 230000002093 peripheral effect Effects 0.000 claims abstract description 79
- 238000002955 isolation Methods 0.000 claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims description 43
- 239000002184 metal Substances 0.000 claims description 43
- 238000005530 etching Methods 0.000 claims description 21
- 230000000903 blocking effect Effects 0.000 claims description 20
- 238000000059 patterning Methods 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910021332 silicide Inorganic materials 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 238000000926 separation method Methods 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical group O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 4
- -1 tungsten nitride Chemical class 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract description 2
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 77
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000012560 cell impurity Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 235000010469 Glycine max Nutrition 0.000 description 1
- 244000068988 Glycine max Species 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical group Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 1
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 셀 활성영역들을 한정하는 소자분리막 패턴들을 형성한 후, 셀 활성영역들의 상부에 배치되어 소자분리막 패턴들의 가장자리를 덮는 예비 게이트 패턴들을 형성하는 단계를 포함한다. 이후, 예비 게이트 패턴들이 형성된 결과물 상에 게이트 금속막을 형성한 후, 게이트 금속막 및 예비 게이트 패턴들을 패터닝하여 소자분리막 패턴들을 노출시키면서 셀 활성영역들을 가로지르는 셀 게이트 패턴들을 형성한다. 이때, 셀 게이트 패턴들 각각은 셀 활성영역 상에 배치되어 소자분리막 패턴들의 가장자리를 덮는 메모리 셀 패턴들 및 메모리 셀 패턴들을 연결하는 셀 게이트 전극을 포함한다.
Description
도 1 내지 도 3은 종래 기술에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 4a 내지 도 10a는 본 발명의 일 실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 설명하기 위해, 셀 어레이 영역의 일부를 보여주는 사시도들이다.
도 4b 내지 도 10b는 본 발명의 일 실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 설명하기 위해, 주변 영역의 일부를 보여주는 사시도들이다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
전원 공급에 관계없이 저장된 정보를 유지할 수 있는 비휘발성 메모리 장치는 롬(read only memory; ROM), 이피롬(erasable and programmable-read only memory; EPROM) 및 이이피롬(electrically erasable and programmable read only memory; EEPROM) 등으로 구분된다. 이때, EEPROM은 ROM 또는 EPROM과 달리 저장된 정보를 전기적으로 빠르고 용이하게 변경할 수 있으며, 특히, 플래시 메모리라고 불리는 이이피롬의 한 유형은 그 작은 단위 셀 면적 때문에 매우 높은 집적도를 갖는다. 이에 따라, 최근, 상기 플래시 메모리 장치의 시장 규모가 급속하게 증가하고 있다.
상기 플래시 메모리 장치는 전하가 저장되는 구조물의 종류에 따라, 부유 게이트형과 전하 트랩형으로 분류될 수 있다. 보다 구체적으로 살펴보면, 현재 일반적으로 사용되는 플래시 메모리의 유형인, 부유 게이트형 플래시 메모리는 차례로 적층된 부유 게이트 전극 및 제어 게이트 전극으로 구성되는 단위 셀들을 포함한다. 하지만, 부유 게이트형 플래시 메모리 장치의 경우, 그 집적도가 증가할수록, 게이트 패턴들의 종횡비 증가, 게이트 패턴들 사이에 형성되는 갭 영역의 종횡비 증가, 그리고 부유 게이트 전극들 사이의 간섭 증가와 같은 기술적 문제들이 대두된다.
이와 달리, 상기 전하 트랩형 플래시 메모리는 트랩 사이트들이 풍부한 박막(이하, 전하 트랩막(charge trap layer))을 상기 부유 게이트 대신에 사용하기 때문에, 통상적인 모오스펫(MOSFET)과 유사한 구조를 갖는다. 또한, 상기 전하 트랩막은 부유 게이트 전극에 비해 얇은 두께로 형성되기 때문에, 전하 트랩형 플래 시 메모리는 부유 게이트형 플래시 메모리와 관련된 상술한 기술적 문제들에 덜 취약하다. 이에 따라, 전하 트랩형 플래시 메모리에 대한 폭넓은 연구가 진행 중이며, 특히, 전하 트랩막으로 실리콘 질화막을 사용하는 소노스(SONOS) 또는 모노스(MONOS) 구조의 전하 트랩형 플래시 메모리 장치는 조만간 양산(production on a large scale)될 수 있을 것으로 기대되고 있다.
하지만, 최근의 연구에 따르면, 전하들이 실리콘 질화막 내에서 수평적으로 확산(lateral spreading)될 수 있다는 사실이 발견되었다. 메모리 셀에 저장된 데이터는 실리콘 질화막 내에 트랩된 전하들의 밀도에 의해 결정된다는 점에서, 이러한 현상은 부유 트랩형 플래시 메모리의 보유 특성(retention characteristics)을 훼손하는 결과를 초래한다. 이에 따라, 각 메모리 셀들을 구성하는 전하 트랩막을 분리하여 전하들의 확산을 방지하는 기술들이 최근 제안되고 있다. 예를 들면, 한국출원번호 2006-37805호는 소자분리막의 형성 공정을 이용하여 전하 트랩막을 분리하는 단계를 포함하는 비휘발성 메모리 장치의 제조 방법을 개시하고 있다.
도 1 내지 도 3은 종래 기술(한국출원번호 2006-37805호)에 개시된 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다.
도 1를 참조하면, 구동 영역과 메모리 영역을 포함하는 반도체기판(1) 상에 터널 절연 패턴들(3), 전하 트랩 패턴들(5), 보호 패턴들(7) 및 마스크 패턴들(9)을 차례로 형성한다. 종래 기술에 따르면, 상기 터널 절연 패턴(3)은 실리콘 산화막이고, 상기 전하 트랩 패턴(5) 및 상기 마스크 패턴(9)은 실리콘 질화막이고, 상기 보호 패턴(7)은 중온 산화막(medium temperature oxide; MTO)이다.
이어서, 상기 마스크 패턴들(9)을 식각 마스크로 사용하여 상기 반도체기판(1)을 이방성 식각함으로써 활성영역들을 한정하는 트렌치들(11)을 형성한 후, 상기 트렌치들(11)을 채우는 소자분리막 패턴들(13)을 형성한다.
도 2 및 도 3을 참조하면, 상기 마스크 패턴들(9)및 상기 보호 패턴들(7)을 차례로 제거하여 상기 전하 트랩 패턴(5)의 상부면을 노출시킨다. 이후, 도 3에 도시된 것처럼, 상기 구동 영역에서 상기 전하 트랩 패턴(5)을 제거한 후, 그 결과물 상에 블락킹 유전막(17)을 형성한다. 상기 블락킹 유전막(17) 상에 상기 활성영역들을 가로지르는 게이트 전극들(19) 및 상기 게이트 전극들(19)의 양측에 배치되는 스페이서들(21)을 형성한 후, 이들을 식각 마스크로 사용하는 식각 공정을 통해 적어도 상기 터널 절연 패턴(3)의 상부면을 노출시킨다. (도 3에 도시된 것처럼, 상기 활성 영역 및 상기 소자분리막 패턴(13)의 상부면이 노출될 수도 있다.)
이때, 상기 전하 트랩 패턴(5)은, 상기 메모리 영역에서, (상기 소자분리막 패턴(13) 및 상기 게이트 전극(19)에 각각 평행한 방향으로 실시되는) 두 번의 식각 공정들을 통해 패터닝된다. 이에 따라, 도 3에 도시된 것처럼, 각 전하 트랩 패턴들(5)은 서로 분리된 섬 형태가 된다. 그 결과, 상술한 전하의 수평적 확산은 차단될 수 있다.
한편, 전하 트랩형 플래시 메모리에서, 상기 전하 트랩 패턴(5)은 전하들(즉, 데이터)이 저장되는 박막이기 때문에, 안정된 물리적/화학적 특성을 가져야 한다. 하지만, 상기 보호 패턴들(7)의 제거를 위한 공정은 상기 전하 트랩 패턴(5)에 대한 손상을 초래하기 때문에, 요구되는 안정성은 종래의 기술에서는 확보되기 어려웠다.
본 발명이 이루고자 하는 기술적 과제는 전하 트랩 패턴에 대한 식각 손상을 예방할 수 있는 전하 트랩형 비휘발성 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 전하 트랩 패턴에 대한 식각 손상을 예방할 수 있는 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막 패턴들의 상부로 연장된 메모리 셀 패턴들을 포함하는 비휘발성 메모리 장치를 제공한다. 이 장치는 반도체기판의 소정영역에 배치되어 셀 활성영역들과 주변 활성영역들을 한정하는 소자분리막 패턴들, 상기 셀 활성영역들을 가로지르는 셀 게이트 전극들, 상기 셀 게이트 전극들 각각과 상기 셀 활성영역들 각각의 사이에 개재되되 상기 소자분리막 패턴들의 가장자리 상부로 연장되는 메모리 셀 패턴들 및 상기 메모리 셀 패턴과 상기 셀 활성영역 사이에 개재되는 터널 절연막을 구비한다.
본 발명에 따르면, 상기 메모리 셀 패턴들은 차례로 적층된 전하 트랩막, 블락킹 유전막 및 셀 전극을 포함한다. 이때, 상기 전하 트랩막은 실리콘, 금속, 금속 실리사이드의 산화막들 및 질화막들, 그리고 다결정 실리콘 도트들 중의 적어도 한가지이고, 상기 블락킹 유전막은 실리콘 질화막보다 큰 유전율을 갖는 절연성 물질들 중의 한가지이고, 상기 셀 전극은 금속막, 금속 질화막, 금속 실리사이드 및 다결정 실리콘막 중의 적어도 한가지일 수 있다. 보다 구체적으로, 본 발명의 일 실시예에 따르면, 상기 터널 절연막은 실리콘 산화막이고, 상기 전하 트랩막은 실리콘 질화막이고, 상기 블락킹 유전막은 알루미늄 산화막이고, 상기 셀 전극은 탄탈륨 질화막이고, 상기 셀 게이트 전극은 차례로 적층된 텅스텐 질화막 및 텅스텐일 수 있다.
본 발명의 일 실시예에 따르면, 상기 셀 게이트 전극들과 상기 소자분리막 패턴들 사이에는, 상기 메모리 셀 패턴들을 전기적으로 분리시키는 분리 패턴들이 더 배치될 수 있다. 또한, 상기 메모리 셀 패턴은 그 하부의 셀 활성영역보다 넓은 폭을 갖는다.
본 발명의 다른 실시예에 따르면, 상기 주변 활성영역들의 상부에는 이들을 가로지르는 주변 게이트 전극들이 배치되고, 상기 주변 게이트 전극과 상기 주변 활성영역들 사이에는 주변 게이트 절연막이 형성될 수 있다. 이때, 상기 주변 게이트 전극은 다결정 실리콘막으로 형성되고, 상기 주변 게이트 절연막과 상기 터널 절연막은 서로 다른 두께로 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막 패턴을 형성한 후, 메모리 셀 패턴을 형성하는 비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 셀 어레이 영역 및 주변회로 영역을 갖는 반도체기판의 소정영역에 셀 활성영역들과 주변 활성영역들을 한정하는 소자분리막 패턴들을 형성한 후, 상기 셀 활성영역들의 상부에 배치되어 상기 소자분리막 패턴들의 가장자리를 덮는 예비 게이트 패턴들을 형성하는 단계를 포함한다. 이후, 상기 예비 게이트 패턴들 이 형성된 결과물 상에 게이트 금속막을 형성한 후, 상기 게이트 금속막 및 상기 예비 게이트 패턴들을 패터닝하여 상기 소자분리막 패턴들을 노출시키면서 상기 셀 활성영역들을 가로지르는 셀 게이트 패턴들을 형성한다. 이때, 상기 셀 게이트 패턴들 각각은 상기 셀 활성영역 상에 배치되어 상기 소자분리막 패턴들의 가장자리를 덮는 메모리 셀 패턴들 및 상기 메모리 셀 패턴들을 연결하는 셀 게이트 전극을 포함한다.
본 발명의 일 실시예에 따르면, 상기 예비 게이트 패턴들을 형성하기 전에, 상기 소자분리막 패턴들이 형성된 결과물 전면에 제 1 도전막을 형성하고, 상기 제 1 도전막을 패터닝하여 상기 셀 어레이 영역을 노출시키면서 상기 주변회로 영역을 덮는 제 1 도전막 패턴을 형성한 후, 상기 제 1 도전막 패턴이 형성된 결과물 상에 예비 게이트막을 형성하는 단계를 더 실시할 수 있다.
이 경우, 상기 예비 게이트 패턴을 형성하는 단계는 상기 예비 게이트막 상에 상기 주변회로 영역을 노출시키면서 상기 셀 활성영역들의 상부에 배치되는 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 예비 게이트막을 패터닝함으로써 상기 주변회로 영역을 노출시키면서 상기 셀 활성영역들의 상부에 배치되는 상기 예비 게이트 패턴들을 형성하는 단계를 포함할 수 있다. 이때, 상기 예비 게이트 패턴들은 상기 셀 활성영역보다 넓은 폭을 갖도록 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 도전막을 형성하기 전에, 상기 셀 활성영역들 및 상기 주변 활성영역들의 상부면을 덮는 주변 게이트 절연막을 더 형성할 수 있다. 이 경우, 상기 제 1 도전막을 패터닝하는 단계는 상기 셀 활성영역에서 상기 주변 게이트 절연막을 제거하는 단계를 더 포함할 수 있다. 이에 더하여, 상기 제 1 도전막 패턴을 형성한 후, 상기 주변 게이트 절연막이 제거된 상기 셀 활성영역 상에, 터널 절연막을 더 형성할 수 있다. 이때, 상기 주변 게이트 절연막 및 터널 절연막은 서로 다른 두께로 형성될 수 있다.
본 발명에 따르면, 상기 예비 게이트 패턴은 차례로 적층된 전하 트랩막, 블락킹 유전막 및 셀 전극을 포함한다. 이때, 상기 전하 트랩막은 실리콘, 금속, 금속 실리사이드의 산화막들 및 질화막들, 그리고 다결정 실리콘 도트들 중의 적어도 한가지로 형성되고, 상기 블락킹 유전막은 실리콘 질화막보다 큰 유전율을 갖는 절연성 물질들 중의 한가지로 형성되고, 상기 셀 전극은 금속막, 금속 질화막, 금속 실리사이드 및 다결정 실리콘막 중의 적어도 한가지로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 금속막을 형성하기 전에, 상기 예비 게이트 패턴들이 형성된 결과물 상에 분리 절연막을 형성한 후, 상기 예비 게이트 패턴의 상부면이 노출될 때까지 상기 분리 절연막을 식각하는 단계를 더 포함할 수 있다. 이 경우, 상기 예비 게이트 패턴들 사이에는 상기 소자분리막 패턴들을 덮는 분리 절연막 패턴들이 형성된다.
한편, 상기 셀 게이트 패턴들을 형성하는 단계는 상기 분리 절연막 패턴을 함께 패터닝하여 분리 패턴들을 형성하는 단계를 더 포함할 수 있다. 이 경우, 상기 분리 패턴들은 상기 셀 게이트 전극의 아래에 배치되어 상기 메모리 셀 패턴들을 분리시킨다.
본 발명의 다른 실시예에 따르면, 상기 셀 게이트 패턴들을 형성하는 단계는 상기 주변회로 영역에서 상기 게이트 금속막 및 상기 제 1 도전막을 차례로 패터닝하여, 상기 주변 활성영역의 상부를 가로지르는 주변 게이트 패턴을 형성하는 단계를 포함할 수 있다. 이어서, 상기 셀 게이트 패턴들 및 상기 주변 게이트 패턴들을 마스크로 사용하여, 상기 셀 활성영역 및 상기 주변 활성영역에 불순물 영역들을 형성하는 단계를 더 포함할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별 시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 4a 내지 도 10a 그리고 도 4b 내지 도 10b는 본 발명의 일 실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 이때, 도 4a 내지 도 10a는 이 장치의 셀 어레이 영역(cell array region)의 일부를 도시하고, 도 4b 내지 도 10b는 이 장치의 주변 영역(peripheral region)의 일부를 도시한다.
도 4a 및 도 4b를 참조하면, 반도체기판(100)의 소정영역에 활성영역들을 한정하는 소자분리막 패턴들(110)을 형성한다. 알려진 것처럼, 메모리 장치들은 메모리 셀 트랜지스터들이 배치되는 셀 어레이 영역과 상기 메모리 셀 트랜지스터들에 연결된 주변 트랜지스터들이 배치되는 주변 영역을 포함한다. 이 경우, 상기 활성영역들은 상기 셀 어레이 영역에 형성되는 셀 활성영역 및 상기 주변 영역에 형성되는 주변 활성영역으로 구분될 수 있다.
이 실시예에 따르면, 상기 셀 활성영역들은, 도 4a에 도시된 것처럼, 서로 평행하게 형성된다. 이를 위해, 상기 소자분리막 패턴들(110) 역시 서로 평행하게 형성된다. 이와 달리, 상기 주변 활성영역의 모양은 필요에 따라 다양하게 변형될 수 있다. 본 발명의 다른 실시예에 따르면, 상기 셀 활성 영역들 역시 도 4a에 도시된 것과 다른 모양을 갖도록 형성될 수 있다.
상기 소자분리막 패턴들(110)은 알려진 얕은 트렌치 소자분리 공정들(shallow trench isolation processes) 중의 한가지를 이용하여 형성될 수 있다. 예를 들면, 상기 소자분리막 패턴들(110)을 형성하는 단계는 상기 활성영역들 상에 트렌치 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체기판을 이방성 식각하는 단계를 포함할 수 있다. 상기 식각 공정에 의해, 상기 트렌치 마스크 패턴의 주변에는 상기 활성영역을 한정하는 트렌치들이 형성된다. 이후, 상기 트렌치들을 채우는 소자분리막을 형성하고, 상기 트렌치 마스크 패턴이 노출될 때까지 상기 소자분리막을 식각함으로써 상기 소자분리막 패턴들(110)을 형성한다. 이어서, 상기 트렌치 마스크 패턴을 제거하여 상기 활성영역들의 상부면을 노출시킨다.
본 발명에 따르면, 상기 트렌치 마스크 패턴은 전하 트랩막으로 사용되지 않으며, 더불어 상술한 것처럼 상기 소자분리막 패턴(110)을 형성한 후에는 제거된다. 이런 점에서, 종래 기술에서 설명된, 전하 트랩 패턴(도 1의 참조 번호 5)은 본 발명에 따른 트렌치 마스크 패턴과 구별된다.
도 5a 및 도 5b를 참조하면, 상기 활성영역들을 덮는 게이트 절연막(120)을 형성한다. 상기 게이트 절연막(120)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이 경우, 도 5a 및 도 5b에 도시된 것처럼, 상기 게이트 절연막(120)은 상기 활성영역들의 상부면에 국부적으로(locally) 형성된다. 본 발명의 다른 실시예에 따르면, 상기 게이트 절연막(120)은 증착 공정을 통해 형성되는 절연막들 중의 한가지일 수도 있으며, 이 경우 상기 게이트 절연막(120)은 상기 반도체기 판(100)의 전면에 형성될 수 있다.
상기 게이트 절연막(120)이 형성된 결과물 전면에, 제 1 도전막(130) 및 제 1 마스크막(140)을 형성한다. 상기 제 1 도전막(130)은 상기 주변 트랜지스터들의 게이트 전극을 위한 물질로 사용된다. 이 실시예에 따르면, 상기 제 1 도전막(130)은 n형 불순물들을 포함하는 다결정 실리콘막일 수 있다. 또한, 상기 제 1 마스크막(140)은 이후 상기 제 1 도전막(130)을 패터닝하기 위한 식각 마스크로 사용되며, 실리콘 질화막으로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제 1 마스크막(140) 및 상기 제 1 도전막(130)을 패터닝하여, 상기 셀 어레이 영역을 노출시키는 제 1 마스크 패턴(145) 및 제 1 도전막 패턴(135)을 형성한다. 즉, 상기 제 1 도전막 패턴(135) 및 상기 제 1 마스크 패턴(145)은 상기 주변 영역의 상부에만 배치된다. 이때, 이러한 패터닝 과정을 위한 식각 마스크로는 상기 셀 어레이 영역을 노출시키면서 상기 주변 영역을 덮는 포토레지스트 패턴(도시하지 않음)이 사용될 수 있다.
이후, 상기 노출된 셀 어레이 영역에서, 상기 게이트 절연막(120)을 제거하여 상기 셀 활성영역의 상부면을 노출시킨다. 상술한 것처럼, 상기 게이트 절연막(120)이 실리콘 산화막으로 형성되는 경우, 이 단계는 불산을 식각액으로 사용할 수 있다. 이때, 상기 주변 영역의 게이트 절연막(120)은 상기 제 1 도전막 패턴(135)에 의해 덮이기 때문에 식각되지 않는다.
이어서, 상기 노출된 셀 활성영역의 상부면을 덮는 터널 절연막(125)을 형성한다. 본 발명에 따르면, 상기 터널 절연막(125)은 실리콘 산화막 또는 실리콘 산화질화막일 수 있다. 일 실시예에 따르면, 상기 터널 절연막(125)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있으며, 상기 주변 영역에 잔존하는 상기 게이트 절연막(120)보다 얇은 두께로 형성된다. 다른 실시예에 따르면, 상기 터널 절연막(125)은 화학기상증착 공정을 통해 형성되는 실리콘 산화질화막일 수 있으며, 이 경우, 상기 터널 절연막(125)은 상기 반도체기판(100)의 전면에 형성될 수 있다. 아래에서는, 상기 터널 절연막(125)이 열산화막(thermal oxide)인 실시예를 중심으로 설명할 것이다.
이어서, 상기 터널 절연막(125)이 형성된 결과물 전면에 예비 게이트막(250)을 형성한다. 상기 예비 게이트막(250)은 차례로 적층된 전하 트랩막(150), 블락킹 유전막(160) 및 셀 전극막(170)을 포함할 수 있다. 이에 더하여, 상기 예비 게이트막(250)의 상부에는, 후속 패터닝 공정에서 식각 마스크로 사용될, 제 2 마스크막(180)이 더 형성될 수 있다.
상기 전하 트랩막(150)은 MwSixOyNz (M: 금속, Si: 실리콘, O: 산소, N: 질소)의 화학 구조를 갖는 물질들 중의 한가지일 수 있다. 예를 들면, 상기 전하 트랩막(150)은 실리콘, 금속 및 금속 실리사이드의 산화막들 또는 이들의 질화막들 중의 적어도 한가지일 수 있다. 한편, 본 발명의 다른 실시예에 따르면, 상기 전하 트랩막(150)은 상기 터널 절연막(125) 상에 이차원적으로 배열되는 도전성 다결정 실리콘 점들(conductive polysilicon dots)을 더 구비할 수 있다. 상기 도전성 다결정 실리콘 점들 각각은 수 내지 수백 옹스트롬의 직경을 가질 수 있으며, 전하들 이 저장되는 구조물로 사용되거나 게이트 전압의 균일성을 향상시키는 목적을 위해 사용될 수 있다.
상기 블락킹 유전막(160)은 실리콘 질화막보다 유전율이 큰 물질들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 블락킹 유전막(160)은 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 지르코늄 산화막 등과 같은 고유전막들(high-k dielectrics) 중의 적어도 한가지일 수 있다.
상기 셀 전극막(170)은 금속막들, 금속 질화막들, 금속 실리사이드막들 및 다결정 실리콘막 중의 적어도 한가지로 형성될 수 있다. 보다 구체적으로는, 상기 셀 전극막(170)은 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 텅스텐 질화막(WN) 중의 한가지일 수 있다. 이에 더하여, 상기 셀 전극막(170)으로 예시된 질화막들에는, 탄소가 불순물로 도핑될 수도 있다.
상기 제 2 마스크막(180)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중의 한가지로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 제 2 마스크막(180)은 상기 제 1 마스크 패턴(145)과 같은 물질로 형성될 수 있다.
보다 구체적으로, 본 발명의 일 실시예에 따르면, 상기 셀 전극막(170), 블락킹 유전막(160) 및 전하 트랩막(150)은 각각 탄탈륨 질화막, 알루미늄 산화막 및 실리콘 질화막으로 형성된다. 이러한 구조의 전하 트랩형 비휘발성 메모리 장치는 통상적으로 TANOS 플래시 메모리 소자라고 불린다.
도 7a 및 도 7b를 참조하면, 상기 제 2 마스크막(180) 및 상기 예비 게이트막(250)을 패터닝하여, 상기 셀 활성영역들을 차례로 덮는 예비 게이트 패턴(255) 및 제 2 마스크 패턴(185)을 형성한다. 상기 예비 게이트 패턴(255)은 상기 예비 게이트막(250)이 패터닝된 결과물로서, 차례로 적층된 예비 전하 트랩 패턴(155), 예비 블락킹 유전막 패턴(165) 및 예비 셀 전극(175)으로 구성된다. 본 발명에 따르면, 이 단계에서, 상기 제 2 마스크막(180) 및 상기 예비 게이트막(250)은 상기 주변 영역에서 제거된다. 이에 따라, 도 7a 및 도 7b에 도시된 것처럼, 상기 주변 영역에 잔존한 상기 제 1 마스크 패턴(145)의 상부면이 노출되고, 상기 예비 게이트 패턴(255) 및 제 2 마스크 패턴(185)은 상기 셀 어레이 영역에 국부적으로 잔존한다.
본 발명에 따르면, 상기 예비 게이트 패턴(255)은 상기 셀 활성영역의 상부에 배치되되, 그 폭(w2)은 상기 셀 활성영역의 폭(w1)보다 넓다(즉, w2>w1). 이에 따라, 상기 예비 게이트 패턴(255)은, 도 7a에 도시된 것처럼, 인접하는 소자분리막 패턴들(110)의 가장자리 상부면을 덮도록 형성된다. 즉, 상기 소자분리막 패턴들(110)의 중앙부는 상기 예비 게이트 패턴들(255)에 의해 노출된다.
도 8a 및 도 8b를 참조하면, 상기 예비 게이트 패턴들(255)이 형성된 결과물 상에 분리 절연막(separation dielectric)을 형성한다. 본 발명의 일 실시예에 따르면, 상기 분리 절연막은 화학 기상 증착 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이어서, 상기 셀 어레이 영역에서 상기 제 2 마스크 패턴(185)의 상부면이 노출되고 상기 주변 영역에서 상기 제 1 마스크 패턴(145)의 상부면들이 노출될 때까지 상기 분리 절연막을 식각한다. 이에 따라, 상기 예비 게이트 패턴 들(255) 사이의 갭 영역을 채우는 분리 절연막 패턴(separation dielectric pattern)(190)이 형성된다.
이후, 상기 노출된 제 1 및 제 2 마스크 패턴들(145, 185)을 제거하여, 상기 예비 게이트 패턴(255) 및 상기 제 1 도전막 패턴(135)의 상부면을 노출시킨다. 상술한 것처럼, 상기 예비 게이트 패턴(255)의 최상부층은 예비 셀 전극(175)이기 때문에, 상기 제 1 및 제 2 마스크 패턴들(145, 185)을 제거하는 공정은 상기 예비 전하 트랩 패턴(155) 및 예비 블락킹 유전막 패턴(165)에 식각 손상을 유발하지 못한다. 마찬가지로, 상기 예비 게이트 패턴들(255) 사이에는 상기 분리 절연막 패턴(190)이 형성되기 때문에, 상기 예비 전하 트랩 패턴(155) 및 예비 블락킹 유전막 패턴(165)의 측면 역시 상기 제거 공정 동안 식각 손상을 받지 않는다.
도 9a 및 도 9b를 참조하면, 상기 제 1 및 제 2 마스크 패턴들(145, 185)을 제거한 후, 그 결과물 상에 게이트 금속막(200) 및 제 3 마스크막(210)을 차례로 형성한다. 이에 따라, 상기 예비 게이트 패턴(255) 및 상기 제 1 도전막 패턴(135)은 상기 게이트 금속막(200)과 직접 접촉된다.
본 발명의 일 실시예에 따르면, 상기 게이트 금속막(200)은 차례로 적층된 텅스텐 질화막 및 텅스텐막일 수 있다. 또한, 상기 제 3 마스크막(210)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막 중의 한가지로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 제 3 마스크막(210)을 패터닝하여 상기 활성영역들을 가로지르는 제 3 마스크 패턴들(215)을 형성한다. 이어서, 상기 제 3 마스크 패턴들(215)을 식각 마스크로 사용하여 상기 게이트 금속막(200), 상기 예 비 게이트 패턴들(255), 상기 분리 패턴(190) 및 상기 제 1 도전막 패턴(135)을 이방성 식각한다.
이에 따라, 도 10a에 도시된 것처럼, 상기 셀 어레이 영역에는, 상기 셀 활성영역들을 가로지르는 셀 게이트 전극들(205)이 형성되고, 상기 셀 게이트 전극(205)과 상기 셀 활성영역 사이에는 메모리 셀 패턴들(300)이 형성된다. 또한, 상기 셀 게이트 전극(205)과 상기 소자분리막 패턴(110) 사이에는 분리 패턴들(195)이 형성되어, 상기 메모리 셀 패턴들(300)을 전기적으로 분리시킨다. 또한, 상기 패터닝 공정의 결과로, 도 10b에 도시된 것처럼, 상기 주변 영역에는 상기 주변 활성영역을 가로지르는 주변 게이트 패턴이 형성된다. 상기 주변 게이트 패턴은, 각각 상기 제 1 도전막 패턴(135) 및 상기 게이트 금속막(200)이 패터닝된 결과물인, 주변 게이트 하부 전극(137)과 주변 게이트 상부 전극(207)을 포함한다.
이때, 상기 메모리 셀 패턴들(300)은 상기 예비 게이트 패턴(255)이 패터닝된 결과물로서, 차례로 적층된 전하 트랩 패턴(157), 블락킹 유전막 패턴(167) 및 셀 전극(177)으로 구성된다. 상기 메모리 셀 패턴(300)과 상기 셀 게이트 전극(205)은 동일한 식각 마스크(즉, 상기 제 3 마스크 패턴(215)을 사용하여 패터닝되기 때문에, 이들은 서로 자기 정렬(self-aligned)된다. 또한, 상술한 것처럼, 상기 예비 게이트 패턴(255)의 폭은 상기 셀 활성영역의 폭보다 넓기 때문에, 상기 메모리 셀 패턴들(300)의 폭 역시 상기 셀 활성영역의 폭보다 넓다. (즉, w2>w1).
이어서, 상기 제 3 마스크 패턴(215)을 이온 마스크로 사용하는 이온 주입 공정을 실시하여, 상기 셀 활성영역 및 상기 주변 활성영역에 각각 셀 불순물 영역 들(221) 및 주변 불순물 영역들(222)을 형성한다. 본 발명에 따르면, 상기 셀 불순물 영역들(221)과 상기 주변 불순물 영역들(222)은 불순물의 종류 및 농도 등에서 서로 다를 수 있다. 이를 위해, 이들은 서로 다른 이온 주입 공정들을 통해 형성될 수 있다. 이에 더하여, 셀 트랜지스터 또는 주변 트랜지스터의 특성을 개선하기 위해, 헤일로 이온 주입 공정을 더 실시할 수도 있다.
한편, 본 발명에 따르면, 상기 셀 게이트 전극(205) 및 상기 주변 게이트 패턴을 형성하는 공정에서 발생하는 식각 손상을 치유하기 위해, 이들을 형성한 후, 게이트 산화 공정을 더 실시할 수 있다. 상기 게이트 산화 공정은 대략 섭씨 800 내지 950도의 온도에서 실시된다.
도 11 내지 도 14는 본 발명의 다른 실시예에 따른 전하 트랩형 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 사시도들이다. 메모리 셀 패턴들이 한번의 패터닝 공정을 통해 형성된다는 점을 제외하면, 이 실시예는 앞서 설명한 실시예와 유사하다. 따라서, 논의의 간결함을 위해, 아래에서는 기술적 차이점을 중심으로 설명할 것이며, 중복되는 내용에 대한 설명은 생략할 것이다. 구체적으로, 도 4a 내지 도 6a 그리고 도 4b 내지 도 6b를 참조하여 설명한 공정 단계들은 이 실시예에서도 동일하다.
도 6a, 도 6b 및 도 11을 참조하면, 상기 제 2 마스크막(180)을 패터닝하여 섬 모양을 갖는 제 2 마스크 패턴(187)을 형성한다. 이어서, 상기 제 2 마스크 패턴(187)을 식각 마스크로 사용하여, 상기 예비 게이트막(250)을 패터닝함으로써, 도 11에 도시된 것처럼, 섬 모양을 가지면서 상기 셀 활성영역들의 상부에 배치되 는 메모리 셀 패턴들(300)을 형성한다. 이때, 도 6a를 참조하여 설명한 것처럼, 상기 메모리 셀 패턴들(300)은 상기 셀 활성영역의 상부에 배치되되, 그 폭(w2)은 상기 셀 활성영역의 폭(w1)보다 넓다. 또한, 도 6b를 참조하여 설명한 것처럼, 상기 제 2 마스크막(180) 및 상기 예비 게이트막(250)은 상기 주변 영역에서 제거되어, 상기 제 1 마스크 패턴(145)의 상부면이 노출된다.
한편, 본 발명에 따르면, 상기 메모리 셀 패턴들(300)을 형성한 후, 상술한 게이트 산화 공정을 더 실시할 수도 있다. 이 실시예에 따르면, 상기 주변 영역은 상기 제 1 도전막에 의해 덮혀있기 때문에, 상기 게이트 산화 공정은 단지 셀 어레이 영역에 형성된 상기 메모리 셀 패턴들(300)에만 영향을 미친다.
도 12 내지 도 13을 참조하면, 상기 메모리 셀 패턴들(300)이 형성된 결과물을 이온 주입 마스크로 사용하여, 상기 셀 불순물 영역들(221)을 상기 셀 활성영역 내에 형성한다. 이어서, 상기 메모리 셀 패턴들(300)을 사이에 배치되는 분리 절연막 패턴(190)을 형성한다. 상기 분리 절연막 패턴(190)을 형성하는 단계는 도 8a를 참조하여 설명한 방법이 사용될 수 있다.
도 14를 참조하면, 상기 분리 절연막 패턴(190)이 형성된 결과물 상에 게이트 금속막 및 제 3 마스크막을 형성한 후, 상기 제 3 마스크막 및 상기 게이트 금속막을 패터닝하여, 상기 활성영역들을 가로지르면서 차례로 적층된 셀 게이트 전극(205) 및 제 3 마스크 패턴(215)을 형성한다. 이때, 상기 셀 게이트 전극들(205)은 그 하부의 메모리 셀 패턴들(300)의 셀 전극들(177)에 직접 접촉된다. 한편, 이 실시예에 따르면, 상기 주변 영역의 제 1 도전막은 상기 셀 게이트 전극(205)을 형성하는 공정에서 패터닝됨으로써, 주변 트랜지스터들의 게이트 전극으로 사용되는 주변 게이트 패턴을 형성할 수 있다.
본 발명에 따른 비휘발성 메모리 장치의 메모리 셀들은 서로 분리된 메모리 셀 패턴들을 구비한다. 이에 따라, 전하들의 수평적 확산에 따른 신뢰성의 저하는 예방될 수 있다. 또한, 본 발명에 따르면, 메모리 셀 패턴들은 소자분리막 패턴이 형성된 결과물 상에 형성되기 때문에, 식각 마스크의 제거 공정에서 전하 트랩 패턴이 손상되는 문제는 예방될 수 있다.
Claims (20)
- 반도체기판의 소정영역에 배치되어, 셀 활성영역들과 주변 활성영역들을 한정하는 소자분리막 패턴들;상기 셀 활성영역들을 가로지르는 셀 게이트 전극들;상기 셀 게이트 전극들 각각과 상기 셀 활성영역들 각각의 사이에 개재되되, 상기 소자분리막 패턴들의 가장자리 상부로 연장되는 메모리 셀 패턴들; 및상기 메모리 셀 패턴과 상기 셀 활성영역 사이에 개재되는 터널 절연막을 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 메모리 셀 패턴들은 차례로 적층된 전하 트랩막, 블락킹 유전막 및 셀 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 2 항에 있어서,상기 전하 트랩막은 실리콘, 금속, 금속 실리사이드의 산화막들 및 질화막들, 그리고 다결정 실리콘 도트들 중의 적어도 한가지이고,상기 블락킹 유전막은 실리콘 질화막보다 큰 유전율을 갖는 절연성 물질들 중의 한가지이고,상기 셀 전극은 금속막, 금속 질화막, 금속 실리사이드 및 다결정 실리콘막 중의 적어도 한가지인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 2 항에 있어서,상기 터널 절연막은 실리콘 산화막이고,상기 전하 트랩막은 실리콘 질화막이고,상기 블락킹 유전막은 알루미늄 산화막이고,상기 셀 전극은 탄탈륨 질화막이고,상기 셀 게이트 전극은 차례로 적층된 텅스텐 질화막 및 텅스텐인 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 셀 게이트 전극들과 상기 소자분리막 패턴들 사이에 배치되어, 상기 메모리 셀 패턴들을 전기적으로 분리시키는 분리 패턴들을 더 포함하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 메모리 셀 패턴은 그 하부의 셀 활성영역보다 넓은 폭을 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 주변 활성영역들 각각을 가로지르는 주변 게이트 전극들; 및상기 주변 게이트 전극과 상기 주변 활성영역들 사이에 개재되는 주변 게이트 절연막을 더 포함하는 비휘발성 메모리 장치.
- 제 7 항에 있어서,상기 주변 게이트 전극은 다결정 실리콘막으로 형성되고,상기 주변 게이트 절연막과 상기 터널 절연막은 서로 다른 두께를 갖는 것을 특징으로 하는 비휘발성 메모리 장치.
- 셀 어레이 영역 및 주변회로 영역을 갖는 반도체기판의 소정영역에, 셀 활성영역들과 주변 활성영역들을 한정하는 소자분리막 패턴들을 형성하는 단계;상기 셀 활성영역들의 상부에 배치되어, 상기 소자분리막 패턴들의 가장자리를 덮는 예비 게이트 패턴들을 형성하는 단계;상기 예비 게이트 패턴들이 형성된 결과물 상에, 게이트 금속막을 형성하는 단계; 및상기 게이트 금속막 및 상기 예비 게이트 패턴들을 패터닝하여, 상기 소자분리막 패턴들을 노출시키면서 상기 셀 활성영역들을 가로지르는 셀 게이트 패턴들을 형성하는 단계를 포함하되,상기 셀 게이트 패턴들 각각은 상기 셀 활성영역 상에 배치되어 상기 소자분리막 패턴들의 가장자리를 덮는 메모리 셀 패턴들 및 상기 메모리 셀 패턴들을 연결하는 셀 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 예비 게이트 패턴들을 형성하기 전에,상기 소자분리막 패턴들이 형성된 결과물 전면에, 제 1 도전막을 형성하는 단계;상기 제 1 도전막을 패터닝하여, 상기 셀 어레이 영역을 노출시키면서 상기 주변회로 영역을 덮는 제 1 도전막 패턴을 형성하는 단계; 및상기 제 1 도전막 패턴이 형성된 결과물 상에, 예비 게이트막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 예비 게이트 패턴을 형성하는 단계는상기 예비 게이트막 상에, 상기 주변회로 영역을 노출시키면서 상기 셀 활성영역들의 상부에 배치되는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 예비 게이트막을 패터닝함으로써, 상기 주변회로 영역을 노출시키면서 상기 셀 활성영역들의 상부에 배치되는 상기 예비 게이트 패턴들을 형성하는 단계를 포함하되,상기 예비 게이트 패턴들은 상기 셀 활성영역보다 넓은 폭을 갖도록 형성되 는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 제 1 도전막을 형성하기 전에, 상기 셀 활성영역들 및 상기 주변 활성영역들의 상부면을 덮는 주변 게이트 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 12 항에 있어서,상기 제 1 도전막을 패터닝하는 단계는 상기 셀 활성영역에서 상기 주변 게이트 절연막을 제거하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 13 항에 있어서,상기 제 1 도전막 패턴을 형성한 후, 상기 주변 게이트 절연막이 제거된 상기 셀 활성영역 상에, 터널 절연막을 형성하는 단계를 더 포함하되,상기 주변 게이트 절연막 및 터널 절연막은 서로 다른 두께로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 예비 게이트 패턴은 차례로 적층된 전하 트랩막, 블락킹 유전막 및 셀 전극을 포함하되,상기 전하 트랩막은 실리콘, 금속, 금속 실리사이드의 산화막들 및 질화막들, 그리고 다결정 실리콘 도트들 중의 적어도 한가지로 형성되고,상기 블락킹 유전막은 실리콘 질화막보다 큰 유전율을 갖는 절연성 물질들 중의 한가지로 형성되고,상기 셀 전극은 금속막, 금속 질화막, 금속 실리사이드 및 다결정 실리콘막 중의 적어도 한가지로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 게이트 금속막을 형성하기 전에,상기 예비 게이트 패턴들이 형성된 결과물 상에, 분리 절연막을 형성하는 단계; 및상기 예비 게이트 패턴의 상부면이 노출될 때까지 상기 분리 절연막을 식각함으로써, 상기 예비 게이트 패턴들 사이에 배치되어 상기 소자분리막 패턴들을 덮는 분리 절연막 패턴들을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 16 항에 있어서,상기 셀 게이트 패턴들을 형성하는 단계는 상기 분리 절연막 패턴을 함께 패터닝하여 분리 패턴들을 형성하는 단계를 포함하되,상기 분리 패턴들은 상기 셀 게이트 전극의 아래에 배치되어 상기 메모리 셀 패턴들을 분리시키는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 10 항에 있어서,상기 셀 게이트 패턴들을 형성하는 단계는 상기 주변회로 영역에서 상기 게이트 금속막 및 상기 제 1 도전막을 차례로 패터닝하여, 상기 주변 활성영역의 상부를 가로지르는 주변 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 비휘발성 메모리 장치의 제조 방법.
- 제 18 항에 있어서,상기 셀 게이트 패턴들 및 상기 주변 게이트 패턴들을 마스크로 사용하여, 상기 셀 활성영역 및 상기 주변 활성영역에 불순물 영역들을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 셀 어레이 영역 및 주변회로 영역을 갖는 반도체기판의 소정영역에, 셀 활성영역들과 주변 활성영역들을 한정하는 소자분리막 패턴들을 형성하는 단계;상기 셀 활성영역들의 상부에 배치되어, 상기 소자분리막 패턴들의 가장자리를 덮는 메모리 셀 패턴들을 형성하는 단계;상기 메모리 셀 패턴들 사이에 배치되는 분리 절연막 패턴을 형성하는 단계;상기 분리 절연막 패턴이 형성된 결과물 상에, 게이트 금속막을 형성하는 단계; 및상기 게이트 금속막을 패터닝하여, 상기 메모리 셀 패턴들을 연결하면서 상기 셀 활성영역들을 가로지르는 셀 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060064518A KR100733055B1 (ko) | 2006-07-10 | 2006-07-10 | 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법 |
| US11/700,315 US7772639B2 (en) | 2006-07-10 | 2007-01-31 | Charge-trap nonvolatile memory devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060064518A KR100733055B1 (ko) | 2006-07-10 | 2006-07-10 | 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100733055B1 true KR100733055B1 (ko) | 2007-06-28 |
Family
ID=38373633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060064518A KR100733055B1 (ko) | 2006-07-10 | 2006-07-10 | 전하 트랩형 비휘발성 메모리 장치 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7772639B2 (ko) |
| KR (1) | KR100733055B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130104540A (ko) * | 2012-03-14 | 2013-09-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자의 제조방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020095355A (ko) * | 2001-06-14 | 2002-12-26 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| KR20050069144A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 비휘발성 메모리 소자 |
| KR20050106280A (ko) * | 2004-05-04 | 2005-11-09 | 삼성전자주식회사 | 리세스 채널을 가지는 선택 트랜지스터가 구비된 비휘발성메모리 소자 및 그 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100395759B1 (ko) * | 2001-07-21 | 2003-08-21 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| JP3637332B2 (ja) * | 2002-05-29 | 2005-04-13 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100504691B1 (ko) * | 2003-01-10 | 2005-08-03 | 삼성전자주식회사 | 전하저장절연막을 가지는 비휘발성 메모리 소자 및 그제조방법 |
| DE10332095B3 (de) | 2003-07-15 | 2005-01-20 | Infineon Technologies Ag | Halbleiterspeicher mit Charge-trapping-Speicherzellen |
| US7064032B2 (en) | 2003-07-25 | 2006-06-20 | Macronix International Co., Ltd. | Method for forming non-volatile memory cell with low-temperature-formed dielectric between word and bit lines, and non-volatile memory array including such memory cells |
| KR100597642B1 (ko) | 2004-07-30 | 2006-07-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
-
2006
- 2006-07-10 KR KR1020060064518A patent/KR100733055B1/ko active IP Right Grant
-
2007
- 2007-01-31 US US11/700,315 patent/US7772639B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020095355A (ko) * | 2001-06-14 | 2002-12-26 | 삼성전자 주식회사 | 반도체 장치 및 그 제조방법 |
| KR20050069144A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 비휘발성 메모리 소자 |
| KR20050106280A (ko) * | 2004-05-04 | 2005-11-09 | 삼성전자주식회사 | 리세스 채널을 가지는 선택 트랜지스터가 구비된 비휘발성메모리 소자 및 그 제조방법 |
Non-Patent Citations (3)
| Title |
|---|
| 1020020095355 |
| 1020050069144 |
| 1020050106280 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080006872A1 (en) | 2008-01-10 |
| US7772639B2 (en) | 2010-08-10 |
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|
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