KR20020095355A - 반도체 장치 및 그 제조방법 - Google Patents

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KR20020095355A KR1020010033549A KR20010033549A KR20020095355A KR 20020095355 A KR20020095355 A KR 20020095355A KR 1020010033549 A KR1020010033549 A KR 1020010033549A KR 20010033549 A KR20010033549 A KR 20010033549A KR 20020095355 A KR20020095355 A KR 20020095355A
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Abstract

반도체 장치 및 그 제조방법을 제공한다. 이 장치는 반도체 기판의 소정영역에 복수개의 활성영역을 한정하는 소자분리막이 배치되고, 소자분리막 상부를 복수개의 워드라인이 가로지른다. 각각의 워드라인 및 활성영역 사이에 게이트 패턴이 개재되고, 게이트 패턴 및 활성영역 사이에 터널산화막이 개재된다. 게이트 패턴은 차례로 적층된 부유게이트, 게이트 층간유전막 패턴 및 제어게이트 전극으로 구성되고, 소자분리막과 자기정렬된 측벽을 가진다. 소자분리막과 자기정렬된 측벽을 가지는 게이트 패턴을 형성하는 방법은, 먼저 반도체 기판 상에 게이트 절연막 및 게이트 물질막을 차례로 형성한다. 게이트 물질막 및 게이트 절연막을 차례로 패터닝하여 적어도 하나의 게이트 라인을 형성하고, 게이트 라인, 게이트 절연막 및 반도체 기판을 차례로 패터닝하여 게이트 라인을 가로지르는 트렌치를 형성한다. 마지막으로, 트렌치 내에 절연막을 채움으로써 소자분리막을 형성할 수 있다. 이와 달리, 게이트 물질막, 게이트 절연막 및 반도체 기판을 차례로 패터닝하여 반도체 기판의 소정영역에 적어도 하나의 활성영역을 한정하는 트렌치를 형성하고, 트렌치 내에 절연막을 채워 소자분리막을 형성한다. 이어서, 게이트 물질막 및 게이트 절연막을 차례로 패터닝하여 소자분리막에 자기정렬된 적어도 하나의 게이트 패턴을 형성한다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히, 부유게이트 또는 부유트랩을 가지는 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
도 1 및 도 2에 도시된 바와 같이 종래의 부유게이트를 가지는 비휘발성 메모리 셀은 차례로 적층된 부유게이트(110a), 게이트 층간유전막(118) 및 제어게이트 전극(116)으로 구성된 게이트 패턴을 포함한다. 이 메모리 장치의 셀어레이는 반도체 기판의 소정영역에 소자분리막(102)이 배치되어 활성영역을 한정한다. 제어게이트 전극(116) 및 게이트 층간유전막(118)은 상기 소자분리막(102)의 상부를 가로지르며 이웃한 메모리 셀과 접속된다. 상기 제어게이트 전극(116)과 상기 활성영역 사이에 부유게이트(110a)가 개재되고, 상기 부유게이트(110a) 및 상기 활성영역 사이에 터널산화막(104)이 개재된다. 상기 제어게이트 전극(116)들 사이의 활성영역에 불순물확산층(120)이 위치한다. 상기 게이트 패턴 측벽에 측벽스페이서(122)를 더 포함할 수 있다.
도시된 바와 같이, 종래의 비휘발성 메모리 장치의 부유게이트(110a)는 소자분리막(102)에 자기정렬된 하부 부유게이트(106a) 및 상기 하부 부유게이트(106a) 상부의 상부 부유게이트(108a)로 구성된다. 상기 상부 부유게이트(108a)는 상기 소자분리막(102) 상부까지 연장되어 상기 소자분리막(102)과 중첩되어 있다. 이는 비휘발성 메모리 소자의 커플링 비를 향상시키기 위하여 상기 부유게이트(108a) 및 상기 제어게이트 전극(116) 사이에 개재되는 게이트 층간유전막(118)의 면적을 넓히기 위함이다. 그러나, 소자분리막과 중첩된 부유게이트(108a)를 형성할 경우, 커플링비를 향상시킬 수 있으나 부유게이트(108a)들 사이의 공간을 확보하기 위하여 셀 어레이 면적이 넓혀야 하는 단점이 있다. 그 밖에, 제조공정 상에도 몇가지 문제점을 가진다.
도 3 내지 도 5는 도 1의 I-I'를 따라 취해진 종래의 부유게이트를 가지는 비휘발성 메모리 소자를 설명하기 위한 공정단면도들이다.
도 3을 참조하면, 반도체 기판(100)의 소정영역에 복수개의 활성영역을 한정하는 소자분리막(102)을 형성하고, 상기 소자분리막(102) 사이의 활성영역에 차례로 적층된 터널산화막(104) 및 하부 도전막 패턴(106)을 형성한다. 상기 소자분리막(102) 및 상기 하부 도전막 패턴(106)은 통상적으로 자기정렬 트렌치 소자분리 기술(self aligned trench isolation technology)를 사용하여 형성한다.
도 4를 참조하면, 상기 하부 도전막 패턴(106) 상에 상부 도전막 패턴(108)을 형성한다. 그 결과, 상기 활성영역에 상기 하부 도전막 패턴(106) 및 상기 상부 도전막 패턴(108)로 구성된 부유게이트 패턴(110)이 형성된다. 상기 상부 도전막 패턴(108)의 가장자리는 상기 소자분리막(102)과 중첩되고 그 측벽은 경사지게 형성한다. 이어서, 상기 반도체 기판의 전면에 게이트 층간유전막(112)을 콘포말하게 형성하고 계속해서, 게이트 도전막(114)을 형성한다.
도 5를 참조하면, 상기 게이트 도전막(114), 상기 게이트 층간유전막(112) 및 상기 부유게이트 패턴(110)을 차례로 패터닝하여 상기 소자분리막(102)을 가로지르는 제어게이트 전극(116) 및 상기 제어게이트 전극(116)에 자기정렬된 부유게이트(110a)를 형성한다. 상기 부유게이트(110a) 및 상기 제어게이트 전극(116) 사이에 게이트 층간유전막 패턴(118)이 개재된다. 이 과정에서, 상기 소자분리막(102)과 중첩된 부유게이트 패턴(110a)의 경사진 측벽은 상기 층간유전막(112)을 식각할 때 식각부담을 줄여주는 역할을 한다. 따라서, 상기 경사진 측벽을 형성하기 위하여 일정한 공간이 필요하기 때문에 셀 면적을 축소하는데 한계가 있다. 또한, 상기 부유게이트 패턴(110)의 형태에 따라서 커플링비가 달라지기 때문에 셀 어레이에서 커플링비의 산포가 넓은 단점이 있다.
본 발명의 목적은 상술한 문제점을 해결하기 위하여 소자분리막과 중첩되지 않고 소자분리막에 자기정렬된 부유게이트를 가지는 비휘발성 메모리 장치 및 그 제조방법을 제공하는데 있다. 이에 따라, 소자분리막의 폭이 좁고 커플링비의 산포가 좁은 셀 어레이를 가지는 비휘발성 메모리 장치 및 그 제조방법을 제공하는 데있다.
본 발명의 다른 목적은, 소자분리막에 자기정렬된 게이트 전극을 가지는 부유트랩형 비휘발성 메모리 장치 및 모스 트랜지스터를 제조하는 방법을 제공하는 데 있다.
도 1은 종래의 플레쉬 메모리 셀을 도시한 개략적인 평면도이다.
도 2 내지 도 5는 도 1의 I-I'를 따라 취해진 종래의 플레쉬 메모리 셀의 제조방법을 설명하기 위한 공정단면도들이다.
도 6은 본발명의 플레쉬 메모리 셀을 도시한 개략적인 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 반도체 장치의 단면도이다.
도 8 내지 도 1는 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 반도제 장치의 제조방법을 설명하기 위한 공정단면도들이다.
도 13 내지 도 16은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제2 실시예를 설명하기 위한 공정단면도들이다.
도 17 및 도 18은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제3 실시예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 공정단면도들이다.
도 19 내지 도 25는 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제4 실시예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 공정단면도들이다.
도 26 내지 도 28은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제5 실시예에따른 반도체 장치 및 그 제조방법을 설명하기 위한 공정단면도들이다.
도 29 및 도 30은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제6 실시예를 설명하기 위한 단면도들이다.
도 31은 본 발명의 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제7 실시예를 설명하기 위한 단면도이다.
도 32 내지 도 37은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제8 실시예에 따른 반도체 장치 및 그 제조방법을 설명하기 위한 공정단면도들이다.
도 38 내지 도 40은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제9 실시예를 설명하기 위한 공정단면도들이다.
도 41은 본 발명에 따른 모스 트랜지스터를 설명하기 위한 개략적인 평면도이다.
도 42 내지 도 45는 도 41의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 제10 실시예를 설명하기 위한 공정단면도들이다.
도 46 내지 도 48은 도 41의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 제11 실시예를 설명하기 위한 공정단면도들이다.
※ 도면의 주요부분에 대한 부호의 설명 ※
200, 300: 반도체 기판202,302: 터널산화막
204,304: 제1 도전막206,306: 게이트 층간유전막
208,308: 제2 도전막210: 하드마스크막
212,322a,330a,352a: 소자분리막214,320: 활성영역
216,318: 트렌치G: 게이트 패턴
220: 불순물확산층222,236,242,314: 측벽스페이서
236: 블로킹절연막234,338: 유전물질막
238,324: 그루브240: 제3 도전막
310: 게이트 라인328: 포토레지스트 패턴
224,316,322,330,342,348,352: 층간절연막
226,240a,326,334,350: 워드라인
상기 목적들을 달성하기 위하여 본 발명은 반도체 장치를 제공한다. 이 장치는 반도체 기판의 소정영역에 배치되어 복수개의 활성영역을 한정하는 소자분리막 및 상기 활성영역들의 상부를 나란히 가로지르는 복수개의 워드라인을 포함한다. 상기 워드라인 및 상기 활성영역 사이에 게이트 패턴이 개재되고, 상기 게이트 패턴 및 상기 활성영역 사이에 터널산화막이 개재된다. 상기 게이트 패턴은 상기 소자분리막과 자기정렬된 측벽을 가지고 있다. 상기 게이트 패턴은 상기 터널산화막 상에 차례로 적층된 부유게이트, 게이트 층간유전막 및 제어게이트 전극을 포함한다.
상기 목적들을 달성하기 위하여 본 발명은 반도체 장치의 제조방법을 제공한다. 이 방법은, 반도체 기판의 소정영역에 복수개의 활성영역을 한정하는 소자분리막 및 상기 소자분리막에 자기정렬된 적어도 하나의 게이트 패턴을 형성한다. 이어서, 상기 게이트 패턴 상에 상기 활성영역을 가로질러 상기 소자분리막과 중첩되는 도전막 패턴을 형성한다.
본 발명의 일 실시예에서 상기 소자분리막 및 상기 게이트 패턴을 형성하는 방법은 반도체 기판 상에 게이트 절연막 및 게이트 물질막을 차례로 형성하는 단계를 포함한다. 상기 게이트 물질막 및 게이트 절연막을 차례로 패터닝하여 적어도 하나의 게이트 라인을 형성한다. 계속해서, 상기 게이트 라인, 상기 게이트 절연막 및 상기 반도체 기판을 차례로 패터닝하여 상기 게이트 라인을 가로지르는 트렌치를 형성함과 동시에 상기 트렌치에 의해 분리된 게이트 패턴을 형성한다. 마지막으로, 상기 트렌치 내에 절연막을 채움으로써 소자분리막을 형성할 수 있다.
본 발명의 다른 실시예에서 상기 소자분리막 및 상기 게이트 패턴을 형성하는 방법은 반도체기판 상에 게이트 절연막 및 게이트 물질막을 차례로 형성하는 단계를 포함한다. 상기 게이트 물질막, 상기 게이트 절연막 및 상기 반도체 기판을 차례로 패터닝하여 상기 반도체 기판의 소정영역에 적어도 하나의 활성영역을 한정하는 트렌치를 형성하고, 상기 트렌치 내에 절연막을 채워 소자분리막을 형성한다. 이어서, 상기 게이트 물질막 및 상기 게이트 절연막을 차례로 패터닝하여 상기 활성영역의 소정영역 상에 위치하되, 상기 소자분리막과 자기정렬된 측벽을 가지는 게이트 패턴을 적어도 하나 형성한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 6은 본 발명에 따른 반도체 장치를 도시하는 평면도이다.
도 7은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6 및 도 7을 참조하면, 반도체 기판(100)의 소정영역에 배치된 소자분리막(212,418)의 상부를 복수개의 워드라인(WL)이 가로지른다. 상기 소자분리막(212,418)은 복수개의 활성영역(214)을 한정한다. 상기 활성영역(214) 및 상기 워드라인(WL) 사이에 게이트 패턴(G)들이 개재된다. 상기 게이트 패턴(G)은 차례로 적층된 부유게이트(204a), 게이트 층간유전막 패턴(206a) 및 제어게이트 전극(208a)을 포함한다. 도시된 바와 같이 상기 게이트 패턴(G)은 상기 소자분리막(212,418)에 자기정렬된 측벽을 가지고 상기 활성영역(214) 상에 배치되고, 상기 워드라인(WL)은 상기 소자분리막(212,418)으로 분리된 상기 게이트 패턴(G)들을 연결한다. 따라서, 종래 기술과는 달리 상기 소자분리막(212,418)으로 분리된 부유게이트들이 단락(short)될 우려가 없다. 따라서, 상기 소자분리막(212,418)의 선폭을 줄일 수 있다. 상기 활성영역(214) 및 상기 게이트 패턴(G)들 사이에 터널산화막(202)이 개재된다. 상기 게이트 패턴(G)들 사이의 갭영역은 층간절연막(224)로 채워져있다. 상기 워드라인(WL)은 상기 게이트 패턴(G)들의 제어게이트 전극(208a)과 접속하여 상기 각각의 게이트 패턴(G)을 연결한다. 게이트 패턴(G)의 측벽에 도시된 측벽스페이서(222)는 주변회로에 이중구조의 불순물확산층을 형성하는 과정에서 함께 형성되는 것으로써, 경우에 따라 형성되지 않을 수도 있다.
도 8 내지 도 12는 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정단면도들이다.
도 8을 참조하면, 반도체 기판(200) 상에 터널산화막(202), 제1 도전막(204), 층간유전막(206), 제2 도전막(208) 및 하드마스크막(210)을 차례로 형성한다. 상기 터널산화막(202)은 열산화막으로 20Å 내지 200Å 두께로 형성하는 것이 바람직하다. 상기 제1 도전막(204) 및 상기 제2 도전막(208)은 폴리실리콘막으로써 200Å 내지 5000Å의 두께로 형성하는 것이 바람직하다. 상기 층간유전막(206)은 고유전율을 가지는 물질막으로써, 예컨대, ONO(oxide-nitride-oxide)막으로 형성하는 것이 바람직하다. 상기 하드마스크막(210)은 반도체 기판(200)에 대하여 식각선택비를 가지는 절연막으로써, 예컨대, 200Å 내지 5000Å 두께의 실리콘질화막으로 형성하는 것이 바람직하다. 또한, 상기 실리콘 질화막의 상부에 실리콘 산화막을 더 포함할 수도 있다.
도 9를 참조하면, 상기 하드마스크막(210), 상기 제2 도전막(208), 상기 게이트 층간유전막(206), 상기 제1 도전막(204), 상기 터널산화막(202) 및 상기 반도체 기판(200)을 차례로 패터닝한다. 그 결과, 상기 반도체 기판(200)의 소정영역에 복수개의 활성영역(214)을 한정하는 트렌치(216)가 형성되고, 상기 활성영역(214) 상에 적층패턴(218) 및 하드마스크막 패턴(도시안함)이 형성된다. 이어서, 상기 반도체 기판(200)의 전면에 상기 트렌치(216)를 채우는 절연물질을 형성한 후 평탄화식각하여 상기 하드마스크막 패턴을 노출시킨다. 상기 하드마스크막 패턴 사이의 절연물질을 리세스 시키어 소자분리막(212)를 형성하고 상기 하드마스크막 패턴을 제거한다. 그 결과, 도시된 바와 같이 상기 적층패턴(218)은 상기 소자분리막(212)에 대하여 자기정렬된 측벽을 가진다.
도 10을 참조하면, 상기 적층패턴(218)을 패터닝하여 상기 각각의 활성영역(214) 상에 상기 소자분리막(212)에 자기정렬된 복수개의 게이트 패턴(G)을 형성한다. 상기 게이트 패턴(G)은 차례로 적층된 부유게이트(204a), 게이트 층간유전막 패턴(206a) 및 제어게이트 전극(208a)로 구성된다. 이 때, 상기 부유게이트(204a)는 상기 제1 도전막(204)로 이루어지고, 상기 게이트 층간유전막 패턴(206a)은 상기 게이트 층간유전막(206)으로 이루어진다. 또한, 상기 제어게이트 전극(208a)은 상기 제2 도전막(208)로 이루어진다.
도 11을 참조하면, 상기 게이트 패턴(G)들 사이의 활성영역에 불순물을 주입하여 불순물확산층(230)을 형성한다. 도 11에 도시된 측벽스페이서(222)는 주변회로 영역에 이중구조의 불순물확산층을 형성하는 과정에서 함께 형성된다. 따라서, 주변회로 영역에 이중구조의 불순물확산층을 형성하지 않을 경우, 상기 측벽스페이서(222) 또한 형성하지 않을 수도 있다.
도 12를 참조하면, 상기 불순물 확산층(230)이 형성된 반도체 기판(200) 전면에 상기 게이트 패턴(G)들 사이의 갭영역을 채우는 층간절연막(224)을 형성한다. 상기 층간절연막(224)는 유전율이 낮은 물질막으로써, 예컨대 실리콘산화막으로 형성하는 것이 바람직하다.
이어서, 상기 층간절연막(224)의 상부를 패터닝하여 상기 소자분리막(212)을 가로질러 상기 게이트 패턴(G)들의 제어게이트 전극(208a)을 노출시키는 그루브(도시안함)를 형성한다. 계속해서, 상기 그루브를 채우는 제3 도전막을 형성하고 평탄화하여 워드라인(도 7의 226)을 형성한다. 상기 제3 도전막은 전기전도성이 우수한 도전막으로써, 예컨대, 텅스텐(W-based) 또는 구리(Cu- based)를 포함하는 도전막으로 형성하는 것이 바람직하다. 또한, 상기 제3 도전막은 하부의 물질막과의 접착성 향상 및 산화를 방지를 위하여 층간금속막을 포함하는 것이 바람직하다. 상기 층간금속막은 티타늄(Ti) 또는 티타늄질화막(TiN)으로 형성하는 것이 바람직하다.
도 13 내지 도 16은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제2 실시예를 설명하기 위한 공정단면도들이다.
제2 실시예에서 소자분리막(212) 및 게이트 패턴(G)를 형성하는 과정은 상술한 제1 실시예의 도 8 내지 도 10에서 설명된 것과 동일하다.
이어서, 도 13에 도시된 바와 같이, 상기 게이트 패턴(G)들 사이의 활성영역에 불순물확산층(220)을 형성한다. 계속해서, 상기 게이트 패턴(G)들의 측벽에 희생스페이서(228)을 형성한다. 상기 희생스페이서(228)은 게이트 패턴(G)의 측벽이 산화되는 것을 방지할 수 있는 막으로써, 예컨대, 실리콘질화막으로 얇게 형성하는 것이 바람직하다. 상기 희생스페이서(228)이 형성된 반도체 기판(200)에 열산화 공정을 실시하여 상기 게이트 패턴(G)들 사이의 활성영역에 블로킹산화막(232)을 형성한다. 상기 희생스페이서(228)는 상기 열산화공정이 실시되는 동안 상기 게이트 패턴(G)들의 측벽이 산화되는 것을 방지하는 역할을 한다. 그 결과, 이후 공정에서형성될 측벽스페이서와 부유게이트 사이의 정전용량이 낮아지는 것을 방지할 수 있다.
도 14를 참조하면, 상기 희생스페이서(228)을 제거하고 상기 반도체 기판(200)의 전면에 유전물질막(234)을 콘포말하게 형성한다. 상기 유전물질막(234)은 유전률이 높은 물질막으로써, 예컨대, ONO(oxide-nitrid-oxide)막으로 형성하는 것이 바람직하다. 이어서, 상기 유전물질막(234)에 의해 덮힌 상기 게이트 패턴(G)들의 측벽에 측벽스페이서(236)을 형성한다. 상기 측벽스페이서(236)는 도전성 물질막으로써, 예컨대 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 측벽스페이서(236)는 상기 블로킹절연막(232) 상부에 형성된다.
도 15를 참조하면, 상기 반도체 기판(200)의 전면에 상기 게이트 패턴(G) 사이의 갭영역을 채우는 층간절연막(224)을 형성한다. 이어서, 상기 층간절연막(224)의 상부 및 상기 게이트 패턴(G)들 상부의 유전물질막(234)을 제거하여 상기 게이트 패턴(G)들을 노출시키는 그루브(238)를 형성한다. 상기 그루브(238)는 상기 소자분리막(212)을 가로지르며 상기 게이트 패턴(G)들의 제어게이트 전극(208a) 및 상기 측벽스페이서(236)을 노출시킨다. 이에 따라, 상기 게이트 패턴(G)의 측벽 및 상기 측벽스페이서(236) 사이에 게이트 측벽유전막(234a)이 잔존한다.
도 16을 참조하면, 상술한 제1 실시예와 마찬가지 방법으로 상기 그루브(238) 내에 제3 도전막을 채워 워드라인(WL)을 형성한다. 도시된 바와 같이 상기 워드라인(226)은 상기 제어게이트 전극(208a) 및 상기 측벽스페이서(236)에공통으로 연결된다. 따라서, 상기 게이트 층간유전막(206a) 및 상기 부유게이트(204a)를 덮고 있는 게이트 측벽유전막(234a)이 커플링비에 관계되므로 높은 커플링비을 얻을 수 있다.
도 17 및 도 18은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제3 실시예를 설명하기 위한 단면도들이다.
이 실시예에서 소자분리막(212)을 형성하는 과정은 상술한 제1 실시예의 도 8 및 도 9와 동일하다.
도 17을 참조하면, 반도체 기판(200)의 소정영역에 복수개의 활성영역(214)을 한정하는 소자분리막(212)이 배치되고, 상기 활성영역(214) 상에 상기 소자분리막(212)에 자기정렬된 적층패턴(218)이 형성된다. 상기 적층패턴(218)은 차례로 적층된 제1 도전막(204), 게이트 층간유전막(206) 및 제2 도전막(208)으로 구성되고, 상기 활성영역(214) 및 상기 적층패턴(218) 사이의 활성영역에 터널산화막(202)이 개재된다. 이어서, 상기 반도체 기판(200)의 전면에 제3 도전막(240)을 형성한다. 상기 제3 도전막(240)은 상술한 제1 실시예의 워드라인(도 7의 WL)과 동일한 물질막으로 형성할 수 있다.
도 18을 참조하면, 상기 제3 도전막(240), 상기 제2 도전막(208), 상기 게이트 층간유전막(206), 상기 제1 도전막(204)을 차례로 패터닝하여 상기 각각의 활성영역(214) 상에 상기 소자분리막(212)에 자기정렬된 복수개의 게이트 패턴(G)을 형성한다. 이와 동시에, 상기 소자분리막(212)의 상부를 가로질러 상기 게이트 패턴(G)들과 접속된 워드라인(WL)을 형성한다. 상기 워드라인(WL)은 상기 제3 도전막(240)으로 이루어 진다. 상기 게이트 패턴(G)은 차례로 적층된 부유게이트(204a), 게이트 층간유전막 패턴(206a) 및 제어게이트 전극(208a)으로 구성된다. 상기 부유게이트(204a)는 상기 제1 도전막(204)으로 이루어 지고, 상기 게이트 층간유전막 패턴(206a)은 상기 게이트 층간유전막(206)으로 이루어진다. 또한, 상기 제어게이트 전극(208a)은 상기 제2 도전막(208)으로 이루어 진다. 계속해서, 상기 게이트 패턴(G)들 사이의 활성영역(214)에 불순물을 주입하여 불순물 확산층(120)을 형성한다. 도시된 것과 같이, 상기 게이트 패턴(G)들의 측벽에 측벽스페이서(242)가 형성된다. 상기 측벽스페이서(242)는 주변회로에 이중구조의 불순물확산층을 형성하는 과정에서 형성되는 것으로, 경우에 따라 형성되지 않을 수도 있다.
도 19 내지 도 25는 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제4 실시예를 설명하기 위한 공정단면도들이다.
도 19 및 도 20을 참조하면, 반도체 기판(300) 상에 터널산화막(302), 제1 도전막(304), 게이트 층간유전막(306) 및 제2 도전막(308)을 차례로 형성한다. 상기 터널산화막(302), 제1 도전막(304), 게이트 층간유전막(306) 및 제2 도전막(308)은 상술한 제1 실시예와 동일한 물질막으로 형성할 수 있다. 이어서, 상기 제2 도전막(308), 상기 층간유전막(306) 및 상기 제1 도전막(304)을 차례로 패터닝하여 복수개의 나란한 게이트 라인(310)을 형성한다.
도 21 및 도 22를 참조하면, 상기 게이트 라인(310)들 사이의 반도체 기판(300)에 불순물을 주입하여 불순물확산층(312)을 형성한다. 계속해서, 상기 게이트 라인(310)들의 측벽에 측벽스페이서(314)를 형성한다. 경우에 따라서, 상기 측벽스페이서(314)는 형성하지 않을 수 있다. 이어서, 상기 반도체 기판(300)의 전면에 상기 게이트 라인(310)들 사이의 갭영역을 채우는 제1 층간절연막(316)을 형성한다. 상기 층간절연막(316)은 실리콘산화막으로 형성하는 것이 바람직하다.
도 23을 참조하면, 상기 제1 층간절연막(316), 상기 게이트 라인(310) 및 상기 반도체 기판(300)을 차례로 패터닝하여 복수개의 활성영역(320)을 한정하는 트렌치(318)를 형성함과 동시에 상기 활성영역(320) 상에 상기 트렌치(318)에 의해 분리된 게이트 패턴(G)을 형성한다. 상기 게이트 패턴(G)는 차례로 적층된 부유게이트(304a), 게이트 층간 유전막 패턴(306a) 및 제어게이트 전극(308a)로 구성된다. 상기 부유게이트(304a)는 상기 제1 도전막(304)으로 이루어지고, 상기 게이트 층간유전막 패턴(306a)은 상기 게이트 층간유전막(306)으로 이루어진다. 또한, 상기 제어게이트 전극(308a)은 상기 제2 도전막(308)으로 이루어진다. 이어서, 상기 반도체 기판(300)의 전면에 상기 게이트 패턴(G)들 사이의 갭영역을 채우는 제2 층간절연막(322)을 형성한다. 상기 트렌치(318) 내에 채워진 제2 층간절연막(322)은 소자분리막(212)에 해당한다.
도 24 및 25를 참조하면, 상기 제2 층간절연막(322) 및 상기 제1 층간절연막(316)을 차례로 패터닝하여 상기 소자분리막(322a)의 상부를 가로지르며 상기 게이트 전극(G)들의 제어게이트 전극(308a)을 노출시키는 그루브(324)를 형성한다. 이어서, 상술한 제1 실시예와 동일한 방법으로 상기 그루브(324) 내에 제3 도전막을 채워 상기 소자분리막(322a)을 가로질러 상기 제어게이트 전극(308a)과접속하는 워드라인(326)을 형성한다.
도 26 내지 도 28은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제5 실시예를 설명하기 위한 공정단면도들이다.
이 실시예서 에서 게이트 라인(310), 불순물 확산층(312) 및 측벽스페이서(314)를 형성하는 과정은 상술한 제4 실시예의 도 19 내지 도 21과 동일하다.
도 26을 참조하면, 상기 게이트 라인(310), 상기 불순물 확산층(312) 및 상기 측벽스페이서(314)가 형성된 반도체 기판(300)의 전면에 포토레지스트를 형성한다. 이어서, 상기 포토레지스트를 패터닝하여 상기 게이트 라인(310)을 가로질러 상기 게이트 라인(310) 및 상기 게이트 라인(310) 사이의 반도체 기판(300)을 노출시키는 포토레지스트 패턴(328)을 형성한다. 계속해서, 상기 포토레지스트 패턴(328)을 식각마스크로 사용하여 상기 게이트 라인(310), 상기 터널산화막(302) 및 상기 반도체 기판(300)을 차례로 패터닝하여 복수개의 활성영역(320)을 한정하는 트렌치(318)을 형성함과 동시에 상기 각각의 활성영역(320) 상에 상기 트렌치(318)에 의해 분리된 복수개의 게이트 패턴(G)를 형성한다. 상기 게이트 패턴(G)는 차례로 적층된 부유게이트(304a), 게이트 층간유전막(306a) 및 제어게이트 전극(308a)로 구성된다. 이어서, 상기 포토레지스트 패턴(328)을 제거한다.
도 27을 참조하면, 상기 결과물 전면에 상기 게이트 패턴(G)들 사이의 갭영역 및 상기 트렌치(318)를 채우는 층간절연막(330)을 형성한다. 상기 트렌치(318) 내에 채워진 층간절연막(330)은 소자분리막(212)에 해당한다.
도 28을 참조하면, 상술한 제4 실시예와 동일한 방법으로 상기 층간절연막(330)을 패터닝하여 상기 소자분리막(212)의 상부를 가로지르며 상기 게이트 전극(G)들의 제어게이트 전극(308a)들을 노출시키는 그루브를 형성한다. 이어서, 상기 그루브 내에 제3 도전막을 채워 상기 소자분리막(212)을 가로질러 상기 제어게이트 전극(308a)과 접속하는 워드라인(WL)을 형성한다.
도 29 및 도 30은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제6 실시예를 설명하기 위한 공정단면도들이다.
도 29를 참조하면, 반도체 기판(300) 상에 게이트 라인(310)을 형성하는 방법은 도 19 및 도 20에서 설명한 본 발명의 제4 실시예와 동일하다. 이어서 상기 게이트 라인(310)들 사이의 반도체 기판에 블로킹산화막(336)을 형성한다. 상기 블로킹산화막(336)을 형성하는 방법은 도 13 및 도 14에서 설명한 제2 실시예와 유사하다. 즉, 상기 게이트 라인(310)의 측벽에 얇은 희생스페이서(도 13의 228)를 형성하고, 상기 반도체 기판(300)에 열산화 공정을 실시하여 상기 게이트 라인(310)들 사이의 반도체 기판(300)에 블로킹산화막(336)을 형성한다.
이어서, 상기 희생스페이서를 제거하고, 상기 반도체 기판(300)의 전면에 유전물질막(338)을 콘포말하게 형성한다. 상기 유전물질막(338)은 유전률이 높은 물질막으로써, 예컨대, ONO(oxide-nitride-oxide)막으로 형성하는 것이 바람직하다. 계속해서, 상기 유전물질막(338)으로 덮힌 상기 게이트 라인(310)의 측벽에 측벽스페이서(340)를 형성한다. 상기 측벽스페이서(340)는 도전막으로써, 예컨대, 폴리실리콘막으로 형성하는 것이 바람직하다.
도 30을 참조하면, 이후 공정은 도 22 내지 도 25에서 설명한 제4 실시예와 유사하다. 즉, 상기 게이트 라인(310) 사이의 갭영역에 절연물질을 채워 제1 층간절연막(342)을 형성한다. 이어서, 상기 반도체 기판(300)에 복수개의 활성영역(344)을 한정하는 트렌치(346)를 형성함과 동시에 상기 각각의 활성영역(344) 상에 복수개의 게이트 패턴(G)를 형성한다. 계속해서, 상기 결과물 전면에 상기 트렌치(346) 및 상기 게이트 패턴(G)들 사이의 갭영역을 채우는 제2 층간절연막(348)을 형성하고, 상기 제2 층간절연막(348) 및 상기 제1 층간절연막(342)을 패터닝하여 그루브를 형성한다. 이어서 상기 그루브 내에 도전막을 채워 워드라인(WL)을 형성한다. 상기 그루브 및 상기 워드라인(WL)은 상술한 제4 실시예와 동일한 방법을 사용하여 형성한다. 상기 트렌치(346) 내에 형성된 제2 층간절연막(348)은 소자분리막(212)에 해당한다.
도 31은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제7 실시예를 설명하기 위한 단면도이다.
이 실시예에서, 게이트 라인, 블로킹절연막, 유전물질막, 측벽스페이서를 형성하는 방법은 도 19 및 도 20에서 설명한 제4 실시예 및 도 29에서 설명한 제6 실시예와 동일하다. 이후 공정은 도 26 및 도 27에서 설명한 제5 실시예와 유사한 방법으로 포토레지스트 패턴(도 26의 328)을 형성하고, 트렌치(346)를 형성한 후 상기 포토레지스트 패턴을 제거한다. 이어서, 상기 트렌치(346) 내에 절연물질을 채워 층간절연막(352)을 형성한다. 상기 트렌치(346) 내에 형성된 상기 층간절연막(352)은 소자분리막(212)에 해당한다. 계속해서, 상기 소자분리막(212)를 가로지르며 게이트 패턴(G)들과 접속하는 워드라인(WL)을 형성한다. 상기 워드라인(WL)은 상기 게이트 패턴(G)의 제어게이트 전극(308a) 및 상기 측벽스페이서(340)에 공통으로 접속한다.
상술한 본 발명은 게이트 패턴이 소자분리막에 자기정렬되어 형성되고 상기 소자분리막에 의해 분리된 게이트 패턴들을 워드라인으로 연결한다. 따라서, 종래 기술에 비하여 소자 분리가 용이하기 때문에 셀 어레이의 면적을 현저히 줄일 수 있다. 본 발명의 기술은 부유게이트를 가지는 비휘발성 메모리 장치 뿐만 아니라 다른 반도체 장치에 적용할 수도 있다.
도 32 내지 37은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제8 실시예를 설명하기 위한 공정단면도들이다.
도 32를 참조하면, 반도체 기판(400) 상에 게이트 절연막(402) 및 게이트 도전막(404)를 차례로 형성한다. 상기 게이트 절연막(402)은 복수개의 절연막을 적층하여 형성하고, 트랩밀도가 높은 절연막을 적어도 하나 포함한다. 예컨대, 상기 게이트 절연막(402)는 ONO(oxide-nitride-oxide)막으로 형성하는 것이 바람직하다. 상기 게이트 도전막(404)는 폴리실리콘막으로 형성하는 것이 바람직하다.
도 33을 참조하면, 상기 게이트 도전막(404) 및 상기 게이트 절연막(402)를 차례로 패터닝하여 복수개의 나란한 게이트 라인(406)을 형성한다.
도 34를 참조하면, 상기 게이트 라인(406) 사이의 반도체 기판(400) 내에 불순물을 주입하여 불순물확산층(408)을 형성한다. 상기 게이트 라인(406)의 측벽에 형성된 측벽스페이서(410)는 주변회로에 이중구조의 불순물 확산층을 형성하는 과정에서 함께 형성된다. 따라서, 상기 측벽스페이서(410)은 형성하지 않을 수도 있다.
도 35를 참조하면, 상기 결과물 전면에 상기 게이트 라인(406) 사이의 갭영역을 채우는 제1 층간절연막(412)을 형성한다. 상기 제1 층간절연막(412)은 실리콘산화막으로 형성하는 것이 바람직하다.
도 36을 참조하면, 상기 제1 층간절연막(412), 상기 게이트 라인(406) 및 상기 반도체 기판(400)을 차례로 패터닝하여 복수개의 활성영역(414)을 한정하는 트렌치(416)를 형성함과 동시에 상기 각각의 활성영역(414) 상에 상기 트렌치(416)에 의해 분리된 복수개의 게이트 패턴(G)을 형성한다. 상기 게이트 패턴(G)은 차례로 적층된 전하저장층(402a) 및 게이트 전극(404a)을 포함한다. 상기 전하저장층(402a)은 상기 트렌치(416)에 의해 분리된 게이트 절연막(402)으로 이루어지고, 상기 게이트 전극(404a)은 상기 게이트 도전막(404)으로 이루어진다. 이어서, 상기 결과물 전면에 상기 트렌치(416) 및 상기 게이트 패턴(G)들 사이의 갭영역을 채우는 제2 층간절연막(418)을 형성한다. 상기 트렌치(416) 내의 상기 제2 층간절연막은 소자분리막(418a)에 해당한다.
도 37을 참조하면, 상기 제2 층간절연막(418) 및 상기 제1 층간절연막(412)을 차례로 패터닝하여 상기 소자분리막(418a)의 상부를 가로질러 상기 게이트 패턴(G)들의 게이트 전극(404a)을 노출시키는 그루브를 형성한다. 이어서, 상기 그루브 내에 도전물질을 채워 워드라인(WL)을 형성한다.
도 38 내지 40은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제9 실시예를 설명하기 위한 공정단면도들이다.
도 38을 참조하면, 상술한 제8 실시예에서 설명한 것과 같이 도 32 내지 도 34 과정을 진행하여 반도체 기판(400)에 복수개의 게이트 라인(도 33의 406)을 형성하고, 상기 게이트 라인 사이의 반도체 기판(400) 내에 불순물확산층(408)을 형성한다. 또한, 상기 게이트 라인의 측벽에 측벽스페이서(도 34의 408)를 더 형성할 수도 있다. 이어서, 상기 반도체 기판(400)의 전면에 포토레지스트를 형성한다. 계속해서, 상기 포토레지스트를 패터닝하여 포토레지스트 패턴(422)을 형성한다. 상기 포토레지스트 패턴(422)은 상기 게이트 라인을 가로질러 상기 게이트 라인 및 상기 게이트 라인들 사이의 반도체 기판(400)을 노출시킨다. 상기 포토레지스트 패턴(422)을 식각마스크로 사용하여, 상기 게이트 라인 및 상기 반도체 기판(400)을 차례로 패터닝하여 복수개의 활성영역(414)을 한정하는 트렌치(416)를 형성함과 동시에 상기 각각의 활성영역(414) 상에 상기 트렌치(416)에 의해 분리된 복수개의 게이트 패턴(G)을 형성한다. 상기 게이트 패턴(G)은 차례로 적층된 전하저장층(402a) 및 게이트 전극(404a)를 포함한다. 이어서, 상기 포토레지스트 패턴(422)를 제거한다.
도 39를 참조하면, 상기 결과물 전면에 상기 게이트 패턴(G)들 사이의 갭영역을 채우는 층간절연막(424)을 형성한다. 상기 트렌치(416) 내의 상기 층간절연막(424)은 소자분리막(424a)에 해당한다.
도 40을 참조하면, 상기 층간절연막(424)을 패터닝하여 상기 소자분리막(424a)의 상부를 가로지르고 상기 게이트 패턴(G)들의 게이트전극(404a)을 노출시키는 그루브를 형성한다. 이어서, 상기 그루브 내에 도전막을 채워 워드라인(420)을 형성한다. 상기 도전막은 산화방지 및 상기 층간절연막(242)과의 접착성을 향상시키기 위하여 층간금속막 및 도전막을 적층하여 형성하는 것이 바람직하다.
본 발명은 일반적인 모스 트랜지스터를 제조하는 방법에도 적용할 수 있다.
도 41은 일반적인 모스 트랜지스터를 나타내는 평면도이다.
도 41을 참조하면, 일반적인 모스 트랜지스터는 반도체 기판의 소정영역에 소자분리막(516a, 522a)이 배치되어 활성영역(512)을 한정한다. 상기 활성영역(512) 상에 차례로 적층된 게이트 패턴(G) 및 도전막 패턴(518)이 위치한다. 상기 게이트 패턴(G)은 상기 소자분리막(516a, 522a)과 자기정렬된 측벽을 가진다. 또한, 상기 도전막 패턴(518)은 상기 소자분리막 상부까지 연장되어 있다.
도 42 내지 도 45는 도 41의 Ⅲ-Ⅲ'을 따라 취해진 본 발명의 제10 실시예를 설명하기 위한 공정단면도이다.
도 42를 참조하면, 반도체 기판(500) 상에 게이트 절연막(502) 및 게이트 도전막(504)를 차례로 형성한 후, 패터닝하여 게이트 라인(506)을 형성한다. 상기 게이트 라인(506) 양측의 반도체 기판(500)에 불순물을 주입하여 불순물확산층(508)을 형성한다.
도 43을 참조하면, 상기 반도체 기판(500)의 전면에 포토레지스트를 형성한 후 패터닝하여 상기 게이트 라인(506)을 가로질러 상기 게이트 라인(506) 및 상기 불순물확산층(508)을 덮는 포토레지스트 패턴(510)을 형성한다. 상기 포토레지스트패턴(510)을 식각마스크로 사용하여, 상기 게이트 라인(506) 및 상기 반도체 기판(500)을 차례로 패터닝하여 활성영역(512)을 한정하는 트렌치(514)를 형성함과 동시에 상기 트렌치(514) 사이의 활성영역에 상기 트렌치(514)에 의해 고립된 게이트 패턴(G)를 형성한다. 상기 게이트 패턴(G)은 상기 트렌치(514)에 의해 고립된 상기 게이트 라인(506)으로 이루어진다. 이어서, 상기 포토레지스트 패턴(510)을 제거한다.
도 44를 참조하면, 상기 반도체 기판(500)의 전면에 상기 트렌치(514)를 채우는 층간절연막(516)을 형성한다. 상기 트렌치(514) 내의 층간절연막은 소자분리막(516a)에 해당한다.
도 45를 참조하면, 상기 층간절연막(516)을 패터닝하여 상기 게이트 패턴(G)의 상부를 노출시키며 상기 소자분리막(516a) 상부까지 연장된 그루브를 형성한다. 이어서, 상기 그루브 내에 도전막을 채워 도전막 패턴(518)을 형성한다. 상기 도전막 패턴(518)은 트랜지스터의 게이트 전극을 구성한다.
도 46 내지 도 48은 도 41의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 제11 실시예를 설명하기 위한 공정단면도들이다.
도 46을 참조하면, 도 42에서 설명한 제10 실시예와 유사하게 반도체 기판(500) 상에 게이트 라인(506) 및 상기 게이트 라인(506) 양측의 반도체 기판(500)에 불순물확산층(508)을 형성한다. 이어서, 상기 게이트 라인(506)을 덮는 제1 층간절연막(520)을 형성하고, 상기 제1 층간절연막(520), 상기 게이트 라인(506) 및 상기 반도체 기판(500)을 차례로 패터닝하여 활성영역을 한정하는 트렌치(514)를 형성함과 동시에 상기 활성영역 상에 상기 트렌치(514)에 의해 고립된 게이트 패턴(G)를 형성한다.
도 47을 참조하면, 상기 반도체 기판(500)의 전면에 상기 트렌치(514)를 채우는 제2 층간절연막(522)을 형성한다. 상기 트렌치(514) 내에 채워지는 제2 층간절연막은 소자분리막(522a)에 해당한다.
이후 공정은 상술한 제10 실시예와 유사하게 실시하여 도 48에 도시된 바와 같이 상기 게이트 패턴(506) 상에 도전막 패턴(518)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 부유게이트를 가지는 비휘발성 메모리 장치의 부유게이트가 소자분리막과 중첩되지 않고 소자분리막에 자기정렬된다. 따라서, 소자분리막의 폭을 줄일 수 있어 셀 어레이의 면적을 줄일 수 있다. 또한, 균일한 형태의 부유게이트를 형성할 수 있기 때문에 셀어레이에서 커플링비의 산포를 줄일 수 있다.
이에 더하여, 소자분리막에 자기정렬된 게이트 전극을 가지는 부유트랩형 비휘발성 메모리 장치 및 모스 트랜지스터를 제조할 수 있다.

Claims (53)

  1. 반도체 기판의 소정영역에 배치되어 복수개의 활성영역을 한정하는 소자분리막;
    상기 활성영역들의 상부를 나란히 가로지르는 복수개의 워드라인;
    상기 각각의 워드라인 및 상기 활성영역들 사이에 개재된 복수개의 게이트 패턴;및
    상기 게이트 패턴들 및 상기 활성영역들 사이에 개재된 터널산화막을 포함하되, 상기 게이트 패턴들은 상기 소자분리막에 자기정렬된 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 워드라인은 폴리사이드막 또는 금속막으로 형성된 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 워드라인은 층간금속막을 포함하는 폴리사이드막 또는 금속막으로 형성된 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 게이트 패턴은,
    상기 터널산화막 및 상기 워드라인 사이에 차례로 개재된 부유게이트, 게이트 층간유전막 및 제어게이트 전극으로 구성되되, 상기 워드라인은 상기 제어게이트 전극과 접속하는 것을 특징으로 하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 게이트 패턴의 측벽에 측벽스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 측벽스페이서는 상기 게이트 패턴 및 상기 워드라인의 측벽을 덮는 것을 특징으로 하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 워드라인들 사이의 활성영역에 불순물 확산층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 게이트 패턴은,
    상기 워드라인 및 상기 터널산화막 사이에 차례로 개재된 부유게이트, 게이트 게이트 층간유전막 패턴 및 제어게이트 전극으로 구성되되, 상기 게이트 패턴의 측벽에 게이트 측벽유전막 및 측벽 스페이서가 차례로 덮고, 상기 제어게이트 전극 및 상기 측벽스페이서는 상기 워드라인에 함께 연결되는 것을 특징으로 하는 반도체 장치.
  9. 제8 항에 있어서,
    상기 측벽스페이서는 도전막인 것을 특징으로 하는 반도체 장치.
  10. 제8 항에 있어서,
    상기 게이트 층간유전막 및 상기 게이트 측벽유전막은 ONO(oxide-nitride-oxide)막인 것을 특징으로 하는 반도체 장치.
  11. 제8 항에 있어서,
    상기 측벽스페이서 및 상기 활성영역 사이에 블로킹산화막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제1 항에 있어서,
    상기 워드라인들 사이의 갭영역을 채우는 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 제1 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 전하저장층 및 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 전하저장층은 차례로 적층된 실리콘산화막, 실리콘질화막 및 실리콘산화막인 것을 특징으로 하는 반도체 장치.
  15. 반도체 기판의 소정영역에 복수개의 활성영역을 한정하는 소자분리막 및 상기 소자분리막에 자기정렬된 적어도 하나의 게이트 패턴을 형성하는 단계;및
    상기 게이트 패턴의 상부 및 상기 소자분리막의 상부를 지나는 도전막 패턴을 형성하는 단계를 포함하되, 상기 도전막 패턴은 상기 게이트 패턴에 접속하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제15 항에 있어서,
    상기 소자분리막 및 게이트 패턴을 형성하는 단계는,
    반도체 기판 상에 게이트 절연막 및 게이트 물질막을 차례로 형성하는 단계;
    상기 게이트 물질막 및 게이트 절연막을 차례로 패터닝하여 적어도 하나의 게이트 라인을 형성하는 단계;
    상기 게이트 라인 양측의 반도체 기판에 불순물 확산층을 형성하는 단계;
    상기 게이트 라인, 상기 게이트 절연막 및 상기 반도체 기판을 차례로 패터닝하여 상기 게이트 라인을 가로지르는 트렌치를 형성함과 동시에 상기 트렌치와 자기정렬된 측벽을 가지는 적어도 하나의 게이트 패턴을 형성하는 단계;및
    상기 트렌치 내에 절연막을 채워 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제16 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막 또는 실리콘 옥시나이트라이드(silicon oxynitride)막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제16 항에 있어서,
    상기 게이트 절연막은 ONO(oxide-nitride-oxide)막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제16 항에 있어서,
    상기 게이트 물질막은 제1 도전막, 게이트 층간유전막 및 제2 도전막을 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제16 항에 있어서,
    상기 게이트 물질막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제16 항에 있어서,
    상기 불순물 확산층을 형성한 후,
    상기 게이트 패턴의 측벽에 측벽스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제16 항에 있어서,
    상기 소자분리막을 형성하는 단계는,
    상기 트렌치 영역 및 상기 게이트 패턴이 형성된 반도체 기판의 전면을 덮는 절연막을 형성하는 단계;및
    상기 게이트패턴이 노출될 때까지 상기 절연막을 평탄화시키는 단계를 포함하는 반도체 장치의 제조방법.
  23. 제15 항에 있어서,
    상기 소자분리막 및 게이트 패턴을 형성하는 단계는,
    반도체기판 상에 게이트 절연막 및 게이트 물질막을 차례로 형성하는 단계;
    상기 게이트 물질막, 상기 게이트 절연막 및 상기 반도체 기판을 차례로 패터닝하여 상기 반도체 기판의 소정영역에 적어도 하나의 활성영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연막을 채워 소자분리막을 형성하는 단계;및
    상기 게이트 물질막 및 상기 게이트 절연막을 차례로 패터닝하여 상기 활성영역의 소정영역 상에 상기 소자분리막과 자기정렬된 측벽을 갖는 적어도 하나의 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  24. 제23 항에 있어서,
    상기 게이트 물질막 상부에 하드마스크막을 더 형성하되, 상기 하드마스크막은 상기 소자분리막을 형성하는 단계에서 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제23 항에 있어서,
    상기 게이트 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제23 항에 있어서,
    상기 게이트 물질막은 제1 도전막, 게이트 층간유전막 및 제2 도전막을 차례로 적층하여 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제23 항에 있어서,
    상기 게이트 패턴 양측의 활성영역에 불순물확산층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제15 항에 있어서,
    상기 도전막 패턴을 형성하는 단계는,
    상기 게이트 패턴이 형성된 반도체 기판의 전면을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막의 상부를 패터닝하여 상기 게이트 패턴의 상부면을 노출시키는 그루브를 형성하는 단계;
    상기 그루브를 채우는 도전막을 형성하는 단계; 및
    상기 도전막을 상기 층간절연막이 노출될 때까지 평탄화 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  29. 반도체 기판 상에 터널산화막, 제1 도전막, 게이트 층간유전막, 제2 도전막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막, 제2 도전막, 게이트 층간유전막, 제1 도전막, 터널산화막 및 반도체 기판을 차례로 패터닝하여 복수개의 활성영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연물질을 채워 소자분리막을 형성하는 단계;
    상기 하드마스크막을 제거하는 단계;
    상기 제2 도전막, 상기 게이트 층간유전막 및 상기 제1 도전막을 차례로 패터닝하여 상기 각각의 활성영역 상에 상기 소자분리막과 자기정렬된 측벽을 갖는 복수개의 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴들 사이의 갭영역에 절연물질을 채워 층간절연막을 형성하는 단계;
    상기 소자분리막의 상부를 나란히 가로지르며 상기 게이트 패턴들을 연결하는 복수개의 워드라인을 형성하는 단계를 포함하되, 상기 각각의 게이트 패턴들은 차례로 적층된 부유게이트, 게이트 층간유전막 패턴 및 제어게이트 전극으로 구성되고, 상기 워드라인은 상기 제어게이트 전극과 접속되는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제29 항에 있어서,
    상기 소자분리막을 형성한 후,
    상기 소자분리막의 상부를 리세스시키는 단계를 더 포함하는 반도체 장치의 제조방법.
  31. 제29 항에 있어서,
    상기 게이트 패턴들을 형성한 후,
    상기 게이트 패턴들 사이의 활성영역에 불순물확산층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  32. 제29 항에 있어서,
    상기 게이트 패턴들을 형성한 후,
    상기 게이트 패턴들의 측벽에 희생스페이서를 형성하는 단계;
    상기 반도체 기판에 열산화공정을 적용하여 상기 게이트 패턴들 사이의 활성영역에 블로킹산화막을 형성하는 단계;
    상기 희생스페이서를 제거하는 단계;
    상기 희생스페이서가 제거된 반도체 기판의 전면에 유전물질막을 콘포말하게 형성하는 단계;및
    상기 유전물질막이 덮힌 게이트 패턴의 측벽에 측벽스페이서를 형성하는 단계를 포함하되,
    상기 측벽스페이서 및 상기 제어게이트 전극은 워드라인에 공통으로 접속되는 것을 특징으로 하는 반도체 장치의 제조방법.
  33. 제32 항에 있어서,
    상기 유전물질막은 ONO(oxide-nitride-oxide)막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  34. 제32 항에 있어서,
    상기 측벽스페이서는 도전막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  35. 제29 항에 있어서,
    상기 워드라인을 형성하는 단계는,
    상기 층간절연막의 상부을 패터닝하여 상기 소자분리막의 상부를 가로질러 상기 제어게이트 전극들을 노출시키는 그루브를 형성하는 단계;
    상기 층간절연막 상의 전면에 상기 그루브를 채우는 제3 도전막을 형성하는 단계;및
    상기 제3 도전막을 상기 층간절연막이 노출되도록 평탄화 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  36. 제35 항에 있어서,
    상기 제3 도전막을 형성하는 단계 이전에,
    상기 층간절연막 상의 전면에 층간금속막을 콘포말하게 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  37. 반도체 기판 상에 터널산화막, 제1 도전막, 게이트 층간유전막, 제2 도전막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막, 제2 도전막, 게이트 층간유전막, 제1 도전막, 터널산화막 및 반도체 기판을 차례로 패터닝하여 복수개의 활성영역을 한정하는 트렌치를 형성하는 단계;
    상기 트렌치 내에 절연물질을 채워 소자분리막을 형성하는 단계;
    상기 하드마스크막을 제거하여 상기 제2 도전막을 노출시키는 단계;
    상기 제2 도전막이 노출된 반도체 기판의 전면에 제3 도전막을 형성하는 단계;
    상기 제3 도전막, 상기 제2 도전막, 상기 게이트 층간유전막, 상기 제1 도전막을 차레로 패터닝하여 상기 소자분리막의 상부를 나란히 가로지르는 복수개의 워드라인을 형성함과 동시에, 상기 각각의 워드라인 및 상기 활성영역들 사이에 상기 소자분리막과 자기정렬된 측벽을 갖는 복수개의 게이트 패턴을 형성하는 단계를 포함하되,
    상기 게이트 패턴은 차례로 적층된 부유게이트, 게이트 층간유전막 패턴 및 제어게이트 전극으로 구성된 것을 특징으로 하는 반도체 장치의 제조방법.
  38. 제37 항에 있어서,
    상기 워드라인 및 게이트 패턴들을 형성하는 단계 이후,
    상기 워드라인들 사이의 활성영역에 불순물확산층을 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  39. 반도체 기판 상에 터널산화막, 제1 도전막, 게이트 층간유전막, 제2 도전막을 차례로 형성하는 단계;
    상기 제2 도전막, 상기 게이트 층간유전막 및 상기 제1 도전막을 차례로 패터닝하여 복수개의 나란한 게이트 라인을 형성하는 단계;
    상기 게이트 라인들, 상기 터널산화막 및 상기 반도체 기판을 차례로 패터닝하여 복수개의 활성영역을 한정하는 트렌치를 형성함과 동시에 상기 활성영역 상에 상기 트렌치에 의해 분리된 복수개의 게이트 패턴을 형성하는 단계;
    상기 트렌치 및 상기 게이트 패턴들 사이의 갭영역에 절연물질을 채워 층간절연막을 형성하는 단계;및
    상기 트렌치의 상부를 나란히 가로지르며 상기 게이트 패턴들을 연결하는 복수개의 워드라인을 형성하는 단계를 포함하되, 상기 게이트 패턴은 차례로 적층된 부유게이트, 게이트 층간유전막 패턴 및 제어게이트 전극으로 구성되고, 상기 워드라인은 상기 제어게이트 전극과 접속되는 것을 특징으로 하는 반도체 장치의 제조방법.
  40. 제39 항에 있어서,
    상기 트렌치 및 상기 층간절연막을 형성하는 단계는,
    상기 게이트 라인이 형성된 결과물 전면에 상기 게이트 라인 사이의 갭영역을 채우는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막, 상기 제2 도전막, 상기 게이트 층간유전막, 상기 제1 도전막 및 상기 반도체 기판을 차례로 패터닝하여 복수개의 활성영역을 한정하는 트렌치를 형성함과 동시에 상기 각각의 활성영역 상에 상기 트렌치에 의해 분리된 게이트 패턴들을 형성하는 단계;및
    상기 트렌치 및 게이트 패턴들 사이의 갭영역을 채우는 제2 층간절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  41. 제39 항에 있어서,
    상기 트렌치 및 상기 층간절연막을 형성하는 단계는,
    상기 게이트 라인이 형성된 반도체 기판의 전면에 포토레지스트를 형성하는 단계;
    상기 포토레지스트를 패터닝하여 상기 게이트 라인들을 가로질러 상기 게이트 라인 및 상기 게이트 라인들 사이의 반도체 기판을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 게이트 라인 및 상기 반도체 기판을 식각하여 복수개의 활성영역을 한정하는 트렌치 및 상기 트렌치들에 의해 분리된 복수개의 게이트 패턴을 형성하는 단계;및
    상기 반도체 기판의 전면을 덮는 층간절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  42. 제39 항에 있어서,
    상기 게이트 라인들을 형성한 후,
    상기 게이트 라인들 사이의 활성영역에 불순물확산층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  43. 제39 항에 있어서,
    상기 게이트 라인들을 형성한 후,
    상기 게이트 라인들의 측벽에 희생스페이서를 형성하는 단계;
    상기 반도체 기판에 열산화공정을 적용하여 상기 게이트 라인들 사이의 활성영역에 블로킹산화막을 형성하는 단계;
    상기 희생스페이서를 제거하여 게이트 라인의 측벽을 노출시키는 단계;
    상기 반도체 기판의 전면에 유전물질막을 콘포말하게 형성하는 단계;및
    상기 유전물질막이 덮힌 게이트 라인의 측벽에 측벽스페이서를 형성하는 단계를 포함하되,
    상기 측벽스페이서 및 상기 제어게이트 전극은 워드라인에 공통으로 접속되는 것을 특징으로 하는 반도체 장치의 제조방법.
  44. 제43 항에 있어서,
    상기 유전물질막은 ONO막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  45. 제43 항에 있어서,
    상기 측벽스페이서는 도전막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  46. 제39 항에 있어서,
    상기 워드라인을 형성하는 단계는,
    상기 층간절연막을 패터닝하여 상기 소자분리막의 상부를 가로질러 상기 게이트 패턴들의 상부면을 노출시키는 그루브를 형성하는 단계;
    상기 층간절연막 상의 전면에 상기 그루브를 채우는 제3 도전막을 형성하는 단계;및
    상기 제3 도전막을 상기 층간절연막이 노출되도록 평탄화 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  47. 제46 항에 있어서,
    상기 제3 도전막을 형성하는 단계 이전에,
    상기 층간절연막 상의 전면에 층간금속막을 콘포말하게 형성하는 단계를 더 포함하는 반도체 장치의 제조방법.
  48. 반도체 기판 상에 게이트 절연막 및 게이트 도전막을 차례로 형성하는 단계;
    상기 게이트 도전막 및 상기 게이트 절연막을 차례로 패터닝하여 복수개의 나란한 게이트 라인을 형성하는 단계;
    상기 게이트 라인들 사이의 활성영역에 불순물확산층을 형성하는 단계;
    상기 게이트 라인 및 상기 반도체 기판을 차례로 패터닝하여 복수개의 활성영역을 한정하는 트렌치를 형성함과 동시에, 상기 각각의 활성영역 상에 상기 트렌치들에 의해 분리된 복수개의 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴들이 형성된 반도체 기판의 전면에 층간절연막을 형성하는 단계;및
    상기 트렌치의 상부를 나란히 가로지르며 상기 게이트 패턴들을 연결하는 복수개의 워드라인을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  49. 제48 항에 있어서,
    상기 게이트 절연막은 ONO(oxide-nitride-oxide)막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  50. 제48 항에 있어서,
    상기 트렌치 및 상기 층간절연막을 형성하는 단계는,
    상기 게이트 라인이 형성된 반도체 기판의 전면에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막, 상기 게이트 라인, 상기 반도체 기판을 차례로 패터닝하여 복수개의 활성영역을 한정하는 트렌치 및 상기 각각의 활성영역상에 상기 트렌치에 의해 분리된 복수개의 게이트 패턴을 형성하는 단계;및
    상기 게이트 패턴이 형성된 반도체 기판의 전면에 트렌치를 채우는 제2 층간절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  51. 제48 항에 있어서,
    상기 트렌치 및 상기 층간절연막을 형성하는 단계는,
    상기 게이트 라인이 형성된 반도체 기판의 전면에 포토레지스트를 형성하는 단계;
    상기 포토레지스트를 패터닝하여 상기 게이트 라인을 가로지르며 상기 게이트 라인 및 상기 반도체 기판을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 게이트 라인 및 상기 반도체 기판을 차례로 패터닝하여 복수개의 활성영역을 한정하는 트렌치를 형성함과 동시에, 상기 각각의 활성영역 상에 상기 트렌치에 의해 분리된 복수개의 게이트 패턴을 형성하는 단계;및
    상기 게이트 패턴이 형성된 반도체 기판의 전면에 상기 트렌치를 채우는 층간절연막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  52. 제48 항에 있어서,
    상기 워드라인을 형성하는 단계는,
    상기 층간절연막의 상부를 패터닝하여 상기 트렌치를 나란히 가로지르며 상기 게이트 패턴들의 상부면을 노출시키는 복수개의 그루브를 형성하는 단계;
    상기 층간절연막 상의 전면에 상기 그루브를 채우는 제3 도전막을 형성하는 단계;및
    상기 제3 도전막을 상기 층간절연막이 노출되도록 평탄화 식각하는 단계를 포함하는 반도체 장치의 제조방법.
  53. 제52 항에 있어서,
    상기 제3 도전막을 형성하는 단계 이전에,
    상기 층간절연막 상의 전면에 층간금속막을 콘포말하게 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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