JP4846889B2 - 集積回路の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、不揮発性メモリと高性能回路を同一チップ上に集積するプロセスに関するものである。
【0002】
【従来技術】
電子システム又はサブシステム全体を単一の半導体チップ上に形成するための集積技術の発展には論理回路を高い複雑度を有するメモリと組み合わせることを可能にすることが含まれている。
【0003】
特に、高性能論理回路に対するCMOS製造プロセスで不揮発性メモリ、特にフラッシュEEPROM型メモリを集積する需要が増大している。
【0004】
この種の組合せは、動作電圧に関する異なる要件のために、技術的観点からますます難しくなる。
【0005】
高性能論理回路に対するCMOSプロセスの発展は自然に動作電圧の減少をもたらし、トランジスタサイズの縮小をもたらしている。動作電圧の減少によりトランジスタゲート酸化膜の厚さ及び接合深さの対応する減少が決まる。
【0006】
他方、不揮発性メモリは比較的高いプログラミング電圧を必要とし、このような電圧の値は、少なくともフローティングゲート不揮発性メモリに関する限り、近い将来大きく減少されることは予想されない。
【0007】
一例として、0.25μm技術について考察すると、CMOSプロセスにより得られた高性能論理回路用のトランジスタは0.9−2.5Vの供給電圧値範囲内で最適に動作し、これらのトランジスタは約5nmの厚さのゲート酸化膜及び8−10V以下の電圧の耐え得るソース/ドレイン接合を有する。
【0008】
これに対し、フラッシュEEPROMメモリは10−12Vの範囲内のプログラミング電圧を必要とする(他の種類の不揮発性メモリに対してはもっと高いプログラミング電圧が必要とされる)。これらの電圧に耐え得るトランジスタは15−18nmの範囲内の厚さを有するゲート酸化膜及びプログラミング電圧より高い降伏電圧を有するソース/ドレイン接合を有する必要がある。
【0009】
これらの相反する要求を調和させることは容易でない。一方では、アドバンストCMOSプロセスのトランジスタの構造を不揮発性メモリに必要とされる比較的高い電圧に耐え得るように変更する試みは論理回路の性能の許容し得ない悪化を生ずる。これに対し、高性能CMOSトランジスタと高電圧を維持し得るトランジスタの両方を得るために周辺構造を完全に二重化する試みは製造プロセスのマスクの数を著しく増大する。
【0010】
比較的高い密度(即ち256−512kビット以上)のフラッシュEEPROMメモリの製造プロセスは2つのポリシリコン層を必要とし、下側層(第1ポリ層)をメモリセルのフローティングゲートの形成に使用し、上側層(第2ポリ層)をメモリセルの制御ゲートとトランジスタのゲートの両方の形成に使用する。このプロセスは更に少なくとも2つの異なる薄い酸化層を必要とし、約10nmの厚さを有する一方の酸化層は基板表面と下側ポリシリコン層との間に形成され、メモリセルのゲート酸化膜として作用し、15nm以上の厚さを有する他方の酸化層は基板と上側ポリシリコン層との間に形成され、トランジスタのゲート酸化膜を形成する。
【0011】
いくつかの製造プロセスでは、低電圧におけるメモリデバイス性能を向上させるために、薄いゲート酸化膜(7−10nm)を有するトランジスタも設け、このようなトランジスタは第2ポリ層からなるゲート電極を有する。しかし、追加のマスクの所要数を最少にするために、薄いゲート酸化膜を有するこれらのトランジスタは比較的高い電圧を処理するために厚いゲート酸化膜を有するトランジスタといくつかの構造素子を共有する。
【0012】
不揮発性メモリ、例えばフラッシュEEPROMメモリをアドバンストCMOS製造プロセスにより集積する必要がある場合、高性能トランジスタの特徴を維持する必要がある。これを達成するためには、高性能トランジスタはメモリセルに必要とされる比較的高い電圧を処理するトランジスタと共通の構造素子を共有し得ない。従って、2つの異なるゲート酸化膜の形成及び閾値電圧調整用の1つ又は2つのマスクの形成では十分ではない。高電圧トランジスタ用の特別の高電圧ソース及びドレイン接合を設けるために余分のマスクが必要とされ、追加のマスクの数が容易に過度に増大し得る。
【0013】
【発明が解決しようとする課題】
上述した技術状態に鑑み、本発明の目的は、不揮発性メモリと高性能論理回路を同一のチップに容易に集積し得るプロセスを提供することにある。
【0014】
【課題を解決するための手段】
本発明は、この目的を達成するために、低動作電圧高性能論理回路と前記論理回路の低動作電圧より高い高動作電圧を有する埋込みメモリデバイスとを含む集積回路を製造するプロセスにおいて、
半導体基板の第1部分上に、前記高動作電圧で動作する第1トランジスタ用の第1の厚さを有する第1ゲート酸化層を形成し、
半導体基板の第2部分上に、メモリデバイスのメモリセル用の第2の厚さを有する第2ゲート酸化層を形成し、
前記第1及び第2ゲート酸化層上に、第1ポリシリコン層から第1トランジスタ用のゲート電極及びメモリセル用のフローティングゲート電極を形成し、
メモリセルのフローティングゲート電極上に誘電体層を形成し、
半導体基板の第3部分上に、前記低動作電圧で動作する第2トランジスタ用の第3の厚さを有する第3ゲート酸化層を形成し、
前記誘電体層及び半導体基板の前記第3部分上に、第2ポリシリコン層からメモリセル用の制御ゲート電極及び第2トランジスタのゲート電極を形成し、
半導体基板の前記第1部分内に、第1トランジスタ用のソース及びドレイン領域を形成し、
半導体基板の前記第2部分内に、メモリセル用のソース及びドレイン領域を形成し、
半導体基板の前記第3部分内に、第2トランジスタ用のソース及びドレイン領域を形成することを特徴とする。
【0015】
本発明の特徴及び利点は、以下に記載する添付図面に示す一つの実施例の詳細な説明から明らかになるが、本発明はこの実施例に限定されるものではない。
【0016】
【実施例】
図1−20は本発明による製造プロセスの種々のステップを示す断面図である。
これらの図を参照して説明すると、例えばp型の半導体基板1から出発して、厚い酸化物絶縁分離領域2を基板上に形成する。一例では、絶縁分離領域2は酸化物で満たされた浅いトレンチとすることができる。
【0017】
必要に応じ、この段階でドーパントを基板1内に注入してメモリセル用の埋込みウエルを形成する。これは例えばトリプルウエルフラッシュEEPROMメモリの場合である。
【0018】
次に、酸化層3を基板1の表面上に形成する。酸化層3は100−200Åの厚さを有し、高電圧トランジスタ用、即ちメモリセルにより必要とされる高電圧を処理するトランジスタ用のゲート酸化膜を構成する。酸化層3を形成した後に、マスクを基板表面に被着し、P型ドーパント、代表的には硼素を基板1のメモリセルを形成すべき領域内に1×1012−1×1013原子/cm2のドーズ量に選択的に注入する。この注入によりメモリセルの閾値電圧を調整する。同一のマスクを用いて、酸化層3を基板1のメモリセルを形成すべき領域から選択的に除去する。この工程後の構造を図2に示す。図2において、4はセルの閾値電圧調整用のドーパントが注入され且つその表面から酸化層3が除去された領域である。
【0019】
次に、図3に示すように、酸化層3より薄い酸化層5を領域4上に形成する。酸化層5は70−100Åの厚さを有し、メモリセル用のゲート酸化膜(特にEEPROM又はフラッシュEEPROMメモリセルの場合にはトンネル酸化膜)として作用する。
【0020】
次に、第1ポリシリコン層6をチップの表面上に堆積する。次にマスクを被着し、第1ポリシリコン層6を選択的に除去してメモリセル用のフローティングゲート7を形成する。同時に、高電圧トランジスタ用のゲート電極8、9を第1ポリシリコン層6に限定する。第1ポリシリコン層6は、論理回路用の低電圧高性能トランジスタを形成すべき基板1の領域上にも残存させる。この工程後の構造を図4に示す。
【0021】
次に、マスク10を被着し,N型ドーパント、代表的には燐を1−5×1012原子/cm2のドーズ量に選択的に注入してPチャネル高電圧トランジスタを収容するためのN型ウエル11を形成する。必要の場合又は所望の場合には、Pチャネル高電圧トランジスタの閾値電圧を調整するための注入を更に実施することができる。これらの注入はドーパントを酸化層3及びポリシリコンゲート8の下部まで侵入させるのに十分なエネルギーで実施する必要がある。好適な注入エネルギーは150−250KeV及び250−400KeVである。
【0022】
同一のマスクを用いて,P型ドーパント、代表的にはBF2をN型ウエル11内に1×1013−1×1014原子/cm2のドーズ量に注入してゲート電極8の両側にPチャネル高電圧トランジスタの低ドープソース及びドレイン領域12、13を形成する。この注入はその前の注入に比較して低いエネルギーで行い、P型ドーパントがゲート電極8の下部まで侵入しないようにする。適切なエネルギーは30−70KeVである。これらの工程後の構造を図5に示す。
【0023】
次にマスク10を除去する。
次に同様のマスク14を被着する。マスク14は、Pチャネル高電圧トランジスタ、メモリセル及び論理回路の低電圧高性能トランジスタを集積すべきチップ領域を覆う。次に、マスク14を用いて,BのようなP型ドーパントを基板1内に選択的に注入してNチャネル高電圧トランジスタ用のP型ウエル15を形成する。適切なドーズ量は例えば1×1012−1×1013原子/cm2であり、適切な注入エネルギーは150−300KeVである。
【0024】
同一のマスクを用いて、PのようなN型ドーパントをP型ウエル15内に1×1013−1×1014原子/cm2のドーズ量及び50−100KeVのエネルギーで注入してNチャネル高電圧トランジスタ用の低ドープN型ソース及びドレイン領域16、17を形成する。
これらの工程後の構造を図6に示す。
【0025】
次に、図7に示すように、誘電体層18をチップ表面上に堆積する。誘電体層18は酸化物−窒化物−酸化物の3重層とするのが好ましい。
【0026】
その後に、マスク19をチップに被着する。マスク19は、メモリセル及び高電圧トランジスタを集積すべきチップ領域を覆う。マスク19は論理回路の低電圧高性能トランジスタを集積すべきチップ領域を露出したままにする。このマスクはフローティングゲートメモリの製造プロセスにおいて通常設けられ、このマスクは通常フローティングゲートメモリセルのためのチップ領域のみを覆い、チップ表面の全残部を露出したままにする。本発明では、このマスクは高電圧トランジスタ用のチップ領域も覆うものとする。
【0027】
次に、このマスクを用いて、エッチング処理を実行して誘電体層18及び第1ポリシリコン層6を論理回路の低電圧高性能トランジスタに予定されたチップ領域から選択的に除去する。
これらの工程後に得られる構造を図8に示す。
【0028】
次に、マスク19を除去する。
図9に示すように、マスク20をチップに被着する。マスク20は、メモリセル及び高電圧トランジスタに予定されたチップ領域並びに論理回路用のNチャネル低電圧トランジスタの集積に予定されたチップ領域を覆う。マスク20は論理回路のPチャネル低電圧トランジスタに予定されたチップ領域を露出したままにする。次に、PのようなN型ドーパントを基板1内に選択的に注入して低電圧Pチャネルトランジスタ用のN型ウエル21を形成する。適切な注入ドーズ量及びエネルギーは1×1012−1×1013原子/cm2及び50−500KeVである。
【0029】
次に、マスク20を除去する。図10に示すように、相補マスク22をチップに被着する。次に、BのようなP型ドーパントを基板1内に注入して論理回路の低電圧Nチャネルトランジスタ用のP型ウエル23を形成する。適切な注入ドーズ量及びエネルギーは1×1012−1×1013原子/cm2及び30−300KeVである。
【0030】
次に、酸化層3を論理回路の低電圧高性能トランジスタに予定されたチップ領域から除去し、他のゲート酸化層24を基板1のこのような領域、即ちN型及びP型ウエル21、23上に成長させる。ゲート酸化層24は40−60Åの好適な厚さを有する。
【0031】
次に、第2ポリシリコン層25をチップの全表面上に堆積する。
これらの工程後に得られる構造を図11に示す。
【0032】
次に、第2ポリシリコン層25に第1の選択エッチングを施して論理回路の低電圧N及びPチャネルトランジス用のゲート電極26、27を形成する。このエッチング中に、第2ポリシリコン層25はメモリセルに予定されたチップ領域から除去しないで、高電圧トランジスタから除去する。得られる構造を図12に示す。
【0033】
次に、図13に示すように、マスク28をチップに被着する。マスク28は高電圧トランジスタに予定されたチップ領域並びに低電圧トランジスタに予定されたチップ領域を覆う。マスク28はフローティングゲートメモリセルに予定された領域の一部分も覆う。
【0034】
マスク28を用いて、選択エッチングを実行して第2ポリシリコン層25を除去してメモリセルの制御ゲート電極29を形成する。このエッチング処理は誘電体層18及び第1ポリシリコン層6の自己整合エッチングももたらし、メモリセルのゲート構造を完全に形成する。
【0035】
同一のマスク28を用いて、AsのようなN型ドーパントを領域4内に注入してメモリセルのソース及びドレイン領域30、31を形成する。適切なドーズ量及びエネルギーは1−5×1015原子/cm2及び40−100KeVである。
これらの工程後に得られる構造を図13に示す。
【0036】
次にマスク28を除去する。この段階でソース及びドレイン領域の再酸化処理を実行するのが好ましい。得られる構造を図14に示す。
【0037】
次に、マスク32をチップに被着する。マスク32は論理回路のNチャネル低電圧トランジスタに予定されたチップ領域を露出したままにする。マスク32を用いて、P又はAsのようなN型ドーパントを低電圧P型ウエル23内に注入して論理回路の低電圧Nチャネルトランジスタ用の低ドープソース及びドレイン領域33、34(Lightly-Doped Drain(LDD)領域)を形成する。適切なドーズ量及びエネルギーは1×1013−1×1014原子/cm2(P及びAsの双方に対し)及び40−100KeV(Pに対し)又は70−120KeV(Asに対し)である。
これらの工程後に得られる構造を図15に示す。
【0038】
次に、マスク32を除去し、相補マスク35をチップに被着する。マスク35は論理回路の低電圧Pチャネルトランジスタに予定されたチップ領域を露出したままにする。同様に、B又はBF2のようなP型ドーパントを低電圧N型ウエル21内に注入して論理回路の低電圧Pチャネルトランジスタ用の低ドープソース及びドレイン領域36、37(LDD領域)を形成する。適切なドーズ量及びエネルギーは1×1013−1×1014原子/cm2(B及びBF2の双方に対し)及び5−10KeV(Bに対し)又は30−50KeV(BF2に対し)である。
これらの工程後に得られる構造を図16に示す。
【0039】
その後にTEOSのような誘電体材料の層をチップの全表面上に堆積する。次に、この誘電体材料の層にエッチング処理を施し、図17に示すように全てのゲート構造の側壁に側壁スペーサ39を形成する。
【0040】
次に、マスク40をチップに被着する。図18に示すように、マスク40は論理回路の低電圧Nチャネルトランジスタ用のチップ領域を露出したままにする。マスク40を用いて、AsのようなN型ドーパントを低電圧P型ウエル23内に比較的高いドーズ量に注入して論理回路の低電圧Nチャネルトランジスタ用の高ドープソース及びドレイン領域41、42を形成する。適切なドーズ量及びエネルギーは1−5×1015原子/cm2及び50−120KeVである。これらの工程後に得られる構造を図18に示す。
【0041】
次に、マスク40を除去し、相補マスク43をチップに被着して論理回路の低電圧Pチャネルトランジスタに予定されたチップ領域を露出したままにする。マスク43を用いて、BのようなP型ドーパントを低電圧N型ウエル21内に比較的高いドーズ量に注入して論理回路の低電圧Pチャネルトランジスタ用の高ドープソース及びドレイン領域44、45を形成する。適切なドーズ量及びエネルギーは1−5×1015原子/cm2及び5−10KeVである。これらの工程後に得られる構造を図19に示す。
【0042】
次のマスク43を除去する。得られる構造を図20に示す。
プロセスは、バックラッピング、急速熱処置、シリサイド形成(シリサイド保護マスクの予備被着を用いる)、レベル間誘電体形成、接点孔形成、金属堆積及びパターン化等のような慣例の工程が継続する。
【0043】
本発明の主な特徴の一つは、メモリデバイスを低電圧高性能回路内に集積する製造プロセスにおいて、メモリセルのフローティングゲートの形成にも、高電圧トランジスタのゲート電極の形成にも同一のポリシリコン層(第1ポリシリコン層)を使用する点にある。換言すれば、同一のマスクを用いてメモリセルのフローティングゲートと高電圧トランジスタのゲート電極を画成する。その上、このアプローチによれば、高電圧トランジスタに対するソース及びドレイン注入を低電圧トランジスタに対するソース及びドレイン注入から、追加の余分のマスクを必要とすることなく、完全に分離することもできる。
【0044】
上述の特徴は製造プロセスにモジュラ性を与える。メモリセル及び高電圧トランジスタの形成工程をグループにして最初に実行する第1群の工程にする。低電圧高性能回路の形成工程をグループにして第1群の工程の後に実行する第2群の工程にする。この点は、メモリセル及び高電圧素子の形成工程を低電圧素子の形成工程と混ぜ合わせるフローティングゲート不揮発性メモリセルの慣例の製造プロセスと相違する。
【0045】
メモリセル及び高電圧素子を形成する第1群の工程は使用する特定の技術に依存しない。
【0046】
本発明のプロセスによれば、比較的高い電圧を必要とするメモリ、特に不揮発性メモリを低電圧高性能論理回路に対するプロセスにおいて容易に集積することができる。メモリの集積は追加のマスクを最少にする必要がある。例えば、上述した実施例では、6つ(埋込みウエルを設ける必要がある場合には7つ)の追加のマスクが低電圧回路に対するプロセスにおいてメモリ及び関連する高電圧回路を集積するのに必要とされる。
【0047】
当業者には、上述したプロセスの流れは本発明を実施し得る唯一のものでないこと明かである。いくつかの変更が考えられる。
本発明のアプローチは、どんなタイプのメモリセルにも、メモリセルの特性を犠牲にすることなく適用することができる。
【0048】
メモリセルが高電圧を必要としない場合に好適な、上述したプロセスの変更例では、高電圧トランジスタのソース及びドレイン領域を低電圧トランジスタのソース及びドレイン領域の形成に使用するものと同一のマスク及び注入によって形成することができる。このことは、高電圧トランジスタのソース及びドレイン領域を高電圧N及びP型ウエル(図5、6参照)の形成直後に形成しないで、後の図15-19に示す工程において、マスク32、35、40、43を変更して形成することができる。高電圧トランジスタもLDD構造を有するものとなる。
【図面の簡単な説明】
【図1】 本発明による製造プロセスの一製造工程を示す断面図である。
【図2】 本発明による製造プロセスの一製造工程を示す断面図である。
【図3】 本発明による製造プロセスの一製造工程を示す断面図である。
【図4】 本発明による製造プロセスの一製造工程を示す断面図である。
【図5】 本発明による製造プロセスの一製造工程を示す断面図である。
【図6】 本発明による製造プロセスの一製造工程を示す断面図である。
【図7】 本発明による製造プロセスの一製造工程を示す断面図である。
【図8】 本発明による製造プロセスの一製造工程を示す断面図である。
【図9】 本発明による製造プロセスの一製造工程を示す断面図である。
【図10】 本発明による製造プロセスの一製造工程を示す断面図である。
【図11】 本発明による製造プロセスの一製造工程を示す断面図である。
【図12】 本発明による製造プロセスの一製造工程を示す断面図である。
【図13】 本発明による製造プロセスの一製造工程を示す断面図である。
【図14】 本発明による製造プロセスの一製造工程を示す断面図である。
【図15】 本発明による製造プロセスの一製造工程を示す断面図である。
【図16】 本発明による製造プロセスの一製造工程を示す断面図である。
【図17】 本発明による製造プロセスの一製造工程を示す断面図である。
【図18】 本発明による製造プロセスの一製造工程を示す断面図である。
【図19】 本発明による製造プロセスの一製造工程を示す断面図である。
【図20】 本発明による製造プロセスの一製造工程を示す断面図である。
【符号の説明】
1 基板
3 高電圧トランジスタのゲート酸化層
5 メモリセルのゲート酸化層
6 第1ポリシリコン層
24 低電圧用トランジスタのゲート酸化層
25 第2ポリシリコン層
10、14、19、20、22、28、32、35、40、43 マスク
4、5、7、18、29,30、31 メモリセル
3、8、11、12、13、18 Pチャネル高電圧トランジスタ
3、8、15、16、17、18 Nチャネル高電圧トランジスタ
21、24、26、36、37、44、45 Pチャネル低電圧トランジスタ
23、24、27、33、34、41、42 Nチャネル低電圧トランジスタ
Claims (7)
- 低動作電圧高性能論理回路と前記低動作電圧高性能論理回路の低動作電圧より高い高動作電圧を有する埋込みメモリデバイスとを含む集積回路を製造するプロセスにおいて、
半導体基板(1)の第1部分上に、前記高動作電圧で動作する第1トランジスタ用の第1の厚さを有する第1ゲート酸化層(3)を形成する工程と、
前記半導体基板(1)の第2部分上に、前記メモリデバイスのメモリセル用の第2の厚さを有する第2ゲート酸化層(5)を形成する工程と、
前記第1及び第2ゲート酸化層(3、5)上に、第1ポリシリコン層(6)から前記第1トランジスタ用の第1ゲート電極(8、9)及び前記メモリセル用のフローティングゲート電極(7)を形成する工程と、
前記半導体基板(1)の前記第1部分内に、前記第1トランジスタ用の第1ウエル領域(11,15)、前記第1ウエル領域(11,15)内に、前記第1トランジスタ用の第1ソース及びドレイン領域(12,13;16,17)を形成する工程と、
前記メモリセルの前記フローティングゲート電極(7)上に誘電体層(18)を形成する工程と、
前記半導体基板(1)の第3部分内に、前記低動作電圧で動作する第2トランジスタ用の第2ウエル領域(21,23)を形成する工程と、 前記半導体基板(1)の前記第3部分上に、前記第2トランジスタ用の第3の厚さを有する第3ゲート酸化層(24)を形成する工程と、
前記誘電体層(18)及び前記半導体基板(1)の前記第3部分上に、第2ポリシリコン層(25)から前記メモリセル用の制御ゲート電極(29)及び前記第2トランジスタの第2ゲート電極(26、27)を形成する工程と、
前記半導体基板(1)の前記第2部分内に、前記メモリセル用の第2ソース及びドレイン領域(30、31)を形成する工程と、
前記半導体基板(1)の前記第3部分内に、前記第2トランジスタ用の第3ソース及びドレイン領域(33、34、41、42;36、37、44、45)を形成する工程と、
を順に具えることを特徴とする製造プロセス。 - 前記第1ゲート酸化層(3)は100-200Åの厚さを有し、前記第2ゲート酸化層(5)は70−110Åの厚さを有し、且つ前記第3ゲート酸化層(24)は40−60Åを有することを特徴とする請求項1記載の製造プロセス。
- 前記第1ウエル領域(11、15)を形成する工程は前記半導体基板(1)の前記第1部分内に第1及び第2導電型のドーパントをそれぞれ1−5×1012原子/cm2及び1×1012−1×1013原子/cm2のドーズ量に導入することを特徴とする請求項1又は2記載の製造プロセス。
- 前記第2ウエル領域(21、23)を形成する工程は前記半導体基板(1)の前記第3部分内に前記第1及び第2導電型のドーパントを1×1012−1×1013原子/cm2のドーズ量に導入することを特徴とする請求項3記載の製造プロセス。
- 前記第1トランジスタの前記第1及び第2導電型の前記第1ソース及びドレイン領域を形成する工程は前記第1ウエル領域(11、15)内に前記第1及び第2導電型のドーパントを1×1013−1×1014原子/cm2のドーズ量にそれぞれ導入することを特徴とする請求項4記載の製造プロセス。
- 前記第2トランジスタの前記第3ソース及びドレイン領域を形成する工程は、前記第2トランジスタの前記第2ゲート電極(26、27)に隣接して低ドープソース/ドレイン部分(33、34;36、37)を形成し、且つ前記第2トランジスタの前記第2ゲート電極から離して高ドープソース/ドレイン部分(41、42;44、45)を形成することを特徴とする請求項1−5の何れかに記載の製造プロセス。
- 前記第1トランジスタの前記第1ソース及びドレイン領域を形成する工程及び前記第2トランジスタの前記第3ソース及びドレイン領域を形成する工程は、前記第1及び第2トランジスタに対し同時に、前記第1及び第2トランジスタの前記第1及び第2ゲート電極に隣接して低ドープソース/ドレイン部分を形成し、且つ前記第1及び第2トランジスタの前記第1及び第2ゲート電極から離して高ドープソース/ドレイン部分を形成することを特徴とする請求項1−4の何れかに記載の製造プロセス。
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